JPH08213909A - 電圧記憶回路 - Google Patents
電圧記憶回路Info
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- JPH08213909A JPH08213909A JP3588395A JP3588395A JPH08213909A JP H08213909 A JPH08213909 A JP H08213909A JP 3588395 A JP3588395 A JP 3588395A JP 3588395 A JP3588395 A JP 3588395A JP H08213909 A JPH08213909 A JP H08213909A
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- voltage
- switch
- switch means
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Abstract
(57)【要約】
【目的】 高価なスイッチ手段を用いることなく、低い
電源電圧まで作動可能とし、しかも電圧記憶精度を良好
にする。 【構成】 電圧保持手段４と電圧発生手段１〜３の間に
配置され、これら手段の間を開閉するスイッチ手段５の
開成時に、このスイッチ手段の入力側と出力側の電位差
を無くす為の電圧印加手段１，２，７，８を設け、前記
スイッチ手段の開成時にこのスイッチ手段がリークしな
い様に、前記電圧保持手段に保持される電圧に近いレベ
ルの電圧を該スイッチ手段の入力側に印加し、スイッチ
手段の入力側と出力側の電位差を無くすようにしてい
る。
電源電圧まで作動可能とし、しかも電圧記憶精度を良好
にする。 【構成】 電圧保持手段４と電圧発生手段１〜３の間に
配置され、これら手段の間を開閉するスイッチ手段５の
開成時に、このスイッチ手段の入力側と出力側の電位差
を無くす為の電圧印加手段１，２，７，８を設け、前記
スイッチ手段の開成時にこのスイッチ手段がリークしな
い様に、前記電圧保持手段に保持される電圧に近いレベ
ルの電圧を該スイッチ手段の入力側に印加し、スイッチ
手段の入力側と出力側の電位差を無くすようにしてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、サンプルホールド回路
のホールド電圧や、積分器のオートオフセットキャンセ
ル回路のオフセット電圧などの電圧記憶に用いられる電
圧記憶回路の改良に関するものである。
のホールド電圧や、積分器のオートオフセットキャンセ
ル回路のオフセット電圧などの電圧記憶に用いられる電
圧記憶回路の改良に関するものである。
【０００２】
【従来の技術】図６は従来のこの種の電圧記憶回路の構
成を示すブロック図である。
成を示すブロック図である。
【０００３】同図において、１はロジック回路またはマ
イコン等によって構成される制御手段であり、電圧記憶
回路全体を制御する（制御タイミングは図７を用いて後
述する）。２は基準電圧発生回路であり、３のディジタ
ル・アナログコンバータ（以下、Ｄ／Ａコンバータと記
す）がディジタルデータをアナログ電圧に変換するとき
に使う基準電圧を発生する。４はＤ／Ａコンバータ３の
出力電圧を記憶するコンデンサである。５はＦＥＴ等で
構成されるアナログスイッチであり、前記制御手段１か
らのＳＨ１信号により制御される。６は入力インピーダ
ンスの高いバッファで、入力段がＦＥＴ等で構成されて
おり、このバッファ６からは前記コンデンサ４に記憶さ
れた電圧が出力される。
イコン等によって構成される制御手段であり、電圧記憶
回路全体を制御する（制御タイミングは図７を用いて後
述する）。２は基準電圧発生回路であり、３のディジタ
ル・アナログコンバータ（以下、Ｄ／Ａコンバータと記
す）がディジタルデータをアナログ電圧に変換するとき
に使う基準電圧を発生する。４はＤ／Ａコンバータ３の
出力電圧を記憶するコンデンサである。５はＦＥＴ等で
構成されるアナログスイッチであり、前記制御手段１か
らのＳＨ１信号により制御される。６は入力インピーダ
ンスの高いバッファで、入力段がＦＥＴ等で構成されて
おり、このバッファ６からは前記コンデンサ４に記憶さ
れた電圧が出力される。
【０００４】図７は上記の回路の動作時のタイミングチ
ャートであり、制御手段１より“Ｈ”のＳＨ１信号が出
力されるとアナログスイッチ５はＯＮし、Ｄ／Ａコンバ
ータ３とコンデンサ４とが接続され、コンデンサ４にＤ
／Ａコンバータ３の出力電圧（ＶDA）が記憶される。つ
まり、コンデンサ４の電圧が書き換えられる。また、制
御手段１より“Ｌ”のＳＨ１信号が出力されるとアナロ
グスイッチ５はＯＦＦし、Ｄ／Ａコンバータ３とコンデ
ンサ４との接続が断たれて該コンデンサ４にこの時の電
圧（＝Ｖcap ）が記憶され、前記Ｄ／Ａコンバータ３の
出力が変化しても該コンデンサ４の記憶電圧は変化しな
い。
ャートであり、制御手段１より“Ｈ”のＳＨ１信号が出
力されるとアナログスイッチ５はＯＮし、Ｄ／Ａコンバ
ータ３とコンデンサ４とが接続され、コンデンサ４にＤ
／Ａコンバータ３の出力電圧（ＶDA）が記憶される。つ
まり、コンデンサ４の電圧が書き換えられる。また、制
御手段１より“Ｌ”のＳＨ１信号が出力されるとアナロ
グスイッチ５はＯＦＦし、Ｄ／Ａコンバータ３とコンデ
ンサ４との接続が断たれて該コンデンサ４にこの時の電
圧（＝Ｖcap ）が記憶され、前記Ｄ／Ａコンバータ３の
出力が変化しても該コンデンサ４の記憶電圧は変化しな
い。
【０００５】
【発明が解決しようとする課題】上記従来例では、電圧
記憶時に前記アナログスイッチ５のＯＦＦ抵抗が無限大
でない為、コンデンサ４に記憶された電圧がアナログス
イッチ５よりリークしてしまうことにより、記憶時間ｔ
が長いと、図７に示す様に記憶した電圧が変ってしまう
（出力電圧Ｖout 参照）、精度の悪い電圧記憶回路であ
った。
記憶時に前記アナログスイッチ５のＯＦＦ抵抗が無限大
でない為、コンデンサ４に記憶された電圧がアナログス
イッチ５よりリークしてしまうことにより、記憶時間ｔ
が長いと、図７に示す様に記憶した電圧が変ってしまう
（出力電圧Ｖout 参照）、精度の悪い電圧記憶回路であ
った。
【０００６】その為、アナログスイッチ５をＮｃｈＦＥ
Ｔのみで構成した時、ｈｉＶTHのＮｃｈＦＥＴが必要で
あった。なお、ｈｉＶTHのＮｃｈＦＥＴとは、ＮｃｈＦ
ＥＴをＯＮ（ソースとドレインをＯＮ）させる為に印加
するＶGS（ゲート・ソース間電圧）が通常より高くなる
様、特別のプロセスで製造されたＦＥＴのことである。
Ｔのみで構成した時、ｈｉＶTHのＮｃｈＦＥＴが必要で
あった。なお、ｈｉＶTHのＮｃｈＦＥＴとは、ＮｃｈＦ
ＥＴをＯＮ（ソースとドレインをＯＮ）させる為に印加
するＶGS（ゲート・ソース間電圧）が通常より高くなる
様、特別のプロセスで製造されたＦＥＴのことである。
【０００７】しかしながら、このｈｉＶTHのＮｃｈＦＥ
Ｔを使うと、ＯＦＦ時の抵抗が無限大近くになるが、Ｏ
Ｎさせる時に高い電圧が必要となる為、電源が低電圧時
にはまで該回路が作動しなくなる不都合ある。
Ｔを使うと、ＯＦＦ時の抵抗が無限大近くになるが、Ｏ
Ｎさせる時に高い電圧が必要となる為、電源が低電圧時
にはまで該回路が作動しなくなる不都合ある。
【０００８】また、この回路をＩＣで製造した時、ｈｉ
ＶTHの特別なプロセスが必要となる為に製造コストが上
ってしまうという問題点があった。
ＶTHの特別なプロセスが必要となる為に製造コストが上
ってしまうという問題点があった。
【０００９】（発明の目的）本発明の目的は、高価なス
イッチ手段を用いることなく、低い電源電圧まで作動
し、且つ、電圧記憶精度の良好な電圧記憶回路を提供す
ることである。
イッチ手段を用いることなく、低い電源電圧まで作動
し、且つ、電圧記憶精度の良好な電圧記憶回路を提供す
ることである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の本発明は、電圧保持手段と電圧発生
手段の間に配置され、これら手段の間を開閉するスイッ
チ手段の開成時に、このスイッチ手段の入力側と出力側
の電位差を無くす為の電圧印加手段を設け、前記スイッ
チ手段の開成時にこのスイッチ手段がリークしない様
に、前記電圧保持手段に保持される電圧に近いレベルの
電圧を該スイッチ手段の入力側に印加し、スイッチ手段
の入力側と出力側の電位差を無くすようにしている。
に、請求項１記載の本発明は、電圧保持手段と電圧発生
手段の間に配置され、これら手段の間を開閉するスイッ
チ手段の開成時に、このスイッチ手段の入力側と出力側
の電位差を無くす為の電圧印加手段を設け、前記スイッ
チ手段の開成時にこのスイッチ手段がリークしない様
に、前記電圧保持手段に保持される電圧に近いレベルの
電圧を該スイッチ手段の入力側に印加し、スイッチ手段
の入力側と出力側の電位差を無くすようにしている。
【００１１】同じく上記の目的を達成するために、請求
項２記載の本発明は、スイッチ手段の開成のタイミング
と電圧印加手段によるスイッチ手段の入力側への電圧印
加のタイミングとに時間差を持たせ、前記スイッチ手段
の応答遅れにより、該スイッチ手段の入力側の電圧が電
圧発生手段から電圧印加手段に切り換った際に、未だス
イッチ手段が閉成状態のままであり、記憶された電圧が
変化しないようにしている。
項２記載の本発明は、スイッチ手段の開成のタイミング
と電圧印加手段によるスイッチ手段の入力側への電圧印
加のタイミングとに時間差を持たせ、前記スイッチ手段
の応答遅れにより、該スイッチ手段の入力側の電圧が電
圧発生手段から電圧印加手段に切り換った際に、未だス
イッチ手段が閉成状態のままであり、記憶された電圧が
変化しないようにしている。
【００１２】
【実施例】以下、本発明を図示の実施例に基づいて詳細
に説明する。
に説明する。
【００１３】図１は本発明の第１の実施例における電圧
記憶回路の構成を示すブロック図であり、図６と同じ部
分は同一符号を付し、その説明は省略する。
記憶回路の構成を示すブロック図であり、図６と同じ部
分は同一符号を付し、その説明は省略する。
【００１４】同図において、７，８はアナログスイッチ
であり、アナログスイッチ５と７は制御手段１からのＳ
Ｈ１信号により同時にＯＮ，ＯＦＦし、アナログスイッ
チ８は制御手段１からのＳＨ２信号によりＯＮ，ＯＦＦ
する。
であり、アナログスイッチ５と７は制御手段１からのＳ
Ｈ１信号により同時にＯＮ，ＯＦＦし、アナログスイッ
チ８は制御手段１からのＳＨ２信号によりＯＮ，ＯＦＦ
する。
【００１５】図２は上記の各アナログスイッチの構成の
一例を示す図であり、図２（ａ）のアナログスイッチ９
（図１の５，７，８に相当する）を、図２（ｂ）に示す
様に、ＰｃｈＦＥＴ１０，ＮｃｈＦＥＴ１１，インバー
タ１２によって構成している。
一例を示す図であり、図２（ａ）のアナログスイッチ９
（図１の５，７，８に相当する）を、図２（ｂ）に示す
様に、ＰｃｈＦＥＴ１０，ＮｃｈＦＥＴ１１，インバー
タ１２によって構成している。
【００１６】更に詳述すると、ＰｃｈＦＥＴ１０とＮｃ
ｈＦＥＴ１１のソースとドレインをそれぞれ接続し、Ｎ
ｃｈＦＥＴ１１のゲートに制御手段１からのＳＨｎ信号
を入れる。そして、ＮｃｈＦＥＴ１１のゲートとＰｃｈ
ＦＥＴ１０のゲートの間にインバータ１２を配置し、
“Ｈ”のＳＨｎ信号が入力することでＮｃｈＦＥＴ１１
がＯＮ，ＰｃｈＦＥＴ１０がＯＦＦとなり、“Ｌ”のＳ
Ｈｎ信号が入力することでＮｃｈＦＥＴ１１がＯＦＦ，
ＰｃｈＦＥＴ１０がＯＮするようにしている。
ｈＦＥＴ１１のソースとドレインをそれぞれ接続し、Ｎ
ｃｈＦＥＴ１１のゲートに制御手段１からのＳＨｎ信号
を入れる。そして、ＮｃｈＦＥＴ１１のゲートとＰｃｈ
ＦＥＴ１０のゲートの間にインバータ１２を配置し、
“Ｈ”のＳＨｎ信号が入力することでＮｃｈＦＥＴ１１
がＯＮ，ＰｃｈＦＥＴ１０がＯＦＦとなり、“Ｌ”のＳ
Ｈｎ信号が入力することでＮｃｈＦＥＴ１１がＯＦＦ，
ＰｃｈＦＥＴ１０がＯＮするようにしている。
【００１７】本実施例のアナログスイッチには、図２の
様に、ＰｃｈＦＥＴとＮｃｈＦＥＴを抱合せで使用した
が、ＭＯＳ型，接合型等のＦＥＴを用いても良い。ま
た、電源電圧より１ＶTH（ＶGSがＯＮする最低電圧）よ
り低い電圧しか記憶しないのなら、Ｎｃｈだけでも良
い。他に、ＦＥＴの代わりにＳＩＴ（静電誘導型トラン
ジスタ）を用いても良い。
様に、ＰｃｈＦＥＴとＮｃｈＦＥＴを抱合せで使用した
が、ＭＯＳ型，接合型等のＦＥＴを用いても良い。ま
た、電源電圧より１ＶTH（ＶGSがＯＮする最低電圧）よ
り低い電圧しか記憶しないのなら、Ｎｃｈだけでも良
い。他に、ＦＥＴの代わりにＳＩＴ（静電誘導型トラン
ジスタ）を用いても良い。
【００１８】図３は、図１の回路の動作時のタイミング
チャートであり、以下これを参照しながら説明する。
チャートであり、以下これを参照しながら説明する。
【００１９】まず、コンデンサ４の記憶電圧を書換える
際について述べる。
際について述べる。
【００２０】制御手段１はＤ／Ａコンバータ３に記憶し
たい電圧のディジタルデータを送り、Ｄ／Ａコンバータ
３にアナログの電圧（ＶDA）を発生させる。そして、
“Ｈ”のＳＨ１信号を出力し、アナログスイッチ５と７
をＯＮさせ、又“Ｌ”のＳＨ２信号を出力し、アナログ
スイッチ８をＯＦＦさせる。これにより、Ｄ／Ａコンバ
ータ３→アナログスイッチ７→アナログスイッチ５→コ
ンデンサ４と電流が流れ、コンデンサ４にＶDAが充電さ
れ、図１に示す各部の電圧はＶDA＝ＶSWiN＝Ｖcap とな
る（図３参照）。
たい電圧のディジタルデータを送り、Ｄ／Ａコンバータ
３にアナログの電圧（ＶDA）を発生させる。そして、
“Ｈ”のＳＨ１信号を出力し、アナログスイッチ５と７
をＯＮさせ、又“Ｌ”のＳＨ２信号を出力し、アナログ
スイッチ８をＯＦＦさせる。これにより、Ｄ／Ａコンバ
ータ３→アナログスイッチ７→アナログスイッチ５→コ
ンデンサ４と電流が流れ、コンデンサ４にＶDAが充電さ
れ、図１に示す各部の電圧はＶDA＝ＶSWiN＝Ｖcap とな
る（図３参照）。
【００２１】次に、前記コンデンサ４に充電された電圧
を記憶させる場合は、制御手段１は、ＳＨ２信号とＳＨ
１信号を共に“Ｌ”の状態にし、その後、ＳＨ２信号を
“Ｈ”としてアナログスイッチ８のみをＯＮにする。こ
れにより、Ｄ／Ａコンバータ３とコンデンサ４との接続
が断たれ、前記コンデンサ４に充電された電圧が保持
（記憶）されることになる。なお、書換えと記憶の間に
一瞬間を設けるのは、アナログスイッチの応答の遅れに
より、アナログスイッチ８と５が同時にＯＮしない様に
し、一瞬でも同時にＯＮするとコンデンサ４の記憶電圧
が変化してしまうのを防ぐ為である。
を記憶させる場合は、制御手段１は、ＳＨ２信号とＳＨ
１信号を共に“Ｌ”の状態にし、その後、ＳＨ２信号を
“Ｈ”としてアナログスイッチ８のみをＯＮにする。こ
れにより、Ｄ／Ａコンバータ３とコンデンサ４との接続
が断たれ、前記コンデンサ４に充電された電圧が保持
（記憶）されることになる。なお、書換えと記憶の間に
一瞬間を設けるのは、アナログスイッチの応答の遅れに
より、アナログスイッチ８と５が同時にＯＮしない様に
し、一瞬でも同時にＯＮするとコンデンサ４の記憶電圧
が変化してしまうのを防ぐ為である。
【００２２】ここで、アナログスイッチ５のＯＦＦ時の
抵抗をＲSWとし、ｔ秒後の変動した電圧をＶt とする。
また、ｉはアナログスイッチ５のリーク電流、Ｃはコン
デンサ４の静電容量、コンデンサ４の充電電圧Ｖとする
と、 ｉ・ｔ＝Ｃ・Ｖ より Ｖ＝（ｉ・ｔ）／Ｃ ……（１） となる。
抵抗をＲSWとし、ｔ秒後の変動した電圧をＶt とする。
また、ｉはアナログスイッチ５のリーク電流、Ｃはコン
デンサ４の静電容量、コンデンサ４の充電電圧Ｖとする
と、 ｉ・ｔ＝Ｃ・Ｖ より Ｖ＝（ｉ・ｔ）／Ｃ ……（１） となる。
【００２３】ｉはアナログスイッチ５の両端電圧をＲSW
で割ったものであり、 ｉ＝（Ｖcap −ＶSWiN）／ＲSW ……（２） 上記（１），（２）式より Ｖt ＝｛（Ｖcap −ＶSWiN) ｔ｝／（ＲSW・Ｃ） ……（３） となる。ここで、「Ｖcap ≒Ｖref 」のとき、「Ｖref
＝ＶSWiN」なので Ｖcap −ＶSWiN≒０ となる。よって、上記（３）式が「Ｖt ≒０」となるこ
とから、精度の高い電圧記憶回路となる。
で割ったものであり、 ｉ＝（Ｖcap −ＶSWiN）／ＲSW ……（２） 上記（１），（２）式より Ｖt ＝｛（Ｖcap −ＶSWiN) ｔ｝／（ＲSW・Ｃ） ……（３） となる。ここで、「Ｖcap ≒Ｖref 」のとき、「Ｖref
＝ＶSWiN」なので Ｖcap −ＶSWiN≒０ となる。よって、上記（３）式が「Ｖt ≒０」となるこ
とから、精度の高い電圧記憶回路となる。
【００２４】因みに、従来の回路構成（図６）では、上
記（２）式は ｉ＝（Ｖcap −ＶDA）／ＲSW となり、「Ｖcap ≠ＶDA」なので Ｖt ＝｛（Ｖcap −ＶDA）ｔ｝／（ＲSW・／Ｃ） ……（４） となり、Ｖt は変動するので前述した様に精度が悪い。
記（２）式は ｉ＝（Ｖcap −ＶDA）／ＲSW となり、「Ｖcap ≠ＶDA」なので Ｖt ＝｛（Ｖcap −ＶDA）ｔ｝／（ＲSW・／Ｃ） ……（４） となり、Ｖt は変動するので前述した様に精度が悪い。
【００２５】（第２の実施例）図４は本発明の第２の実
施例を示す電圧記憶回路の構成を示すブロック図であ
り、図１と同じ部分は同一符号を付し、その説明は省略
する。
施例を示す電圧記憶回路の構成を示すブロック図であ
り、図１と同じ部分は同一符号を付し、その説明は省略
する。
【００２６】同図において、１３はコンデンサであり、
第２の電圧発生手段の一部となっている。
第２の電圧発生手段の一部となっている。
【００２７】図５は、図４の構成における回路の動作時
のタイミングチャートである。
のタイミングチャートである。
【００２８】ＳＨ１＝“Ｈ”のとき、アナログスイッチ
５と７が共にＯＮして、Ｄ／Ａコンバータ３の出力電圧
（ＶDA）がコンデンサ４とコンデンサ１３に記憶され
る。そして、ＳＨ１＝”Ｌ”となることにより、記憶状
態となる。
５と７が共にＯＮして、Ｄ／Ａコンバータ３の出力電圧
（ＶDA）がコンデンサ４とコンデンサ１３に記憶され
る。そして、ＳＨ１＝”Ｌ”となることにより、記憶状
態となる。
【００２９】第１の実施例では、「ＶDA≒Ｖref 」とな
る様使用にしていたが、「ＶDA≠Ｖref 」で使用したい
時には第２の実施例が有効である。
る様使用にしていたが、「ＶDA≠Ｖref 」で使用したい
時には第２の実施例が有効である。
【００３０】記憶状態でアナログスイッチ５がリークし
ない様、第１の実施例ではＶcap に近い電圧のＶref を
アナログスイッチ５に印加していたが、この第２の実施
例では、Ｖref の代わりにＶcap に近い電圧をコンデン
サ１３に印加することで実現している。
ない様、第１の実施例ではＶcap に近い電圧のＶref を
アナログスイッチ５に印加していたが、この第２の実施
例では、Ｖref の代わりにＶcap に近い電圧をコンデン
サ１３に印加することで実現している。
【００３１】以上の各実施例によれば、記憶状態でアナ
ログスイッチ５がリークしない様に、Ｖcap に近い電圧
（Ｖref やコンデンサ１３の充電電圧）をアナログスイ
ッチ５に印加し、該アナログスイッチ１５の両端電圧差
を小さくする様にしている為、電圧記憶の精度を向上さ
せることができる。
ログスイッチ５がリークしない様に、Ｖcap に近い電圧
（Ｖref やコンデンサ１３の充電電圧）をアナログスイ
ッチ５に印加し、該アナログスイッチ１５の両端電圧差
を小さくする様にしている為、電圧記憶の精度を向上さ
せることができる。
【００３２】また、従来の様なｈｉＶTHのプロセスのＦ
ＥＴを使用しなくて済むので、コスト低減化を図ること
ができる。
ＥＴを使用しなくて済むので、コスト低減化を図ること
ができる。
【００３３】（発明と実施例の対応）本実施例におい
て、制御手段１，基準電圧発生回路２及びＤ／Ａコンバ
ータ３が本発明の電圧発生手段に相当し、アナログスイ
ッチ５が本発明のスイッチ手段に相当し、制御手段１，
基準電圧発生回路２及びアナログスイッチ７，８、又は
制御手段１及びコンデンサ１３が本発明の電圧印加手段
に相当し、コンデンサ４が本発明の電圧保持手段に相当
する。
て、制御手段１，基準電圧発生回路２及びＤ／Ａコンバ
ータ３が本発明の電圧発生手段に相当し、アナログスイ
ッチ５が本発明のスイッチ手段に相当し、制御手段１，
基準電圧発生回路２及びアナログスイッチ７，８、又は
制御手段１及びコンデンサ１３が本発明の電圧印加手段
に相当し、コンデンサ４が本発明の電圧保持手段に相当
する。
【００３４】以上が実施例の各構成と本発明の各構成の
対応関係であるが、本発明は、これら実施例の構成に限
定されるものではなく、請求項で示した機能、又は実施
例がもつ機能が達成できる構成であればどのようなもの
であってもよいことは言うまでもない。
対応関係であるが、本発明は、これら実施例の構成に限
定されるものではなく、請求項で示した機能、又は実施
例がもつ機能が達成できる構成であればどのようなもの
であってもよいことは言うまでもない。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
電圧保持手段と電圧発生手段の間に配置され、これら手
段の間を開閉するスイッチ手段の開成時に、このスイッ
チ手段の入力側と出力側の電位差を無くす為の電圧印加
手段を設け、前記スイッチ手段の開成時にこのスイッチ
手段がリークしない様に、前記電圧保持手段に保持され
る電圧に近いレベルの電圧を該スイッチ手段の入力側に
印加し、スイッチ手段の入力側と出力側の電位差を無く
すようにしている。
電圧保持手段と電圧発生手段の間に配置され、これら手
段の間を開閉するスイッチ手段の開成時に、このスイッ
チ手段の入力側と出力側の電位差を無くす為の電圧印加
手段を設け、前記スイッチ手段の開成時にこのスイッチ
手段がリークしない様に、前記電圧保持手段に保持され
る電圧に近いレベルの電圧を該スイッチ手段の入力側に
印加し、スイッチ手段の入力側と出力側の電位差を無く
すようにしている。
【００３６】また、本発明によれば、スイッチ手段の開
成のタイミングと電圧印加手段によるスイッチ手段の入
力側への電圧印加のタイミングとに時間差を持たせ、前
記スイッチ手段の応答遅れにより、該スイッチ手段の入
力側の電圧が電圧発生手段から電圧印加手段に切り換っ
た際に、未だスイッチ手段が閉成状態のままであり、記
憶された電圧が変化しないようにしている。
成のタイミングと電圧印加手段によるスイッチ手段の入
力側への電圧印加のタイミングとに時間差を持たせ、前
記スイッチ手段の応答遅れにより、該スイッチ手段の入
力側の電圧が電圧発生手段から電圧印加手段に切り換っ
た際に、未だスイッチ手段が閉成状態のままであり、記
憶された電圧が変化しないようにしている。
【００３７】よって、高価なスイッチ手段を用いること
なく、低い電源電圧まで作動し、且つ、電圧記憶精度の
良好な電圧記憶回路を提供可能となる。
なく、低い電源電圧まで作動し、且つ、電圧記憶精度の
良好な電圧記憶回路を提供可能となる。
【図１】本発明の第１の実施例における電圧記憶回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１の各アナログスイッチの構成の一例を示す
図である。
図である。
【図３】図１の回路の動作時におけるタイミングチャー
トである。
トである。
【図４】本発明の第２の実施例における電圧記憶回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図５】図４の回路の動作時におけるタイミングチャー
トである。
トである。
【図６】従来のアナログ電圧記憶回路の構成を示すブロ
ック図である。
ック図である。
【図７】図６の回路の動作時におけるタイミングチャー
トである。
トである。
１ 制御手段 ２ 基準電圧発生回路 ３ Ｄ／Ａコンバータ ４，１３ コンデンサ ５，７，８ アナログスイッチ ６ バッファ
Claims (2)
- 【請求項１】 所望の電圧を発生する電圧発生手段と、
前記電圧を保持する電圧保持手段と、該電圧保持手段と
前記電圧発生手段の間に配置され、これら手段の間を開
閉するスイッチ手段と、前記電圧保持手段に保持された
電圧を出力するバッファ手段とを備えた電圧記憶回路に
おいて、前記スイッチ手段の開成時に、このスイッチ手
段の入力側と出力側の電位差を無くす為の電圧印加手段
を設けたことを特徴とする電圧記憶回路。 - 【請求項２】 前記スイッチ手段の開成のタイミングと
前記電圧印加手段によるスイッチ手段の入力側への電圧
印加のタイミングとに時間差を持たせたことを特徴とす
る請求項１記載の電圧記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3588395A JPH08213909A (ja) | 1995-02-02 | 1995-02-02 | 電圧記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3588395A JPH08213909A (ja) | 1995-02-02 | 1995-02-02 | 電圧記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08213909A true JPH08213909A (ja) | 1996-08-20 |
Family
ID=12454414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3588395A Pending JPH08213909A (ja) | 1995-02-02 | 1995-02-02 | 電圧記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08213909A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7332941B2 (en) | 2004-03-16 | 2008-02-19 | Kabushiki Kaisha Toshiba | Analog switch circuit and sample-and-hold circuit including the same |
| US7474139B2 (en) | 2004-03-24 | 2009-01-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and frequency modulation device |
| JP2010193432A (ja) * | 2009-01-22 | 2010-09-02 | Semiconductor Energy Lab Co Ltd | Ｒｆｉｄタグ |
-
1995
- 1995-02-02 JP JP3588395A patent/JPH08213909A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7332941B2 (en) | 2004-03-16 | 2008-02-19 | Kabushiki Kaisha Toshiba | Analog switch circuit and sample-and-hold circuit including the same |
| US7474139B2 (en) | 2004-03-24 | 2009-01-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and frequency modulation device |
| JP2010193432A (ja) * | 2009-01-22 | 2010-09-02 | Semiconductor Energy Lab Co Ltd | Ｒｆｉｄタグ |
| US8513977B2 (en) | 2009-01-22 | 2013-08-20 | Semiconductor Energy Laboratory Co., Ltd. | Data holding circuit |
| US9087283B2 (en) | 2009-01-22 | 2015-07-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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