JPH09509499A - 電流比較回路 - Google Patents

Abstract

(57)【要約】 電流比較回路は、第１及び第２入力部（１００，１０３）及び出力部（１０５）を有し、交差結合したトランジスタ（ＭＰ１，ＭＰ２）を具える。この回路は電流蓄積部（ＭＰ３，ＭＰ４）も含み、比較すべき入力電流が、交差−結合したラッチがリセットされるクロック周期の第１部分中電流蓄積部に供給される。入力電流接続部はこの際逆転され、入力電流は、ラッチに供給するために蓄積された電流に加えられる。これは、共通モード及びオフセット電流を取り消す。

Description

【発明の詳細な説明】 電流比較回路 本発明は、電流比較回路に関するものである。本発明は、特に、1993年8 月5 日に刊行されたElectronics Letters,Vol.29,No.16の1400〜1401頁のJ B Hughes 及びK W Mouldingによる“S21，a switched current techmique for high perfo rmance”に開示されたようなS21 電流メモリセルによって発生する電流の比較の 用途を有するが、これに限定されるものではない。 S21 切替電流技術は、電流ドメイン信号記憶及び積分機能を非常に正確に行う 。これは、信号を２回サンプリングするとともに信号を粗メモリセル及び密メモ リセルに記憶させることに基づくものである。密位相では、スイッチからの電化 の注入及び他のエラーに依存する信号を無視しうる。密位相において、出力信号 は、密電流記憶トランジスタの設定値である同一直流電圧に特に規定される。密 記憶が、非常に小さいエラー値を有するホールドバイアスのみであるので、それ はバイアス電流値に対するゲート電圧設定となる。その結果、このスタイルの回 路とともに首尾よく作動する必要がある任意のコンパレータは、粗バイアス記憶 電圧のレプリカに対する入力信号を言及する必要がある。 本発明の目的は、S21 電流メモリセルを用いて首尾よく作動する比較回路を設 けることである。 本発明は、第１及び第２入力電流を受信する第１及び第２入力部と、クロック 周期の第１位相中受信した前記電流を感知するとともに前記クロック周期の第２ の重なり合わない位相中前記受信した電流を再発生させる第１及び第２電流メモ リ回路と、蓄積されるとともに反転した前記受信した電流を前記第２位相中ラッ チ回路に供給する手段と、交差結合したトランジスタの出力部に連続的なクロッ ク周期の第１の位相中ラッチ回路を供給する手段とを具えることを特徴とする電 流コンパレータを提供する。 本発明の実施の形態を、図面を参照して例示して説明する。 図１は、ハンゲス及びモールディングによる文献に開示されたS21 電流メモリ セルを示す。 図２は、図１の電流メモリセルのスイッチを作動させるのに用いられるクロッ ク波形を示す。 図３は、本発明による比較回路を示す。 図４は、図３の比較回路のスイッチを制御するのに用いられるクロック波形を 示す。 図１に図示したように、電流メモリセルは、スイッチS1を介してゲート電極に接 続したドレイン電極を有する第１のｎチャネルMOS トランジスタT1を具える。第 ２のｐチャネル電界効果は、スイッチS2を介してゲート電極に接続したドレイン 電極を有する。入力端子１を、スイッチS3を介して、トランジスタT1及びT2のド レイン電極の接続部に接続する。基準電圧を、スイッチS4を介してトランジスタ T2のゲート電極に接続された端子２に印加する。トランジスタT1及びT2のソース 電極を、対向する給電レール３及び４に接続し、それに対して出力端子５を、ス イッチS5を介して、トランジスタT1及びT2のドレイン電極の接続部に接続する。 動作中、入力電流が端子１に供給され、クロック位相φ１中スイッチS3を閉じ る。サブクロック位相φ1aにより、周期φ１の第１部分中スイッチS1及びS4が閉 じられる。したがって、トランジスタT1はダイオードとして接続され、トランジ スタT2は電流源を形成し、トランジスタT2によって生じた電流は、端子２に印加 される基準電圧の値に依存する。この段階でのトランジスタT1はダイオードとし て接続され、したがって入力部１に供給される電流に加えて電流源T2から発生し た電流が導通する。サブクロック位相φ1aの終わりでは、スイッチS1が開き、ト ランジスタT1を流れる電流は、トランジスタT1のゲート−ソースキャパシタンス に充電されるスイッチS1を本来流れる電流として一定値に維持され、スイッチS1 が開くと、トランジスタT1を流れる電流が維持される。サブ位相φ1bにおいて、 スイッチS2は閉じ、それに対してスイッチS1及びS4が開く。トランジスタT2はこ の際、ダイオードとして接続され、トランジスタT1に蓄えられた電流を入力電流 から引いたものを具える電流が導通する。したがって、トランジスタT2には、端 子１に供給される入力電流とサブ位相φ1A中トランジスタT1によって感知された 電流との間のエラー電流が導通する。メインクロックの位相φ２において、スイ ッチS3が開くとともにスイッチS5が閉じ、出力部５には、位相φ１中供給された 入力電流ｉが再生する。この電流メモリセルの十分な説明及びあり得る向上点を 、欧州特許明細書第0608936 号に見いだすことができる。 図３は、本発明による電流比較回路の一実施の形態を示す。図３に図示したよ うに、コンパレータは、スイッチS100を介してライン１０１に供給されるととも にスイッチS101を介してライン１０２に供給される第１入力１００を有する。第 ２入力１０３は、スイッチS102を介してライン１０１に供給されるとともに、ス イッチS103を介してライン１０２に供給される。ライン１０１を、トランジスタ MP3 のドレイン電極に接続するとともに、スイッチS104をトランジスタMP3 のド レイン電極とゲート電極との間に接続する。ライン１０１を、トランジスタMP2 のドレイン電極及びトランジスタMP1 のドレイン電極にも接続する。ライン１０ ２を、トランジスタMP4 のドレイン電極に接続するとともに、スイッチS105を介 してそのゲート電極に接続する。ライン１０２を、トランジスタMN2 のドレイン 電極及びトランジスタMP1 のドレイン電極にも接続する。トランジスタMP2 のゲ ート電極を、スイッチS106を介してトランジスタMP1 のドレイン電極に接続し、 同時にトランジスタMP1 のゲート電極を、スイッチS107を介してトランジスタMP 2 のドレイン電極に接続する。トランジスタMP1 〜MP4 のソース電極を、電源レ ールＶ_ddに接続し、同時にトランジスタMN1 及びMN2 のソース電極を電源レール Ｖ_ssに接続する。入力端子１０４を、トランジスタMP5 のゲート電極に接続し、 スイッチS108を介してトランジスタMP1 のゲート電極に接続し、かつ、スイッチ S109を介してトランジスタMP2 のゲート電極に接続する。 トランジスタMP5 のドレイン電極を、トランジスタMN3 のドレイン電極及びゲ ート電極に接続する。トランジスタMN3 のゲート電極を、トランジスタMN1 のゲ ート電極及びトランジスタMN2 のゲート電極に接続する。トランジスタMN3 のソ ース電極を電源レールＶ_ssに接続し、それに対してトランジスタMP5 のソース電 極を電源レールＶ_ddに接続する。 トランジスタMP1 のゲート電極をトランジスタMP6 のゲート電極に接続し、そ れに対してトランジスタMP2 のゲート電極をトランジスタMP7 のゲート電極に接 続する。トランジスタMP6 のドレイン電極を、トランジスタMN4 のドレイン電極 及びゲート電極に接続し、それに対してトランジスタMP7 のドレイン電極を、ト ランジスタMN5 のドレイン電極に接続する。トランジスタMN4 及びMN5 のゲート 電極を互いに接続する。トランジスタMP7 のドレイン電極及びトランジスタMN5 のドレイン電極の接続部を、出力端子１０５に接続する。トランジスタMP6 のソ ース電極及びトランジスタMP7 のソース電極を電源レールＶ_ddに接続し、それに 対してトランジスタMN4 及びトランジスタMN5 のソース電極を電源レールＶ_ssに 接続する。 図４は、コンパレータのスイッチを作動させるのに用いられるクロック波形を 示し、クロック波形がハイを形成するとスイッチは閉じられる。波形ａはスイッ チS100,S103,S104及びS105を作動させ、波形ｂはスイッチS101及びS102を作動さ せ、波形ｅはスイッチS106及びS107を作動させ、かつ、波形ｆはスイッチS108及 びS109を作動させる。図４において、波形ａ及びｂは、図２の波形φ1a及びφ1b に対応する。波形ｃ及びｄは、それに応じて波形φ2a及びφ2bとなり、それに対 して波形ｅはφ1b及びφ2aとなり、波形ｆはφ2b及びφ1aとなる。 図３に図示した回路配置は、二つの電流源MN1 及びMN2 によってバイアス化さ れたラッチを形成する交差結合したトランジスタ対MP1 及MP2 を具える。電流源 は、各々が値2Jの電流を発生させる。この場合、Ｊは図１に図示したメモリセル のバイアス電流と同一値を有する。ラッチのリセットを、φ1aを付したφ１の第 １の部分中交差結合したトランジスタ対MP1 及びMP2 をスイッチショートするこ とにより達成することができる。しかしながら、本実施の形態では、バイアス基 準トランジスタMP5 を用いて、トランジスタMP1 及びMP2 の電流を、関連のS21 メモリセルの電流密度に等しいＪと等しく設定する。したがって、位相φ1a及び φ1b中S21 メモリセルからの出力をサンプリングする間コンパレータによって規 定した入力電圧は、それ自体良好な電流記憶装置の公称設定電圧と等しくなり、 これにより電流変換のエラーが最小となる。理想的な2:1 の比からの任意のオフ セットを含むMN1/MN2 とMP1/MP2との間電流差は、二つのサンプル電流蓄積トラ ンジスタMP3 及びMP4 によって搬送される。入力信号とともにこの値は、周期φ 1au 中に感知される。φ1bを付したφ１の第２の部分中、入力電流蓄積スイッチ 、すなわちスイッチS104及びS105は開かれる。その結果、一つのセンスIdm 、そ の共通モード成分Icm 及び任意のオフセット電流に差入力信号が蓄えられる。φ 1b中、ラッチトランジスタMP1 及びMP2 を、スイッチS106及びS107によって交差 結合する。入力信号スイッチS102及びS103は閉じられ、その結果入力電流は、互 いに逆に供給される。すなわち、共通モード電流Icm とともに逆の符号の-Idmの 差入力電流が供給される。電流蓄積MP3 及びMP4 はこの際電流源として作用し、 +2Idm の差電流がラッチに供給される。したがって、共通モード及びオフセット は電流ソースMP3 及びMP4 に吸収される。この際、ラッチは、C/g_mの時間定数に よって支配される速度で決定されて移動する。出力は、位相φ1bの終わりで取り 出される。より長いラッチ周期φ1a及びφ2aを用いることができる。このより遅 い位相合わせには、非常に高速な動作又はS21 電流蓄積への適合が要求される。 コンパレータを性格に作動させるに当たり、トランジスタMP6 及びMP7 ととも にトランジスタMN4 及びMN5 を具える出力レベルトランスレータを、ラッチがほ ぼ設定されるまでリセット周期中両トランジスタMP6及びMP7を同一状態にする、 すなわち切替管理全体に亘ってキャパシタンスの平衡をとるように、構成する必 要がある。これを、トランジスタMN5 のチャネルの長さに対する幅をトランジス タMN4 のものより大きくすることにより達成することができる。その結果、リセ ット中出力１０５は常にローとなる。 この開示を読むことにより、他の変形が当業者には明らかである。このような 変形は、電流比較回路の設計、製造及び使用において既に既知であり、ここに既 に記載した特徴の代わりの又は追加する他の特徴を含むことができる。請求の範 囲を、本願において特定の特徴の組合せで説明したが、任意の請求の範囲で請求 したような発明と同一であるか否かに関係なく、かつ、本発明と同様に同一の技 術的課題の幾つか又は全てを軽減するか否かに関係なく、明白に又は内在的にこ こに開示した任意の新規な特徴又は特徴の任意の新規な組合せも本発明の開示の 範囲が含むことを理解することができる。本願はこれにより、新たな請求の範囲 が、本願又はこれから得られる任意の他の出願の遂行中このような特徴及び／又 はこのような特徴の組合せを表すことができることがわかる。

Claims (1)

1. 【特許請求の範囲】 １．第１及び第２入力電流を受信する第１及び第２入力部と、クロック周期の第 １位相中受信した前記電流を感知するとともに前記クロック周期の第２の重なり 合わない位相中前記受信した電流を再発生させる第１及び第２電流メモリ回路と 、蓄積されるとともに反転した前記受信した電流を前記第２位相中ラッチ回路に 供給する手段と、交差結合したトランジスタの出力部に連続的なクロック周期の 第１の位相中ラッチ回路を供給する手段とを具えることを特徴とする電流コンパ レータ。 ２．第１位相中、比較すべき入力電流を、前記コンパレータの入力部に接続する とともに、電流メモリセルによって感知させ、第２位相中、前記比較すべき電流 を、反転し、かつ、メモリトランジスタからの出力とともにラッチトランジスタ に供給し、第３位相中、比較結果を利用し、かつ、第４位相において前記コンパ レータを初期状態にリセットするようにしたことを特徴とする請求の範囲１記載 の電流コンパレータ。 ３．添付図面を参照してここに説明したのとほぼ同様な電流コンパレータ。 ４．任意の選考する請求の範囲で請求したのと同一の発明であるか否かに関係な くここに開示した任意の新規な特徴又は特徴の新規な組合せ。