JP2001523371A

JP2001523371A - 切換電流メモリセルのためのクロックフィードスルー低減システム

Info

Publication number: JP2001523371A
Application number: JP51370398A
Authority: JP
Inventors: カザジアン，ジャン―ジャック
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 1996-09-16
Filing date: 1997-09-04
Publication date: 2001-11-20
Also published as: EP0925588B1; HK1021064A1; CN1163909C; DE69717469T2; US5783952A; DE69717469D1; KR100466082B1; EP0925588A4; EP0925588A1; WO1998011554A1; KR20000036128A; CN1234902A; TW337019B

Abstract

(57)【要約】電流セルは、定電流源（５１）と基準接地との間に直列に接続される第１のＭＯＳトランジスタ（Ｍ２）と第２のＭＯＳトランジスタ（Ｍ１）とを含む。２つのＭＯＳトランジスタは各々、その制御ゲートをそのドレインに結合するそれぞれの第１（５９）のおよび第２（６３）のスイッチを有する。サンプル・ホールド動作のサンプル位相は第１および第２のサンプル副位相に分割され、サンプル副位相の両方の間に維持される入力電流（Ｉ_in）が電流セルに印加される。第１のサンプル副位相の間に、第２のＭＯＳトランジスタ（Ｍ１）は、入力電流（Ｉ_in）、定電流源（５１）およびクロックフィードスルーエラーに対応するゲート電圧を記憶する。チャネル効果の結果として第２のトランジスタ（Ｍ１）のドレイン（６２）で変調電圧（Ｖ_mod）が引起こされ、ホールド位相の間に第２のＭＯＳトランジスタ（Ｍ１）のドレイン（６２）でこの変調電圧（Ｖ_mod）をストアおよび維持するため第１のＭＯＳトランジスタ（Ｍ２）が使用される。

Description

【発明の詳細な説明】切換電流メモリセルのためのクロックフィードスルー低減システム技術分野この発明は、クロックフィードスルーエラーが減じられたスイッチ電流メモリセルに関する。背景技術集積アナログ信号プロセッサなどの集積アナログ回路に対する関心は、長年にわたり薄れてきていたが、現在これらに対する関心が高まりつつある。従来、これらの回路は、電圧ドメインで設計され、ときにそれらの作用は、１キャパシタから他キャパシタへ電圧を伝えることによって達成されていた。しかし、高い精度を達成するためには、この方策においては、大きな線形集積キャパシタが必要となり、これは、ダブル−ポリプロセスなどの特別な技術を用いるハイエンドＣＭＯＳプロセスを必要とする。これらの特別なＣＭＯＳ技術は、ＶＬＳＩプロセスにおいては、かつＬＳＩプロセスにおいてでさえ、実現が難しい。スイッチ電流「ＳＩ」回路は、電流を操作することによってアナログ機能が達成される新しい方策である。すなわち、信号を表わすために、電圧の大きさではなく、サンプリングされた電流の大きさが使用される。ＳＩ回路は電流ドメインで動作するので、より従来の電圧ベースのアナログＩＣよりも低い供給電圧で動作可能でありかつ消費電力もより少ない。さらに有利なことに、ＳＩ回路は、キャパシタの充電および放電によってではなく電流を操ることによって信号を操作するので、高い性能を達成するため高品質の線形キャパシタが必要なく、潜在的により高速度を達成できる。したがって、ＳＩ回路は特別なＣＭＯＳプロセス技術を必要とせず、標準的なデジタルＶＬＳＩプロセシングを使用して実現できる。結果的に、ＳＩは、共通のＩＣ上でデジタル機能およびアナログ機能の両方を組合せることを可能にする。しかし、ＳＩ回路にはいくつかの欠点がある。第１に、高性能回路を達成するためには、サンプリングされる電流の大きさが各々高いレベルの精度を持たねばならない。もし標準的カレントミラーが使用されるのであれば、入力電流を確実に出力において正確にコピーするよう、カレントミラーの両分岐内のトランジスタを極めて正確に一致させねばならない。標準的ＣＭＯＳプロセスは、高性能ＳＩ回路のための十分に高いトランジスタの一致を達成できない。トランジスタの一致に対するこの依存は、電流メモリセルを使用することによって回避できる。図１に示すように、電流コピヤーまたはダイナミックカレントミラーとしても知られる電流メモリセル１１は、動作のサンプル位相の間に入力電流Ｉ_inの正確なコピーを作り、次に動作のホールド位相の間に出力電流Ｉ_out としてコピーされた電流を再生成できなければならない。電流メモリセル１１は、実質的に、電流ベースのサンプル・ホールド回路と考えることができる。動作の第１の位相Φ１の間、スイッチ１３は閉じ、スイッチ１５は開き、サンプル・ホールド制御入力Ｓ／Ｈは、サンプル「Ｓ」にセットされる。この時間中、入力電流Ｉ_inが測定され、入力電流Ｉ_inのコピーが電流メモリセル１１により作られる。動作の第２の位相Φ２の間、スイッチ１３は開き、スイッチ１５は閉じ、Ｓ／Ｈ制御入力はホールド「Ｈ」にセットされる。次に、電流メモリセル１１は、Ｉ_inに対して測定された大きさと等しい大きさを有する出力電流Ｉ_outを発生するであろう。Ｉ_outは、Ｉ_inに直接基づくのではなくＩ_inの測定値に基づくため、電流メモリセル１１は静的要素の一致に依存せずしたがって標準的ＣＭＯＳプロセスを使用して高精度の応用において使用することができる。図２を参照し、基本的電流メモリセル１１の内部の図を示す。入力電流Ｉ_inは２方向性であってよいが、いくつかの要素に常に順バイアスがかけられることを必要とする電流複製器１０の物理的要件のため、オフセット定電流源１７の使用が必須である。電流源１７は基準電流Ｉ_refを提供し、これがノード２５でＩ_in に加えられるとき、電流複製器１０が常に一方向性電流を送ることを確実にする。スイッチ１３が閉じスイッチ１５が開いているサンプル位相Φ１の間、電流複製器１０はノード２５の電流Ｉ_ref＋Ｉ_inを受取る。ホールド位相Φ２の間は、スイッチ１３は開きスイッチ１５は閉じ、電流複製器１０は理想的には定電流値Ｉ_ref＋Ｉ_inを維持する。定電流源１７は電流Ｉ_refを供給するが、スイッチ１５は閉じているので、入力電流の反転されたコピー−Ｉ_inがＩ_outによってノード２５に供給されなければならない。先行技術による基本的な電流メモリセルの典型的な回路レベルの実現例を図３に示す。ノード２５から接地への電流経路を提供しかつ真性のゲート・ソース間キャパシタンス２１を有するｎＭＯＳトランジスタ１９を含む電流複製器１０が図示される。スイッチ２３はサンプル位相Φ１の間ノード２５をトランジスタ１９のゲートに結合し、ホールド位相Φ２の間トランジスタ１９のゲートからノード２５を分離する。サンプル位相Φ１の間、スイッチ１３および２３は閉じスイッチ１５は開く。入力電流Ｉ_inと基準電流Ｉ_refとはノード２５で合算されトランジスタ１９のドレインに印加される。スイッチ２３が閉じているので、トランジスタ１９は順バイアスがかかったダイオード接続されたトランジスタとして機能し、真性のキャパシタ２１が、最大で、トランジスタ１９を通じて電流Ｉ_ref＋Ｉ_inを生成するために必須のゲート電圧Ｖ_gまでを充電する。ホールド位相Φ２の間、スイッチ１３および２３は開きスイッチ１５は閉じる。電流Ｉ_ref＋Ｉ_inを生成するため必要なゲート電圧Ｖ_gは、真性のキャパシタンス２１により維持されるであろう。このとき、トランジスタ１９は実質的にメモリｎＭＯＳトランジスタのように挙動する。それによって、入力電流Ｉ_inが記憶される。定電流源１７はＩ_refを供給するがメモリトランジスタ１９はＩ_ref＋Ｉ_in を必要とするので、出力での負荷によって電流Ｉ_inが供給されなければならず、出力電流Ｉ_outが入力電流の反転コピー−Ｉ_inとなる。図３の基本的電流メモリセル１１には、その物理的回路構造に起因する２つの基本的な問題がある。第１の問題は、チャネル効果により引き起こされるトランジスタ１９のチャネル長変調によって導入されるエラーである。チャネル効果はトランジスタ１９のトランスコンダクタンス利得を変化させ、それによって、所与のゲート電圧Ｖ_gのために供給される電流の量を変える。トランジスタ１９は、そのドレイン・ソース間電圧Ｖ_dsがサンプル位相およびホールド位相の両方の間一定に維持されないと、チャネル効果を受けるであろう。すなわち、スイッチ１３を通じての入力信号によって生じるトランジスタ１９のＶ_ds電圧が、スイッチ１５を通じての負荷信号から生じるトランジスタ１９のＶ_ds電圧と異なっていると、トランジスタ１９は、そのゲート電圧Ｖ_gsを一定に維持するにもかかわらず、チャネル効果のためエラー電流を導入するであろう。ノード２５とメモリトランジスタ１９のドレインとの間に加えられる単純かつ調整されたカスコードの使用が、ノード２５での電圧の変動にもかかわらずトランジスタ１９のＶ_dsを比較的一定に維持することにより、チャネル効果を緩和するであろうということが、『エレクトロニクス・レターズ』（Electronics Lett ers）、１９９０年、Vol.２６、No.１９、１５９３〜１５９５頁および『エレクトロニクス・レターズ』、１９９０年、Vol.２６、No.５、３０３〜３０５頁に示されている。グリューネベルト（Groeneveld）他に対する米国特許第５，２９６，７５２号は、調整されたカスコードを使用する電流メモリセルを教示する。電流メモリセルに悪影響を与える第２の問題は、スイッチ２３の物理的挙動に起因する。図４を参照し、当分野では一般的であるように、スイッチ２３がｎＭＯＳトランジスタ２７として実現される。トランジスタ２７は、制御入力Ｓ／Ｈに応答してノード２５をメモリトランジスタ１９のゲートに選択的に結合する。トランジスタ２７の真性のゲート・ソース間キャパシタンス２９は実質的に信号Ｓ／Ｈをメモリトランジスタ１９のゲートに結合する。したがって、信号Ｓ／Ｈがサンプル位相からホールド位相に変わるとき、すなわちハイからローへ変わるとき、比例する電圧降下が、キャパシタンス２９によってトランジスタ１９のゲートに伝えられる。これによって、オーバーラップ・キャパシタンスエラーと呼ばれる、第１のゲート電圧エラーがトランジスタ１９のゲートに導入される。スイッチトランジスタ２７はまた、第２のエラーを導入する。制御入力Ｓ／Ｈがスイッチトランジスタ２７のゲートに高電圧を印加するとき、一定量の電荷ｑ１＋ｑ２がそのチャネル領域に集まる。信号Ｓ／Ｈがローになるとき、電荷ｑ２はドレインを通じてチャネル領域を離れるが、電荷ｑ１はソースを通じてチャネル領域を離れメモリトランジスタ１９のゲートでそれ自体が再分布する。これによって電荷注入と呼ばれる第２のゲートエラーが導入され、この電荷注入はオーバーラップ・キャパシタンスエラーと一緒になって、メモリトランジスタ１９のゲートに正味のゲートエラー電圧Ｖ_cftを印加する。この正味のゲートエラー電圧Ｖ_cftは一般にクロックフィードスルーエラーと呼ばれ、電流メモリセルの性能を厳しく限定し得る。クロックフィードスルーエラーの量は、スイッチトランジスタ２７およびメモリトランジスタ１９の相対的キャパシタンスに依存する。メモリトランジスタ１９のゲートとソースとの間に結合される大きな物理キャパシタの付加によってクロックフィードスルーエラーを減じることができるがなくすことはできないことがわかっている。グリューネベルトに対する米国特許第５，２９６，７５２号に教示される電流メモリセルはまた、付加的な物理キャパシタの使用も示している。しかし、付加的キャパシタの大きさは面積および周波数の制限により制約される。『エレクトロニクス・レターズ』、１９９３年、Vol.２９、No.１６、１４００〜１４０１頁において、ヒュー（Hughes）他は、ヒューに対する米国特許第４，９５８，１２３号に教示されるものに類似する、サンプル位相Φ１を第１および第２のサンプル副位相Φ１ａおよびΦ１ｂのそれぞれに分解することによりクロックフィードスルーエラーを低減する電流メモリセルを提案する。図５を参照し、第１のサンプル副位相Φ１ａの間、ヒューの電流メモリセルはこれまでに説明した入力電流Ｉ_inおよび基準電流源Ｉ_refを有する典型的な電流メモリセルと同様に挙動する。この第１のサンプル副位相Φ１ａの間、スイッチ３３、４３および４９は閉じ、スイッチ３５および４５は開く。したがって、ｐＭＯＳトランジスタ３１は、定電圧Ｖ_refにより制御される定電流源として挙動する。ヒューのメモリセルは、スイッチ４９を開き、それによって、ｎＭＯＳメモリトランジスタ４７のゲート電極とソース電極とにわたるキャパシタ４６を使用することにより、典型的な電流メモリセルと類似した態様で、入力電流Ｉ_in、基準電流Ｉ_refおよび付加的な第１のクロックフィードスルーエラー電流を記憶することにより第１の副位相Φ１ａを終わらせる。しかし、典型的な電流メモリセルとは異なり、入力電流Ｉ_inはスイッチ４３によって電流メモリセルに印加されたままであり、スイッチ４３はスイッチ４９が開きｎＭＯＳメモリトランジスタ４７が上述の電流を記憶した後の期間も閉じたままである。この期間が第２のサンプル副位相Φ１ｂを構成する。第２のサンプル副位相Φ １ｂの間、ヒューの電流源Ｉ_refは、スイッチ３３を開きスイッチ３５を閉じることで、ダイオード接続されたｐＭＯＳトランジスタに変えられる。これによって実質的に、ｐＭＯＳ型ではあるが第２のメモリトランジスタ３１が形成される。ダイオード接続されたｐＭＯＳトランジスタ３１は、入力電流Ｉ_inの供給を受けないｎＭＯＳメモリトランジスタ４７が必要とする任意の電流を供給する。すなわち、ｐＭＯＳメモリトランジスタは、前にＶ_refにより制御された基準電流およびスイッチ４９の作用によってｎＭＯＳメモリトランジスタ４７に導入された付加的な第１のクロックフィードスルーエラー電流の両方を供給する。したがって、ｎＭＯＳメモリトランジスタ４７が第１のサンプル副位相Φ１ａおよび第２のサンプル副位相Φ１ｂの間、等しい合計の電流を供給しないにもかかわらず、入力電流Ｉ_inは悪影響を受けない。一旦ｐＭＯＳメモリトランジスタが安定すると、スイッチ４３および３５を開きスイッチ４５を閉じることで、ホールド位相Φ２が開始する。これによって、ｐＭＯＳメモリトランジスタ３１が第２のキャパシタ３７によってその電流を記憶させられる。ｐＭＯＳトランジスタ３１のダイオード接続を切断することで、付加的な第２のフィードスルーエラーがキャパシタ３７により記憶される。ヒューによると、ｐＭＯＳメモリトランジスタ３１およびｎＭＯＳメモリトランジスタ４７のドレインをつなぐノード３０は、仮想接地のように挙動し、Ｉ_inの付加または除去にかかわらずその電圧は変化しないままである。したがって、トランジスタ３１および４７のドレイン・ソース間電圧は比較的変化しないままであり、したがってチャネル効果が減じられる。ヒューはさらに、ｐＭＯＳメモリトランジスタ３１により導入された第２のクロックフィードスルーエラーは比較的一定にすることができ、したがって後の回路段において消去できるだろうと説明している。この発明の目的は、クロックフィードスルーエラーが低減された電流メモリセルを提供することである。この発明の他の目的は、メモリトランジスタのチャネル効果により悪影響を受けない電流メモリセルを提供することである。この発明のさらなる目的は、多くの複雑な回路を付け加えることなくクロックフィードスルーエラーおよびチャネル効果を同時に補償する電流メモリセルを提供することである。この発明のまたさらなる目的は、入力電流を記憶するため、メモリトランジスタのゲート・ソース間電圧のストアにのみ依存するのではない電流メモリセルを提供することである。発明の概要上述の目的は、チャネル効果を利用しかつそれを入力電流を記憶するため２段階サンプル位相の部分として使用する電流メモリセルにおいて達成される。この発明の電流メモリセルは、サンプル位相およびホールド位相を有するが、サンプル位相は、サンプル捕獲位相およびサンプル補正位相に分割される。この発明による電流メモリセルは、サンプル捕獲位相およびサンプル補正位相の両方の間に入力電流を合算ノードに結合するための入力スイッチと、合算ノードに連続的にフィードする定電流源と、ホールド位相の間に合算ノードを出力リードに結合するための出力スイッチと、変調電圧をストアするための手段と、電流複製器セルとを含む。変調電圧をストアするための手段は、合算ノードに結合され、この開示においては変調電圧メモリと呼ばれる。変調電圧メモリはさらに、合算ノードと基準接地との間に、電流複製器と直列に接続される。電流複製器はメモリトランジスタを含む。電流複製器は、サンプル捕獲位相に応答し、変調電圧メモリはサンプル補正位相に応答する。サンプル捕獲位相の間に、入力電流、定電流源およびクロックフィードスルーエラーの合計が電流複製器内に記憶される。入力電流が依然として合算ノードに印加されるので、サンプル補正位相は、記憶されたクロックフィードスルーエラーの効果を消去するのに十分な程度まで、電流複製器のメモリトランジスタ内にチャネル効果を故意に引起こす。チャネル効果から直接結果するドレイン電圧の変化は、電流複製器を変調電圧メモリに結合するノードで引起こされる。ドレイン電圧の変化は、クロックフィードスルーエラーを補償するため、電流複製器内で引起こされたチャネル効果の量の測定値として使用される。変調電圧メモリは、ドレイン電圧の変化を記憶しかつホールド位相の間ドレイン電圧の変化を維持することによって、サンプル補正位相に応答する。ホールド位相の間、チャネル効果の測定値と、入力電流、定電流源およびクロックフィードスルーエラーの合計との両方が、チャネル効果エラーが消去された入力電流を再生成するため、電流複製器に印加される。この発明の実施例においては、電流複製器は、第１のメモリトランジスタのゲートをそのドレインに選択的に結合する第１のサンプルスイッチを有する第１のメモリＭＯＳトランジスタとして実現される。電流複製器は、ドレインが合算ノードに結合され、ソースが第１のメモリトランジスタのドレインに結合され、第２のメモリトランジスタのゲートをそのドレインに選択的に結合する第２のサンプルスイッチを有する、第２のメモリトランジスタとして実現される。図面の簡単な説明図１は、理想的な電流メモリセルのブロック図である。図２は、先行技術の基本的電流メモリセルである。図３は、図２の電流複製器を示す先行技術のトランジスタレベルの電流メモリセルである。図４は、図３の先行技術の基本的な電流メモリセルにおけるエラーの原因を特定するトランジスタレベルの回路である。図５は、サンプル・ホールド電流メモリセルのサンプル位相を２つのサンプル副位相に分割する先行技術の電流メモリセルである。図６は、この発明による電流メモリセルのブロック図である。図７は、この発明による電流メモリセルのトランジスタレベルの実現例である。図８は、図７のメモリトランジスタの挙動を示す一連のＶ_gs電流曲線である。図９は、さらにクロックフィードスルーエラーが減衰されたこの発明による電流メモリセルの第２の実施例である。図１０は、調整されたカスコード出力段を有するこの発明による電流メモリセルの第３の実施例である。図１１は、物理メモリキャパシタによりさらに補強される、図１０の電流メモリセルである。発明を実施するためのベストモード図６を参照し、定電流源５１は、電流合算ノード５０に定電流Ｉ_const、を供給する。入力電流Ｉ_inはスイッチ５３によって電流合算ノード５０にアクセスし、出力電流Ｉ_outはスイッチ５５によって電流合算ノード５０にアクセスする。変調電圧をストアするための手段５７と電流複製器セル６１とは、電流合算ノード５０と基準接地との間に直列に接続される。図６の電流メモリセルの動作はサンプル位相ΦＳとホールド位相ΦＨとに分割される。サンプル位相ΦＳはさらに、第１のサンプル捕獲位相ΦＳ１と第２のサンプル補正位相ΦＳ２とに分割される。サンプル位相ΦＳ１およびΦＳ２の両方の間、スイッチ５３は閉じＩ_inがノード５０にアクセスすることを可能にし、スイッチ５５は開きノード５０をＩ_outから分離する。サンプル位相ΦＳはサンプル捕獲位相ΦＳ１で始まり、ΦＳ１の間、Ｉ_inプラスＩ_constがノード５０から変調電圧メモリ５７を通って電流複製器６１、そして基準接地へと妨害されることなく送られる。電流複製器６１は電流の測定値を得、ΦＳ１リードはサンプル捕獲位相の終了を信号し電流複製器に電流Ｉ_in＋Ｉ_const をストアさせ、これに等しい電流にクロックフィードスルーエラーを合算したものの供給を開始する。通常、クロックフィードスルーエラーは、電流複製器６１に、ストアされる電流Ｉ_in＋Ｉ_constにエラー電流成分を導入させるであろうが、図６の電流メモリセルはまだサンプルモードにありスイッチ５３が閉じたままであるため、ノード５０に入る総電流はＩ_in＋Ｉ_constで変化しないままである。したがって、電流複製器６１は、そのクロックフィードスルーエラーにもかかわらず、サンプル補正位相ΦＳ２の間もそれがサンプル捕獲位相ΦＳ１の間に供給したのと同量の電流を供給するよう強制される。この電流の強制によって、以下に説明するように、電流複製器６１は、ノード５６で変調電圧Ｖ_modを生じるチャネル効果を引き起こさせられる。変調電圧Ｖ_modは、実質的に、電流複製器６１が受けたクロックフィードスルーエラーの効果を消去するための補正電圧である。一旦ノード５６がクロックフィードスルーエラーを補償ずるために必須の変調電圧Ｖ_modで安定すると、リードΦＳ２はサンプル補正位相の終了を信号し、変調電圧メモリ５７にＶ_modの値をストアさせる。サンプル補正位相ΦＳ２の終了はまた、サンプル位相ΦＳ全体の終了を信号し、これがスイッチ５３を開かせスイッチ５５を閉じさせる。これでホールド位相ΦＳ２が構成される。Ｉ_inはもはやノード５６に印加されないが、変調電圧メモリ５７がノード５６で電圧Ｖ_modを一定に維持している。したがって、電流複製器６１は、それがサンプル捕獲位相ΦＳ１の間に受けたクロックフィードスルーエラーを補償および補正するため必須のチャネル効果の量を維持するよう強制される。その結果、電流複製器６１は、そのクロックフィードスルーエラーにもかかわらず、Ｉ_in＋Ｉ_constに等しい電流を供給し続ける。定電流源５１はＩ_constを供給するので、Ｉ_outは−Ｉ_inの値を供給しなければならない。さらに、電流複製器６１のチャネル効果を減じそれによってチャネル効果により引起こされるいかなる付加的なエラーも緩和するため付加的な回路にかかわることが必要な先行技術の多くとは異なり、この電流メモリセルは事実、複製器セル６１でのチャネル効果を促進する。事実、この発明の電流メモリセルは、チャネル効果の測定値Ｖ_modをストアし、そして、電流複製器６１にその中で測定された量のチャネル効果を引起こすよう強制することによって、コピーされた入力電流Ｉ_inをストアしかつ再生成する。図７を参照し、この発明による電流メモリセルのトランジスタレベルの実現例を示す。図６と同様の機能を有する図７の要素は類似した参照符号を付され、上に説明された。図７中、リードΦＳ１に応答するスイッチ６３によりそのドレイン６２に選択的に結合されるゲート６０を有するメモリトランジスタＭ１を含む電流複製器６１が図示される。メモリトランジスタＭ１のソース６４は基準接地に結合され、真性のキャパシタンス６５がそのゲート電極６０をそのソース電極６４に結合する。この実施例において、変調電圧メモリ５７は電流複製器６１の構造と類似する構造を有するが、電圧Ｖ_modをストアする他の方法も利用可能であることが当業者には理解されるであろう。変調電圧メモリ５７は、電流合算ノード５０に結合されるドレイン５２とノード５６でＭ１のドレイン６２に結合されるソース５４とを有する第２のｎＭＯＳメモリトランジスタＭ２を含む。Ｍ２のゲート５８は、リードΦＳ２に応答する第２のスイッチ５９によりそのドレイン５２に選択的に結合される。スイッチ５３、５９および６３を閉じスイッチ５５を開くことで、サンプル捕獲位相ΦＳ１が開始する。次に合算ノード５０が電流Ｉ_inおよびＩ_constを受取る。電流Ｉ_inおよびＩ_constの合計は、変調電圧メモリ５７のメモリトランジスタＭ２および電流複製器６１のメモリトランジスタＭ１を通る。スイッチ６３が閉じているため、Ｍ１はダイオード接続されており、そのゲート６０とソース６４との間の電圧は、そのドレイン６２とソース６４との間の電圧に同じである。Ｍ１のゲート６０の電圧は次に、ドレイン６２とソース６４との間の電流Ｉ_in＋Ｉ_constに寄与する値まで上がる。真性のキャパシタンス６５が、最高でゲート６０の電圧の値まで充電する。スイッチ５９が閉じているため、Ｍ２もダイオード接続されており、そのゲート５８とソース５４との間の電圧も電流Ｉ_in＋Ｉ_constに寄与する値にそれ自身調整する。しかし、Ｍ２のソース５４はＭ１のドレイン６２に接続されているので、Ｍ２のゲート５８の電圧はＭ１のドレイン６２の電圧をたどる。一旦Ｍ１のゲート６０が一定の電圧で安定すると、リードΦＳ１は、スイッチ６３を開いて、サンプル捕獲位相ΦＳ１の終了およびサンプル補正位相ΦＳ２の開始を信号する。他のスイッチはすべて変化しないままである。スイッチ６３が開くと、前に説明したように、スイッチ６３の電荷注入およびオーバーラップ・キャパシタンスのために、キャパシタンス６５に第１のクロックフィードスルーエラー電圧Ｖ_cft１が加算される。したがってメモリトランジスタＭ１は、そのゲートで電流Ｉ_in＋Ｉ_constプラス付加されたクロックフィードスルーエラー電圧Ｖ_cft１に対応する付加的なエラー電流成分を駆動しようとする。しかし、合算ノード５０に入る電流Ｉ_inおよびＩ_constは変化しないままであるため、Ｍ１は、第１のクロックフィードスルーエラー電圧Ｖ_cft１にもかかわらず、同じ電流Ｉ_in＋Ｉ_constを供給し続けるよう強制される。つまり、Ｍ１は当初所与のゲート電圧Ｖ_gに対して電流Ｉ_in＋Ｉ_constを供給したが、ここで、異なったゲート電圧Ｖ_g＋Ｖ_cft１に対しても同一の電流Ｉ_in＋Ｉ_const を供給しなければならない。そうするためには、Ｍ１のトランスコンダクタンス利得が、変わらなければならない。これはＭ１のチャネル効果の作用によってもたらされる。すなわち、Ｍ１内の反転チャネルの大きさが、新しいトランスコンダクタンス利得ｇｍを達成するよう変調するよう強制される。新しいｇｍはＭ１のドレイン６２の電圧を変化させる。本質的に、ドレイン６２の電圧が、Ｍ１のクロックフィードスルーエラーＶ_cft１を補償しかつ補正しそして定電流Ｉ_in＋Ｉ_constを維持するため必須のチャネル効果の量の測定値となる。Ｍ１のチャネル効果の影響を図８にグラフで示す。図８中、トランジスタＭ１のドレイン・ソース間電流Ｉｄｓ_M1に対してドレイン・ソース間電圧Ｖｄｓ_M1が、Ｍ１の２つのゲート・ソース間電圧Ｖｇｓ_M1に関して図示される。曲線Ｖｇｓ_M1ΦＳ１はサンプル捕獲位相ΦＳ１の終了時のＭ１における電流曲線を示す。すなわち、Ｖｇｓ_M1ΦＳ１は、Ｍ１のゲート電圧が電流Ｉ_in＋Ｉ_cons _t を伝導するために寄与する値まで上がったときの、サンプル捕獲位相ΦＳ１の終了時のＭ１のゲート電圧を表わす。一旦Ｍ１のゲート電圧がゲート電圧値Ｖｇｓ_M1ΦＳ１に安定すると、そのドレイン電圧は対応する初期値Ｖｄｓ_initialに達しているであろう。このことはグラフの点「Ａ」で特定される。サンプル補正位相ΦＳ２の初め、スイッチ６３が開かれるとき、第１のクロックフィードスルーエラー電圧Ｖ_cft１がＭ１のゲート電圧に付加される。曲線Ｖｇｓ_M1ΦＳ２はこの新しいゲート電圧を特定しており、サンプル捕獲位相の終了時のゲート電圧Ｖｇｓ_M1ΦＳ１にＶ_cft１を加算したものに等しい。図８中、図７のスイッチ６３はｎＭＯＳトランジスタとして実現されると仮定されており、したがって、Ｖ_cft１はさらに負の値をとると仮定される。結果的に、図８はＶ_cft１がＭ１のゲート電圧を降下させることを示している。この仮定は２つの要因に基づく。第１に、もしスイッチ６３がｎＭＯＳデバイスであると、それはリードΦＳ１がハイからローに変化するのに応答して開くであろう。これによって、スイッチ２３およびメモリトランジスタＭ１のオーバーラップ・キャパシタンスにより、Ｍ１のゲート電圧が比例して下方向に下降させられるであろう。第２に、もしスイッチ２３がｎＭＯＳデバイスであれば、スイッチ２３が開くことによるＭ１のゲートでの電荷注入は、マイナスの電荷を帯びる電子の増加を引起こすであろうし、それがさらにＭ１のゲート電圧を下げるであろう。しかし、これらの仮定は純粋に例示を目的としてなされたものであって、Ｖ_cft１の極性はこの発明の決定的な部分ではない。図８中点「Ｂ」として特定される、サンプル補正位相ΦＳ２の開始時、スイッチ６３は開いており、Ｍ１のゲート電圧はＶｇｓ_M1ΦＳ２の新しい値まで降下している。所与の一定のドレイン・ソース間電圧Ｖｄｓ_initialについても、Ｍ１のゲート電圧の降下は同様に、Ｍ１のドレイン電流を、動作点「Ａ」のその初期値Ｉ_in＋Ｉ_constから動作点「Ｂ」のエラー電流Ｉ_cft１だけ減じられた値まで降下させるであろう。しかし、この発明の電流セル内のＭ１はゲート電圧の変化にもかかわらず定電流Ｉ_in＋Ｉ_constを維持するよう強制されるので、チャネル効果がＭ１内で引起こされる。したがってＭ１は所与のより低いゲート電圧のためにより多くの電流を供給しなければならない。結果として、そのトランスコンダクタンス利得は変調しなければならず、この場合には増加しなければならず、そしてそれがそのドレイン電圧を変調させ、すなわち引き上げ、したがって動作点「Ｃ」の新しい値Ｖｄｓ_finalにする。動作点「Ｃ」でのＭ１のドレイン電流はその初期値Ｉ_in＋Ｉ_constに回復され、最終的なドレイン電圧Ｖｄｓ_finalは、Ｍ１がスイッチ６３により引起こされたクロックフィードスルーエラーＶ_cft１を補償するために要する新しいトランスコンダクタンス利得の指標である。実際、Ｖｄｓ_finalとＶｄｓ_initialとの差はトランスコンダクタンス利得の変化の測定値、すなわち、Ｍ１のクロックフィードスルーエラーＶ_cft１を補正するために必要とされるチャネル効果の程度である。Ｍ１のドレイン６２でのドレイン電圧Ｖｄｓ_finalの変調は図７中Ｖ_modとして特定される。上に説明したように、Ｍ２のゲート５８の電圧はＭ１のドレイン６２の電圧をたどる。したがって、Ｍ２のゲート５８の電圧は、Ｍ１のドレイン６２の電圧と同様の量だけ調節、すなわち変調し、Ｍ２のゲート５８の電圧はＶ_mo _d の測定値となる。サンプル補正位相ΦＳ２の終了時に、スイッチ５９および５３は開いておりスイッチ５５は閉じている。スイッチ５９が開くと、補正電圧Ｖ_modの測定値を保持する、Ｍ２のゲート５８の電圧が、真性キャパシタンス６７内にストアさせられる。Ｍ２のゲート５８の電圧を一定に維持することにより、キャパシタンス６７は実質的にＶ_modを一定に維持し、それによって、電流Ｉ_in＋Ｉ_constを維持するため必須のチャネル効果の量をＭ１が維持するよう強制する。つまり、この発明の電流メモリセルは、メモリトランジスタＭ１のドレイン電圧をストアすることによって入力電流をストアする。キャパシタンス６７はまた、スイッチ５９により生じたＭ２のゲート５８の第２のクロックフィードスルーエラーＶ_cft２をストアし、Ｖ_cft２はノード５６でＶ_modにエラー電圧を導入する。スイッチ５９によるＭ２の電荷注入はスイッチ６３によるＭ１の電荷注入と同じであるかもしれないが、Ｍ２およびＭ１を通る電流Ｉ_dsに対する第２のクロックフィードスルーエラーＶ_cft２の影響はＶ_cft１により生じる影響よりはるかに小さい。これはいくつかの複合的な要因によるが、Ｍ１およびＭ２を通る電流が、Ｉ_ds ＝Ｋ１（Ｖ_gs−Ｖ_th）²（１＋Ｋ２Ｖ_ds）、ただしＫ１は大きさおよびテクノロジーの関数、Ｋ２はチャネル効果の関数、およびＶ_thはしきい値電圧である場合、この式により規定されるとすると、第２のクロックフィードスルーエラーＶ_cf _t ２のＭ２およびＭ１を流れる電流Ｉ_dsに対する影響の減少の厳密な量を与えることは通常不可能である。厳密なエラーの低減は、さまざまな電圧値、電流、Ｋ１、Ｋ２および使用されるテクノロジーに依存するが、Ｖ_cft２により導入される電流エラーは通常、Ｍ２なしでＭ１のみに作用するＶ_cft１による電流エラーよりも１０倍から１００倍小さいことがわかっている。第２のクロックフィードスルーエラーＶ_cft２が２つのメモリトランジスタＭ１およびＭ２にわたり分配されること、Ｍ２の電極の電圧値がＭ１の電極の電圧値よりもはるかに高いこと、したがってＭ２に対するクロックフィードスルーエラー電圧の相対的な影響が比例して減じられることに注目することにより、Ｍ２に対しＶ_cft２の影響が少ないことが概括的にわかるであろう。したがって、図７の電流メモリセルは、先行技術におけるように電流複製器のメモリトランジスタＭ１のゲート・ソース間電圧をストアすることによって入力電流を再生成するのではなくむしろ、Ｍ１のドレイン・ソース間電圧をストアすることにより入力電流を再生成する。この発明による電流セルの第２の実施例を図９に示す。図７の実施例と同様の機能を有する構成要素はすべて同様の参照符号を付し、上に説明した。図９中、物理キャパシタ６６がＭ１のゲート６０と基準接地との間に結合される。前に説明したように、物理キャパシタの使用によりＭ１のクロックフィードスルーエラーが減じられる。前述のように、Ｍ２はＭ１のチャネル効果から結果する、Ｍ１のドレイン６２でとられる補正変調電圧Ｖ_modをストアするが、Ｍ１のクロックフィードスルーエラーはＭ２の作用により消去されるにもかかわらず、キャパシタ６６の使用はＭ１に残る補正チャネル効果の量を減じ、したがってＭ１のドレイン６２の電圧変調を減じる。電圧変調の低減は、Ｍ２がＭ１のクロックフィードスルーエラーをよりよく補償できるということを意味する。第２の物理キャパシタ６８がまた、Ｍ２のゲート５８と相対的接地との間に結合される。第２の物理キャパシタ６８は、スイッチ５９に応答してＭ２が経験する第２のクロックフィードスルーエラーを減じるだけでなく、Ｍ２のゲート５８での補正変調電圧Ｖ_modのストアおよび維持を助ける。図１０を参照し、図７と同様の機能を有する要素はすべて同様の参照符号を付し、上に説明した。図１０中、調整されたカスコード回路８１がＭ２のドレイン５２と合算ノード５０との間に挿入される。調整されたカスコード回路８１は、電流メモリセルの出力インピーダンスを大幅に増加させる。調整されたカスコードが一般に前に説明したように電流複製器メモリトランジスタＭ１のチャネル効果を減じる目的で先行技術の電流メモリセルにおいて使用されていた一方で、図１０の調整されたカスコード８１は電流複製器メモリトランジスタＭ１にではなく変調電圧メモリトランジスタＭ２に結合されることが強調されねばならない。したがって、Ｍ１のドレイン６２の電圧は調整されるカスコード８１によって一定に保たれるのではなく、その電圧値はＭ１のチャネル効果に応答して自由に変調する。この発明において、調整されたカスコード８１は、出力インピーダンスを高めすべての電界効果トランジスタのフィードバックキャパシタンス特性を下げるというアナログ回路におけるより一般的な用途のために使用される。Ｍ２においてカスコード回路段を使用することで、図１０の電力メモリセルはよりよい周波数応答を達成し合算ノード５０においてより大きな電圧変動（スイング）下で動作できる。スイッチ５９はＭ２のゲート５８と合算ノード５０とを選択的に結合するので、調整されたカスコード回路８１はＭ２のダイオード接続内に取囲まれる。したがって、スイッチ５９が閉じているとき、調整されたカスコード８１は調整されたカスコードカレントミラーのエンハンスト入力段のように作用する。スイッチ５９が開き、電流メモリセルがホールド位相ΦＨに入る時、調整されたカスコード回路８１は調整されたカスコード電流源のように挙動する。調整されたカスコード回路８１の使用は、簡単なカスコード回路を使用した場合に比べよりよい性能を提供する。しかし当業者は、単純なものであれまたは調整されたものであれ任意のカスコード回路の使用によってＭ２の性能が一般に高められるであろうということを理解するであろう。図１０中、調整されたカスコードは、それがサンプル位相ΦＳ１およびΦＳ２の両方の間Ｍ２のゲート５８およびノード５０でより低い入力電圧降下を提供し、ホールド位相ΦＨの間はより大きな出力インピーダンス、より大きな電圧変動およびより低い出力キャパシタンスを提供するため、使用されている。この態様において、負荷によって生じるノード５０への負荷の影響をそれほど考慮することなく、Ｉ_outを不定負荷に印加できる。つまり、調整されたカスコード８１は、電流複製器メモリトランジスタＭ１がチャネル効果を経験することを妨げることなく、Ｍ２で電流メモリセルの出力段をエンハンスする。図１１を参照し、図１０と同様の機能を有する要素すべてに同様の参照符号を付し、上に説明した。図１１中、図９に教示した物理キャパシタ６６および６８がＭ１のゲート６０およびＭ２のゲート５８の間にそれぞれ結合される。また、調整されたカスコード回路８１がＭ２のドレイン５２とノード５０との間に挿入される。前に説明したように、キャパシタ６６および６８は、Ｍ１およびＭ２のクロックフィードスルーエラーを減じ、調整されたカスコード回路８１はＭ２の出力インピーダンスを増加させる。

【手続補正書】特許法第１８４条の８第１項【提出日】平成１０年５月１１日（１９９８．５．１１）【補正内容】すべての電界効果トランジスタのフィードバックキャパシタンス特性を下げるというアナログ回路におけるより一般的な用途のために使用される。Ｍ２においてカスコード回路段を使用することで、図１０の電力メモリセルはよりよい周波数応答を達成し合算ノード５０においてより大きな電圧変動（スイング）下で動作できる。スイッチ５９はＭ２のゲート５８と合算ノード５０とを選択的に結合するので、調整されたカスコード回路８１はＭ２のダイオード接続内に取囲まれる。したがって、スイッチ５９が閉じているとき、調整されたカスコード８１は調整されたカスコードカレントミラーのエンハンスト入力段のように作用する。スイッチ５９が開き、電流メモリセルがホールド位相ΦＨに入る時、調整されたカスコード回路８１は調整されたカスコード電流源のように挙動する。調整されたカスコード回路８１の使用は、簡単なカスコード回路を使用した場合に比べよりよい性能を提供する。しかし当業者は、単純なものであれまたは調整されたものであれ任意のカスコード回路の使用によってＭ２の性能が一般に高められるであろうということを理解するであろう。図１０中、調整されたカスコードは、それがサンプル位相ΦＳ１およびΦＳ２の両方の間Ｍ２のゲート５８およびノード５０でより低い入力電圧降下を提供し、ホールド位相ΦＨの間はより大きな出力インピーダンス、より大きな電圧変動およびより低い出力キャパシタンスを提供するため、使用されている。この態様において、負荷によって生じるノード５０への負荷の影響をそれほど考慮することなく、Ｉ_outを不定負荷に印加できる。つまり、調整されたカスコード８１は、電流複製器メモリトランジスタＭ１がチャネル効果を経験することを妨げることなく、Ｍ２で電流メモリセルの出力段をエンハンスする。図１１を参照し、図１０と同様の機能を有する要素すべてに同様の参照符号を付し、上に説明した。図１１中、図９に教示した物理キャパシタ６６および６８がＭ１のゲート６０およびＭ２のゲート５８にそれぞれ結合される。また、調整されたカスコード回路８１がＭ２のドレイン５２とノード５０との間に挿入される。前に説明したように、キャパシタ６６および６８は、Ｍ１およびＭ２のクロックフィードスルーエラーを減じ、調整されたカスコード回路８１はＭ２の出力インピーダンス請求の範囲１．電流セルであって、合算ノードに電流をフィードする定電流源と、前記合算ノードに入力電流を選択的に結合するための入力スイッチ手段とを含み、前記入力スイッチ手段は前記定電流源電流と前記入力電流との合計に実質的に等しい合算電流を前記合算ノードにおいて生じるため有効であり、前記セルはさらに、前記合算ノードを出力リードに選択的に結合するための出力スイッチ手段と、入力電極、出力電極および制御電極を有する電流複製器とを含み、前記電流複製器は、前記制御電極に応答して前記入力電極と前記出力電極との間に電流経路を確立するため有効であり、前記制御電極はさらに前記電流経路を変調するため有効であり、前記入力電極は前記合算電流を受けるため結合され、前記出力電極は基準接地に結合され、前記セルはさらに、前記制御電極を前記入力電極に選択的に結合するための制御スイッチを含み、前記スイッチは前記制御スイッチが閉じているとき前記制御電極において制御電圧を引起こすため有効であり、前記制御電圧は前記合算電流に依存し、前記制御スイッチはさらに、前記制御スイッチが開いているとき前記制御電圧にエラー電圧を導入するため有効であり、前記セルはさらに、前記制御電極と前記基準接地との間に結合される第１の電圧ストア手段を含み、前記第１の電圧ストア手段は前記制御スイッチが開いているとき前記制御電極で前記制御電圧をストアおよび維持するため有効であり、前記セルはさらに、前記制御スイッチが開いていることに応答して前記入力電極で変調電圧を発生するための手段を含み、前記変調電圧は前記エラー電圧を補償しかつ前記入力電極で前記合算電流を実質的に変わらないよう維持するため有効であり、前記セルはさらに、前記入力電極と前記基準接地との間に結合される第２の電圧ストア手段を含み、前記第２の電圧ストア手段は前記第１の入力電極において前記変調電圧をストアおよび維持するため有効であり、前記入力スイッチ手段はサンプルおよびホールド位相のそれぞれの一方に応答して前記合算ノードから前記入力電流を切り離す、電流セル。２．前記第２の電圧ストア手段は、キャパシタおよびドレイン電極とソース電極と制御ゲートとを有するＭＯＳトランジスタを含み、前記ドレイン電極は前記合算ノードに結合され、前記ソース電極は前記電流複製器の前記入力電極に結合され、前記キャパシタは前記制御ゲートと前記基準接地との間に結合される、請求項１に記載の電流セル。３．前記第２の電圧ストア手段はさらに、前記制御ゲートを前記合算ノードに選択的に結合する第２の制御スイッチを含み、前記第２の制御スイッチは、サンプルおよびホールド位相のそれぞれの他方により制御される、請求項２に記載の電流セル。４．前記キャパシタは前記ＭＯＳトランジスタの真性キャパシタンスおよび物理キャパシタのいずれか１つである、請求項２に記載の電流セル。５．前記第１の電圧ストア手段は、前記制御電極と前記基準接地との間に結合されるキャパシタを含む、請求項１に記載の電流セル。６．前記電流複製器は、ドレイン電極、ソース電極および制御ゲートを有するＭＯＳトランジスタを含み、前記ドレイン電極は前記入力電極に結合され、前記ソース電極は前記出力電極に結合され、前記制御ゲートは前記制御電極に応答する、請求項１に記載の電流セル。７．変調電圧を発生するための前記手段は、前記ＭＯＳトランジスタ内のチャネル効果を含む、請求項６に記載の電流セル。８．変調電圧を発生するための前記手段は、前記ＭＯＳトランジスタのトランスコンダクタンス利得を変調ずる、請求項７に記載の電流セル。９．前記制御スイッチはＭＯＳトランジスタである、請求項１に記載の電流セル。１０．第１のサンプル位相、第２のサンプル位相およびホールド位相を有するタイプの電流セルであって、合算ノードに電流をフィードする定電流源と、前記合算ノード電流をに選択的に印加される入力電流と、第１のドレイン電極、第１のソース電極および第１の制御ゲートを有する第１のＭＯＳトランジスタとを有し、前記第１の制御ゲートはトランスコンダクタンス利得を有する反転チャネルを生じさせ前記第１のドレイン電極を前記第１のソース電極に電気的に結合するため有効であり、前記第１のドレイン電極は前記定電流源電流と前記入力電流との合計に実質的に等しい合算電流を受けるよう結合され、前記セルはさらに、選択的に前記第１のサンプル位相の間に前記第１の制御ゲートを前記第１のドレイン電極に結合し、かつ、前記第２のサンプル位相の間に前記第１の制御ゲートを前記第１のドレイン電極から切断するためのスイッチを含み、前記スイッチはさらに、前記第１のサンプル位相の間に前記トランスコンダクタンス利得と前記合算電流とに寄与する、第１のゲート電圧を前記第１の制御ゲートにおいて引起こすため有効であり、かつ、前記第２のサンプル位相の間に前記第１のゲート電圧にエラー電圧を導入するため有効であり、前記セルはさらに、前記第２のサンプル位相の間に、前記エラー電圧を補償しかつ前記合算電流を実質的に変わらないよう維持するよう、前記反転チャネルの前記トランスコンダクタンス利得を変調するための手段を含み、前記トランスコンダクタンス利得を変調するための前記手段はさらに、前記第１のドレイン電極において補償電圧を発生し、前記セルはさらに、前記ホールド位相の間に前記第１のドレイン電極において前記補償電圧を記憶および維持するための手段を含み、前記入力電流は前記ホールド位相に応答して前記合算ノードから切断される、電流セル。１１．前記反転チャネルの前記トランスコンダクタンス利得を変調するための前記手段は、前記第１のＭＯＳトランジスタ内のチャネル効果を引き起こす、請求項１０に記載の電流セル。１２．前記補償電圧を記憶および維持するための前記手段は、前記合算ノードと前記第１のドレイン電極との間に直列する、請求項１０に記載の電流セル。１３．前記補償電圧を記憶および維持するための前記手段は、第２のドレイン電極、第２のソース電極および第２の制御ゲートを有する第２のＭＯＳトランジスタを含み、前記第２のドレイン電極は前記合算ノードに結合され、前記第２のソース電極は前記第１のドレイン電極に結合される、請求項１２に記載の電流セル。１４．前記補償電圧を記憶および維持するための前記手段はさらに、前記第２の制御ゲートを前記合算ノードに選択的に結合するための第２のスイッチを含む、請求項１３に記載の電流セル。１５．前記補償電圧を記憶および維持するための前記手段はさらに、前記第２の制御ゲートと基準接地との間に結合されるキャパシタンスを含む、請求項１４に記載の電流セル。１６．前記キャパシタンスは、前記第２のＭＯＳトランジスタの真性キャパシタンスおよび物理キャパシタのいずれか１つである、請求項１５に記載の電流セル。１７．前記補償電圧を記憶および維持するための前記手段はさらに、前記合算ノードと前記第２のドレイン電極との間に結合されるカスコード回路を含む、請求項１４に記載の電流セル。１８．前記カスコード回路は、単純なカスコード回路および調整されるカスコード回路のいずれか１つである、請求項１７に記載の電流セル。１９．前記第１のＭＯＳトランジスタは、前記第１の制御ゲートと前記第１のソース電極との間に結合されるキャパシタンスを含み、前記キャパシタンスは前記第１のゲート電圧をストアするために有効である、請求項１０に記載の電流セル。２０．前記キャパシタンスは、前記第１のＭＯＳトランジスタの真性キャパシタンスおよび物理キャパシタのいずれか１つである、請求項１９に記載の電流セル。

Claims

【特許請求の範囲】１．電流セルであって、合算ノードにフィードする定電流源と、前記合算ノードに入力電流を選択的に結合するための入力スイッチ手段とを含み、前記入力スイッチ手段は前記定電流源と前記入力電流との合計に実質的に等しい合算電流を前記合算ノードにおいて生じるため有効であり、前記セルはさらに、前記合算ノードを出力リードに選択的に結合するための出力スイッチ手段と、入力電極、出力電極および制御電極を有する電流複製器とを含み、前記電流複製器は、前記制御電極に応答して前記入力電極と前記出力電極との間に電流経路を確立するため有効であり、前記制御電極はさらに前記電流経路を変調するため有効であり、前記入力電極は前記合算電流を受けるため結合され、前記出力電極は基準接地に結合され、前記セルはさらに、前記制御電極を前記入力電極に選択的に結合するための制御スイッチを含み、前記スイッチは前記スイッチが閉じているとき前記制御電極において制御電圧を引起こすため有効であり、前記制御電圧は前記合算電流に依存し、前記スイッチはさらに、前記スイッチが開いているとき前記制御電圧にエラー電圧を導入するため有効であり、前記セルはさらに、前記制御電極と前記基準接地との間に結合される第１の電圧ストア手段を含み、前記第１の電圧ストア手段は前記制御スイッチが開いているとき前記制御電極で前記制御電圧をストアおよび維持するため有効であり、前記セルはさらに、前記制御スイッチが開いていることに応答して前記入力電極で変調電圧を発生するための手段を含み、前記変調電圧は前記エラー電圧を補償しかつ前記入力電極で前記合算電流を実質的に変わらないよう維持するため有効であり、前記セルはさらに、前記入力電極と前記基準接地との間に結合される第２の電圧ストア手段を含み、前記第２の電圧ストア手段は前記第１の入力電極において前記変調電圧をストアおよび維持するため有効であり、前記入力スイッチ手段は前記変調電圧が前記第２の電圧ストア手段によりストアされたことに応答して前記合算ノードから前記入力電流を切り離す、電流セル。２．前記第２の電圧ストア手段は、キャパシタおよびドレイン電極とソース電極と制御ゲートとを有するＭＯＳトランジスタを含み、前記ドレイン電極は前記合算ノードに結合され、前記ソース電極は前記電流複製器の前記入力端子に結合され、前記キャパシタは前記制御ゲートと前記基準接地との間に結合される、請求項１に記載の電流セル。３．前記第２の電圧ストア手段は、前記第２の制御ゲートを前記合算ノードに選択的に結合する第２の制御スイッチを含み、前記第２の制御スイッチは、前記入力電流が前記合算ノードに印加されたことに応答して閉じ、前記変調電圧が発生されたことに応答して開く、請求項２に記載の電流セル。４．前記キャパシタは前記ＭＯＳトランジスタの真性キャパシタンスおよび物理キャパシタのいずれか１つである、請求項２に記載の電流セル。５．前記第１の電圧ストア手段は、前記制御端子と前記基準接地との間に結合されるキャパシタを含む、請求項１に記載の電流セル。６．前記電流複製器は、ドレイン電極、ソース電極および制御ゲートを有するＭＯＳトランジスタを含み、前記ドレイン電極は前記入力端子に結合され、前記ソース電極は前記出力端子に結合され、前記制御ゲートは前記制御端子に応答する、請求項１に記載の電流セル。７．変調電圧を発生するための前記手段は、前記ＭＯＳトランジスタ内のチャネル効果を含む、請求項６に記載の電流セル。８．変調電圧を発生するための前記手段は、前記ＭＯＳトランジスタのトランスコンダクタンス利得を変調する、請求項７に記載の電流セル。９．前記制御スイッチはＭＯＳトランジスタである、請求項１に記載の電流セル。１０．第１のサンプル位相、第２のサンプル位相およびホールド位相を有するタイプの電流セルであって、合算ノードにフィードする定電流源と、前記合算ノードに選択的に印加される入力電流と、第１のドレイン電極、第１のソース電極および第１の制御ゲートを有する第１のＭＯＳトランジスタとを有し、前記第１の制御ゲートはトランスコンダクタンス利得を有する反転チャネルを生じさせ前記第１のドレイン電極を前記第１のソース電極に電気的に結合するため有効であり、前記第１のドレイン電極は前記定電流源と前記入力電流との合計に実質的に等しい合算電流を受けるよう結合され、前記セルはさらに、選択的に前記第１のサンプル位相の間に前記第１の制御ゲートを前記第１のドレイン電極に結合し、かつ、前記第２のサンプル位相の間に前記第１の制御ゲートを前記第１のドレイン電極から切断するためのスイッチを含み、前記スイッチはさらに、前記第１のサンプル位相の間に前記トランスコンダクタンス利得と前記合算電流とに寄与する、ゲート電圧を前記第１の制御ゲートにおいて引起こすため有効であり、かつ、前記第２のサンプル位相の間に前記第１のゲート電圧にエラー電圧を導入するため有効であり、前記セルはさらに、前記第２のサンプル位相の間に、前記エラー電圧を補償しかつ前記ドレイン電流を実質的に変わらないよう維持するよう、前記反転チャネルの前記トランスコンダクタンス利得を変調するための手段を含み、前記トランスコンダクタンス利得を変調するための前記手段はさらに、前記第１のドレイン電極において補償電圧を発生し、前記セルはさらに、前記ホールド位相の間に前記第１のドレイン電極において前記補償電圧を記憶および維持するための手段を含み、前記入力電流は前記補償電圧が記憶されたことに応答して前記合算ノードから切断される、電流セル。１１．前記反転チャネルの前記トランスコンダクタンス利得を変調するための前記手段は、前記第１のＭＯＳトランジスタ内のチャネル効果を引き起こす、請求項１０に記載の電流セル。１２．前記補償電圧を記憶および維持するための前記手段は、前記合算ノードと前記第１のドレイン電極との間に直列する、請求項１０に記載の電流セル。１３．前記補償電圧を記憶および維持するための前記手段は、第２のドレイン電極、第２のソース電極および第２の制御ゲートを有する第２のＭＯＳトランジスタを含み、前記第２のドレイン電極は前記合算ノードに結合され、前記第２のソース電極は前記第１のドレイン電極に結合される、請求項１２に記載の電流セル。１４．前記補償電圧を記憶および維持するための前記手段はさらに、前記第２の制御ゲートを前記合算ノードに選択的に結合するための第２のスイッチを含む、請求項１３に記載の電流セル。１５．前記補償電圧を記憶および維持するための前記手段は、前記第２の制御ゲートと基準接地との間に結合されるキャパシタンスを含む、請求項１４に記載の電流セル。１６．前記キャパシタンスは、前記第２のＭＯＳトランジスタの真性キャパシタンスおよび物理キャパシタのいずれか１つである、請求項１５に記載の電流セル。１７．前記補償電圧を記憶および維持するための前記手段は、前記合算ノードと前記第２のドレイン電極との間に結合されるカスコード回路を含む、請求項１４に記載の電流セル。１８．前記カスコード回路は、単純なカスコード回路および調整されるカスコード回路のいずれか１つである、請求項１７に記載の電流セル。１９．前記第１のＭＯＳトランジスタは、前記第１の制御ゲートと前記第１のソース電極との間に結合されるキャパシタンスを含み、前記キャパシタンスは前記ゲート電圧をストアするために有効である、請求項１０に記載の電流セル。２０．前記キャパシタンスは、前記第１のＭＯＳトランジスタの真性キャパシタンスおよび物理キャパシタのいずれか１つである、請求項１９に記載の電流セル。