JP2975378B2 - トラック・ホールド回路 - Google Patents
トラック・ホールド回路Info
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- G11C27/02—Sample-and-hold arrangements
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- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
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- Measurement Of Current Or Voltage (AREA)
- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、トラックホールド回路に係り、特に、電圧
測定、例えばデジタルボルトメータ内のアナログ／デジ
タル変換のような電圧の瞬時値を素早く正確に決定する
方法に関する。本発明は、測定する電圧が時間の関数と
して変化する（すなわち、電圧が交流電圧であるか、あ
るいは交流電圧成分を含んでいる）場合に特に有用であ
る。
測定、例えばデジタルボルトメータ内のアナログ／デジ
タル変換のような電圧の瞬時値を素早く正確に決定する
方法に関する。本発明は、測定する電圧が時間の関数と
して変化する（すなわち、電圧が交流電圧であるか、あ
るいは交流電圧成分を含んでいる）場合に特に有用であ
る。
この種の手段には、（ａ）サンプル後ホールドする回
路、および（ｂ）トラック後ホールドする回路の二種類
がある。
路、および（ｂ）トラック後ホールドする回路の二種類
がある。
サンプル／ホールド回路は、電圧貯蔵素子（たとえば
小容量のコンデンサ）を興味の対象である電圧に周期的
に接続する。コンデンサは、充電されるとすぐにサンプ
ルしていた電圧から切り離され、その電荷は別の回路、
たとえば入力インピーダンスの十分に高いバッファ増幅
器に接続される。バッファ増幅器の出力は、次にサンプ
ルするか、あるいはコンデンサの電荷が漏れるかするま
でホールドコンデンサの電荷に対応する一定の電圧を保
持する。
小容量のコンデンサ）を興味の対象である電圧に周期的
に接続する。コンデンサは、充電されるとすぐにサンプ
ルしていた電圧から切り離され、その電荷は別の回路、
たとえば入力インピーダンスの十分に高いバッファ増幅
器に接続される。バッファ増幅器の出力は、次にサンプ
ルするか、あるいはコンデンサの電荷が漏れるかするま
でホールドコンデンサの電荷に対応する一定の電圧を保
持する。
トラック／ホールド回路は電圧貯蔵素子（たとえば容
量の小さいホールドコンデンサ）を含み、その電荷が絶
え間無く変化して興味の対象とする電圧の値を反映す
る。たとえば入力バッファ増幅器の入力は興味の対象で
ある電圧であり、出力負荷はホールドコンデンサであ
る。ホールドコンデンサは対象とする電圧に接続される
か、あるいはバッファされた電圧にスイッチを通して接
続される。ホールドコンデンサの電荷が印加された入力
電圧に追随するときは該スイッチは閉じ、瞬時値を保持
するときは切れる。ホールドコンデンサの両端の電圧は
出力バッファ増幅器に印加され、そこからの出力を利用
する。本発明はトラック／ホールド回路に適用し、特に
マルチスロープ積分タイプのデジタル電圧計に有用であ
る。本発明は高速サンプリングを高精度で提供する。
量の小さいホールドコンデンサ）を含み、その電荷が絶
え間無く変化して興味の対象とする電圧の値を反映す
る。たとえば入力バッファ増幅器の入力は興味の対象で
ある電圧であり、出力負荷はホールドコンデンサであ
る。ホールドコンデンサは対象とする電圧に接続される
か、あるいはバッファされた電圧にスイッチを通して接
続される。ホールドコンデンサの電荷が印加された入力
電圧に追随するときは該スイッチは閉じ、瞬時値を保持
するときは切れる。ホールドコンデンサの両端の電圧は
出力バッファ増幅器に印加され、そこからの出力を利用
する。本発明はトラック／ホールド回路に適用し、特に
マルチスロープ積分タイプのデジタル電圧計に有用であ
る。本発明は高速サンプリングを高精度で提供する。
第１図に従来技術の基本的なトラック／ホールド回路
１の概略図を示す。入力電圧VIN2が追随（トラック）さ
れ、保持（ホールド）される。入力電圧VINは入力バッ
ファ増幅器３に印加され、その出力はスイッチS14を通
してホールドコンデンサCHOLD5に接続される。入力バッ
ファ３の目的は、CHOLDの負荷効果によりVINを低下させ
ることなく、CHOLDが絶えずVINの瞬時値に充電されるよ
うに維持することである。このために入力バッファ３は
（VINの負荷とならぬように）入力インピーダンスは十
分高く（CHOLDを駆動できるように）出力インピーダン
スは十分低く、（保持された電圧がホールド時のVINの
瞬時値と本当に同じになるように）周波数レスポンスと
利得精度が十分でなければならない。こうしてCHOLD5の
両端の電圧はスイッチS14が閉じている間入力値VIN2に
追随するようになる。
１の概略図を示す。入力電圧VIN2が追随（トラック）さ
れ、保持（ホールド）される。入力電圧VINは入力バッ
ファ増幅器３に印加され、その出力はスイッチS14を通
してホールドコンデンサCHOLD5に接続される。入力バッ
ファ３の目的は、CHOLDの負荷効果によりVINを低下させ
ることなく、CHOLDが絶えずVINの瞬時値に充電されるよ
うに維持することである。このために入力バッファ３は
（VINの負荷とならぬように）入力インピーダンスは十
分高く（CHOLDを駆動できるように）出力インピーダン
スは十分低く、（保持された電圧がホールド時のVINの
瞬時値と本当に同じになるように）周波数レスポンスと
利得精度が十分でなければならない。こうしてCHOLD5の
両端の電圧はスイッチS14が閉じている間入力値VIN2に
追随するようになる。
入力電圧VIN2の瞬時値が保持されるべき値になったと
きS14は開く（十分速く開くものとする）。CHOLD5はVIN
に追随していたのでCHOLD5はスイッチS14が開いた時のV
INの最終値を表し続ける。該最終値は出力バッファ６に
印加され、その出力から出力電圧VOUT7が得られる。出
力バッファ６に必要な周波数レスポンスはVINの最大印
加周波数には関係なく、S1を開くことにより追随が中断
される速度に関係している。出力バッファ６が良好な入
力インピーダンスを維持しCHOLDの電荷を乱さない限り
はVOUTはS1が開いた瞬間のVINに等しくなる（あるいは
スケールファクター倍に等しい）。
きS14は開く（十分速く開くものとする）。CHOLD5はVIN
に追随していたのでCHOLD5はスイッチS14が開いた時のV
INの最終値を表し続ける。該最終値は出力バッファ６に
印加され、その出力から出力電圧VOUT7が得られる。出
力バッファ６に必要な周波数レスポンスはVINの最大印
加周波数には関係なく、S1を開くことにより追随が中断
される速度に関係している。出力バッファ６が良好な入
力インピーダンスを維持しCHOLDの電荷を乱さない限り
はVOUTはS1が開いた瞬間のVINに等しくなる（あるいは
スケールファクター倍に等しい）。
前述の第１図の説明は理想化したものであり、S1が完
全なスイッチであると仮定している。あとでわかるよう
にそれは必ずしも必要なことではない。
全なスイッチであると仮定している。あとでわかるよう
にそれは必ずしも必要なことではない。
第２図は第１図の回路を詳細に表したもので、同様な
素子は参照番号を同一にしている。第１図と第２図の主
な差はスイッチS1がｐチャンネルMOS FET Q18で実現
されることである。ゲート駆動電圧11はQ1のオン、オフ
を制御する。ゲート駆動電圧が−15ボルトの時、Q1はオ
ンであり、ゲート駆動電圧が＋15ボルトの時Q1はオフで
ある。ゲート駆動電圧は他の値をとらず、ゲート駆動電
圧11のオンからオフへの遷移は実用的に十分早い。
素子は参照番号を同一にしている。第１図と第２図の主
な差はスイッチS1がｐチャンネルMOS FET Q18で実現
されることである。ゲート駆動電圧11はQ1のオン、オフ
を制御する。ゲート駆動電圧が−15ボルトの時、Q1はオ
ンであり、ゲート駆動電圧が＋15ボルトの時Q1はオフで
ある。ゲート駆動電圧は他の値をとらず、ゲート駆動電
圧11のオンからオフへの遷移は実用的に十分早い。
Q1は完全なスイッチではない。このため、オンからオ
フ、あるいはオフからオンへの切り換えに有限の時間が
必要となるが、この制限は本特許の出願の主な主張では
ない。それよりもQ1の電気容量に起因する悪影響にどう
対処するかということが関心事である。それはドレイン
・ゲート間静電容量、CDG9、およびドレイン・ソース間
静電容量、CDS10である。ストレイあるいは不要インピ
ーダンスの通例として、これらの電気容量を第２図に点
線で示す。
フ、あるいはオフからオンへの切り換えに有限の時間が
必要となるが、この制限は本特許の出願の主な主張では
ない。それよりもQ1の電気容量に起因する悪影響にどう
対処するかということが関心事である。それはドレイン
・ゲート間静電容量、CDG9、およびドレイン・ソース間
静電容量、CDS10である。ストレイあるいは不要インピ
ーダンスの通例として、これらの電気容量を第２図に点
線で示す。
素子間静電容量CDG9は第２図の回路の動作に誤差を生
じさせる。ゲート駆動電圧11が−15ボルトから＋15ボル
トに変化してQ1がスイッチオフすると30ボルトの信号が
CHOLD5に結合される。これはS1および入力バッファ３が
CHOLDに印加していた電荷を妨害する。この状態は第２
図の波形部分「Ａ」から「Ｄ」に示す。「Ａ」は、（直
流電圧でもよいが）時間変化（タイムバリアント）VIN
のある時間の波形を示すものであり、入力バッファ３の
出力、および（もしS1が閉じている場合）CHOLDの両端
の電圧を表している。「Ｂ」は、ゲート駆動電圧11を表
し、Q1をオンからオフに切り変える場合が示されてい
る。「Ｃ」は、CHOLDの両端に生ずる理想的な波形を表
す。注意すべき点は、Q1がオフする時までこの電圧は
「Ａ」の電圧に一致し、その後「Ｃ」は全く変化しない
ことである。「Ｄ」はCHOLDに生ずる実際の波形を示し
ている。Q1がオフするときCHOLDの電圧は正のステップ1
2となることがわかる。ステップ12は、ゲート駆動信号1
1がCDG9を通して結合することによって引き起こされる
外乱（disturbance「ペデスタル誤差」とも呼ばれる）
である。ステップ12の大きさは明確にするため誇張して
ある。
じさせる。ゲート駆動電圧11が−15ボルトから＋15ボル
トに変化してQ1がスイッチオフすると30ボルトの信号が
CHOLD5に結合される。これはS1および入力バッファ３が
CHOLDに印加していた電荷を妨害する。この状態は第２
図の波形部分「Ａ」から「Ｄ」に示す。「Ａ」は、（直
流電圧でもよいが）時間変化（タイムバリアント）VIN
のある時間の波形を示すものであり、入力バッファ３の
出力、および（もしS1が閉じている場合）CHOLDの両端
の電圧を表している。「Ｂ」は、ゲート駆動電圧11を表
し、Q1をオンからオフに切り変える場合が示されてい
る。「Ｃ」は、CHOLDの両端に生ずる理想的な波形を表
す。注意すべき点は、Q1がオフする時までこの電圧は
「Ａ」の電圧に一致し、その後「Ｃ」は全く変化しない
ことである。「Ｄ」はCHOLDに生ずる実際の波形を示し
ている。Q1がオフするときCHOLDの電圧は正のステップ1
2となることがわかる。ステップ12は、ゲート駆動信号1
1がCDG9を通して結合することによって引き起こされる
外乱（disturbance「ペデスタル誤差」とも呼ばれる）
である。ステップ12の大きさは明確にするため誇張して
ある。
もしゲート駆動電圧11の遷移が常に同じ振幅であれば
CHOLDの電荷への外乱は常に一定量、すなわち、30（CDG
/CHOLD）であり、したがって一定のオフセットとして補
償できる。残念なことに、CDGは理想的でない半導体静
電容量であるので、CHOLDの電荷への外乱は（なかんず
く）VINおよび比CDG/CHOLDの関数でもあることがわか
る。CDGは半導体静電容量であり、その値は部分的に両
端の電圧に依存するので正確に補償できない。この状況
により第２図の回路の最終的な精度が制限される。
CHOLDの電荷への外乱は常に一定量、すなわち、30（CDG
/CHOLD）であり、したがって一定のオフセットとして補
償できる。残念なことに、CDGは理想的でない半導体静
電容量であるので、CHOLDの電荷への外乱は（なかんず
く）VINおよび比CDG/CHOLDの関数でもあることがわか
る。CDGは半導体静電容量であり、その値は部分的に両
端の電圧に依存するので正確に補償できない。この状況
により第２図の回路の最終的な精度が制限される。
素子間静電容量CDS10はフィールドスルー誤差の原因
となる。Q1がオフであっても入力バッファ３の出力とC
HOLDの間にまだ結合があるからである。この誤差がいっ
たんCHOLDに入ってしまうと補償することはほとんど不
可能なので、単純に誤差を最終にしておくか、最初に除
いておかねばならない。
となる。Q1がオフであっても入力バッファ３の出力とC
HOLDの間にまだ結合があるからである。この誤差がいっ
たんCHOLDに入ってしまうと補償することはほとんど不
可能なので、単純に誤差を最終にしておくか、最初に除
いておかねばならない。
多少異なるトラック／ホールド回路を簡単に説明する
ことで従来技術の解決法に関するこの説明を終える。こ
こで第３図を参照すると、入力電圧VIN13が、抵抗器R11
4およびスイッチQ115を通って演算増幅器17のマイナス
（反転）入力に印加されている。該演算増幅器の出力
は、VOUT22である。増幅器17のプラス（非反転）入力は
接地され、ホールドコンデンサCHOLD18は増幅器17の出
力およびマイナス入力の間に接続される。抵抗器R219は
増幅器17の出力およびR114とQ115の接続点の間に接続さ
れる。第２図に示したように、Q1はｐチャンネルのMOS
FETであり、その導電状態はゲート駆動電圧16によっ
て制御される。第２図のQ18に付随していたのと同じ浮
遊容量CDC20およびCDG21が第３図のQ115に付随してい
る。
ことで従来技術の解決法に関するこの説明を終える。こ
こで第３図を参照すると、入力電圧VIN13が、抵抗器R11
4およびスイッチQ115を通って演算増幅器17のマイナス
（反転）入力に印加されている。該演算増幅器の出力
は、VOUT22である。増幅器17のプラス（非反転）入力は
接地され、ホールドコンデンサCHOLD18は増幅器17の出
力およびマイナス入力の間に接続される。抵抗器R219は
増幅器17の出力およびR114とQ115の接続点の間に接続さ
れる。第２図に示したように、Q1はｐチャンネルのMOS
FETであり、その導電状態はゲート駆動電圧16によっ
て制御される。第２図のQ18に付随していたのと同じ浮
遊容量CDC20およびCDG21が第３図のQ115に付随してい
る。
第３図の回路23の動作は次のようになる。入力電圧V
INは、抵抗器R114を通ってスイッチQ115に印加される。
ゲート駆動電圧16が、−15ボルトの時ｐチャンネルMOS
FET Q1はオンであり、入力電圧VIN13を増幅器17の入
力に到達させる。増幅器17は印加された信号を反転し、
次に抵抗R219を通して帰還する。印加された電圧VINお
よび帰還電圧VOUTの合計は（増幅器17の利得によって決
まるが）ほとんどゼロとなり、Q115のソースは仮想接地
となる。ゲート駆動電圧16が＋15ボルトに変化するとQ1
はオフとなり、VOUTはスタティック状態となる。
INは、抵抗器R114を通ってスイッチQ115に印加される。
ゲート駆動電圧16が、−15ボルトの時ｐチャンネルMOS
FET Q1はオンであり、入力電圧VIN13を増幅器17の入
力に到達させる。増幅器17は印加された信号を反転し、
次に抵抗R219を通して帰還する。印加された電圧VINお
よび帰還電圧VOUTの合計は（増幅器17の利得によって決
まるが）ほとんどゼロとなり、Q115のソースは仮想接地
となる。ゲート駆動電圧16が＋15ボルトに変化するとQ1
はオフとなり、VOUTはスタティック状態となる。
第３図の回路23は確かな長所を持っている。Q1は回路
の仮想接地点で動作するので、ゲート駆動信号がCDGを
通してCHOLD/増幅器17の組合せに結合することによって
引き起こされるペデスタル誤差の値が固定され、VINに
は依存しなくなる。したがって第３図の回路のペデスタ
ル誤差は容易に補償される。さらに、Q1がオフになって
はじめてQ1の電圧が変化するので、Q1の静電容量に付随
した誘電吸収は全く現れなくなる。
の仮想接地点で動作するので、ゲート駆動信号がCDGを
通してCHOLD/増幅器17の組合せに結合することによって
引き起こされるペデスタル誤差の値が固定され、VINに
は依存しなくなる。したがって第３図の回路のペデスタ
ル誤差は容易に補償される。さらに、Q1がオフになって
はじめてQ1の電圧が変化するので、Q1の静電容量に付随
した誘電吸収は全く現れなくなる。
しかしながら第３図の回路23にもいくつかの欠点があ
る。ひとたびQ1がオフになると、CDS20を通しての結合
によるフィードスルー誤差が生ずる可能性がある。また
回路23は増幅器17がVINの全周波数レンジにわたって良
好な入力インピーダンス、高い利得、および良好な周波
数レスポンスを持つことを必要とするという欠点があ
る。
る。ひとたびQ1がオフになると、CDS20を通しての結合
によるフィードスルー誤差が生ずる可能性がある。また
回路23は増幅器17がVINの全周波数レンジにわたって良
好な入力インピーダンス、高い利得、および良好な周波
数レスポンスを持つことを必要とするという欠点があ
る。
本発明は、上記した従来技術の問題点を除くためにな
されたものであり、第１図および第２図に示したよう
に、印加されたVINをスイッチを閉じてトラック／ホー
ルドコンデンサCHOLDに加え、利得１の増幅器がスイッ
チが開いた時のCHOLDの両端の電圧を（反転することな
く）写しとる回路および方法を含む。しかしながら、該
スイッチは特別なシーケンスでオン・オフする３個のス
イッチ（FET）からなる複合スイッチの一部である。C
HOLDの直前のFETのゲート駆動電圧はVOUTに一定のオフ
セットをかけた電圧にクランプされる。この配置はペデ
スタル誤差の第１発生源（CHOLDの直前のFETのドレイン
・ゲート静電容量CDG）を一定にし、VINの値と無関係に
する。したがって該ペデスタル誤差は容易に校正でき、
CDGの非線形性にによる悪影響は受けない。
されたものであり、第１図および第２図に示したよう
に、印加されたVINをスイッチを閉じてトラック／ホー
ルドコンデンサCHOLDに加え、利得１の増幅器がスイッ
チが開いた時のCHOLDの両端の電圧を（反転することな
く）写しとる回路および方法を含む。しかしながら、該
スイッチは特別なシーケンスでオン・オフする３個のス
イッチ（FET）からなる複合スイッチの一部である。C
HOLDの直前のFETのゲート駆動電圧はVOUTに一定のオフ
セットをかけた電圧にクランプされる。この配置はペデ
スタル誤差の第１発生源（CHOLDの直前のFETのドレイン
・ゲート静電容量CDG）を一定にし、VINの値と無関係に
する。したがって該ペデスタル誤差は容易に校正でき、
CDGの非線形性にによる悪影響は受けない。
第３図に示したようにVOUTはトラックからホールドに
切り変える時にスイッチに帰還される。しかしながら本
回路では帰還されるのは非反転のVOUTであり、複合スイ
ッチを形成している３個のFETの一つを通して帰還され
る。VOUTは残りの２個のFETの接続点に帰還される。２
個のFETは印加されたVINに対して直列になっている。こ
れら２個のFETの一方の端にVINが回路全体への入力とし
て印加され、もう一方の端において印加されたVINがC
HOLDに達する。この配置によりVINがCHOLDへ達する直列
路にある２個のFETの中点はホールドの間低インピーダ
ンスのACグラウンド（すなわちVOUT）に接続される。こ
れはCHOLDの電荷を妨害する前にフィードスルー電流を
グラウンドに逃す。
切り変える時にスイッチに帰還される。しかしながら本
回路では帰還されるのは非反転のVOUTであり、複合スイ
ッチを形成している３個のFETの一つを通して帰還され
る。VOUTは残りの２個のFETの接続点に帰還される。２
個のFETは印加されたVINに対して直列になっている。こ
れら２個のFETの一方の端にVINが回路全体への入力とし
て印加され、もう一方の端において印加されたVINがC
HOLDに達する。この配置によりVINがCHOLDへ達する直列
路にある２個のFETの中点はホールドの間低インピーダ
ンスのACグラウンド（すなわちVOUT）に接続される。こ
れはCHOLDの電荷を妨害する前にフィードスルー電流を
グラウンドに逃す。
回路の他の特徴は、複合スイッチを構成する３個のFE
Tが制御されたシーケンスで切り換わる間にペデスタル
誤差の第２の発生源が正確に、かつ自動的に補償される
ことである。トラック期間中に２個の直列のFETと帰還F
ETの接続点はVINになる。制御されたシーケンスで切り
変わる間に該点は初期の容量結合性の電圧外乱を経験
し、直列のFETがターンオフする過程の途中で別のある
電圧になる。該初期の外乱は印加されたVINに最も近いF
ETのCDGから起こり、該印加されたVINはCHOLDに最も近
いFETのCDSを通してCHOLDに結合する時に第２のペデス
タル誤差となる。しかしながら該結合によって引き起こ
される全ての悪影響は２個の直列FETがオフになった後
に帰還FETがターンオンされるとすぐに逆転される。以
上のことは直列接続点をVINに戻すことにより初期容量
性結合の電圧外乱を相殺するので、CHOLDに最も近いFET
のCDSを通りCHOLDの電荷を乱す全ての不要な増加電荷は
すぐに放電される。
Tが制御されたシーケンスで切り換わる間にペデスタル
誤差の第２の発生源が正確に、かつ自動的に補償される
ことである。トラック期間中に２個の直列のFETと帰還F
ETの接続点はVINになる。制御されたシーケンスで切り
変わる間に該点は初期の容量結合性の電圧外乱を経験
し、直列のFETがターンオフする過程の途中で別のある
電圧になる。該初期の外乱は印加されたVINに最も近いF
ETのCDGから起こり、該印加されたVINはCHOLDに最も近
いFETのCDSを通してCHOLDに結合する時に第２のペデス
タル誤差となる。しかしながら該結合によって引き起こ
される全ての悪影響は２個の直列FETがオフになった後
に帰還FETがターンオンされるとすぐに逆転される。以
上のことは直列接続点をVINに戻すことにより初期容量
性結合の電圧外乱を相殺するので、CHOLDに最も近いFET
のCDSを通りCHOLDの電荷を乱す全ての不要な増加電荷は
すぐに放電される。
したがって本発明の方法は３個のスイッチをシーケン
シャルに切り換えるための複合スイッチング手段を含
む。すなわち、VINからCHOLDへの路に直列になった２個
のスイッチおよび２個の直列スイッチの接続点とCHOLD
上で捕らえたVINを写し取る利得１のバッファ増幅器が
発生するVOUTとの間にあるもう一個のスイッチである。
本発明の方法の一つの特徴はCHOLDに最も近い直列スイ
ッチに対する制御信号の電圧極値をクランプし、該制御
信号からCHOLDへ容量的に結合した外乱を一定の量にす
ることである。これはオフにする制御信号をVOUTに一定
のオフセットをかけた電圧レベルにクランプすることに
よってなされる。本発明の方法の他の特徴は第２の容量
性外乱を取り除くことである。この外乱は２個の直列ス
イッチ間の直列接続点に摂動（perturbation）を伴って
発生する。摂動の発生は許されるが直列接続点およびV
OUT間のスイッチをターンオンすることによって取り消
される。CHOLDへの第２の容量性外乱はこうして最初に
発生した場所と回路を通って非常に正確に取り消され
る。本発明の方法の第３の特徴は、２個の直列スイッチ
の直列接続点をVOUによって与えられる良好な交流グラ
ウンドへ接続することによって２個の直列スイッチのフ
ィードスルー誤差を抑制することである。
シャルに切り換えるための複合スイッチング手段を含
む。すなわち、VINからCHOLDへの路に直列になった２個
のスイッチおよび２個の直列スイッチの接続点とCHOLD
上で捕らえたVINを写し取る利得１のバッファ増幅器が
発生するVOUTとの間にあるもう一個のスイッチである。
本発明の方法の一つの特徴はCHOLDに最も近い直列スイ
ッチに対する制御信号の電圧極値をクランプし、該制御
信号からCHOLDへ容量的に結合した外乱を一定の量にす
ることである。これはオフにする制御信号をVOUTに一定
のオフセットをかけた電圧レベルにクランプすることに
よってなされる。本発明の方法の他の特徴は第２の容量
性外乱を取り除くことである。この外乱は２個の直列ス
イッチ間の直列接続点に摂動（perturbation）を伴って
発生する。摂動の発生は許されるが直列接続点およびV
OUT間のスイッチをターンオンすることによって取り消
される。CHOLDへの第２の容量性外乱はこうして最初に
発生した場所と回路を通って非常に正確に取り消され
る。本発明の方法の第３の特徴は、２個の直列スイッチ
の直列接続点をVOUによって与えられる良好な交流グラ
ウンドへ接続することによって２個の直列スイッチのフ
ィードスルー誤差を抑制することである。
トラッキングモード中は２個の直列スイッチはオンで
あり、第３のスイッチはオフである。保持モードに入る
ためにCHOLDに最も近い直列のスイッチをまずターンオ
フし、次にVINに最も近い直列スイッチをターンオフ
し、次に第３のスイッチをターンオンする。
あり、第３のスイッチはオフである。保持モードに入る
ためにCHOLDに最も近い直列のスイッチをまずターンオ
フし、次にVINに最も近い直列スイッチをターンオフ
し、次に第３のスイッチをターンオンする。
第４図は本発明に従って構成されたトラック／ホール
ド回路24の概略図である。追随・保持すべき入力電圧V
IN25をｎチャンネル接合FET（JFET）Q126のソースに印
加する。VIN25に追随している間Q1はオンであり、ドレ
インを通してコンデンサC1およびもう一つのｎチャンネ
ルJFETQ227のソースに印加する。追随している間Q227も
オンであり、ドレインを通して入力信号VINを電圧貯蔵
素子であるコンデンサCHOLD28に印加する。印加されたV
INは常にVINに等しくなるようにC143およびCHOLD28を充
・放電する。第１図および第２図の基本トラック／ホー
ルド回路におけるように、追随を一時停止し保持を始め
ると、CHOLD28の電荷は凍結され、電圧は出力増幅器29
によってVOUT30として写し取られる。このためにCHOLD2
8は利得１の増幅器29の非反転入力に接続される。一
方、該増幅器の反転入力は、結果として生じたVOUTに接
続される。
ド回路24の概略図である。追随・保持すべき入力電圧V
IN25をｎチャンネル接合FET（JFET）Q126のソースに印
加する。VIN25に追随している間Q1はオンであり、ドレ
インを通してコンデンサC1およびもう一つのｎチャンネ
ルJFETQ227のソースに印加する。追随している間Q227も
オンであり、ドレインを通して入力信号VINを電圧貯蔵
素子であるコンデンサCHOLD28に印加する。印加されたV
INは常にVINに等しくなるようにC143およびCHOLD28を充
・放電する。第１図および第２図の基本トラック／ホー
ルド回路におけるように、追随を一時停止し保持を始め
ると、CHOLD28の電荷は凍結され、電圧は出力増幅器29
によってVOUT30として写し取られる。このためにCHOLD2
8は利得１の増幅器29の非反転入力に接続される。一
方、該増幅器の反転入力は、結果として生じたVOUTに接
続される。
VOUTはまたｐチャンネルMOS FET Q331の一つの端子
に接続される。Q331は回路24が追随しているときはオフ
であり、保持しているときはオンである。Q3のもう一方
の端子は、戻ってC143の端に接続される。この端はQ126
のドレインおよびQ227のソースの接続点である。
に接続される。Q331は回路24が追随しているときはオフ
であり、保持しているときはオンである。Q3のもう一方
の端子は、戻ってC143の端に接続される。この端はQ126
のドレインおよびQ227のソースの接続点である。
Q1およびQ2のゲートはゲート駆動回路40で発生するゲ
ート駆動信号B41によって制御される。Q3のゲートはま
たゲート駆動回路40で発生するゲート制御信号A42に接
続される。回路24が入力電圧VINへの追随状態から保持
状態に変わり、VOUTを生ずるようになるときに、選択さ
れたシーケンスで３個のFET Q1、Q2およびQ3が切り換
わるようにゲート駆動信号A42およびB41が発生される。
さらにこれらの他に、いわゆるカレント・レギュレータ
・ダイオード36が、Q126のソースおよびゲートの間に接
続され、第２カレントレギュレータダイオード35がQ1の
ゲートおよびQ2のゲートの間に接続される。
ート駆動信号B41によって制御される。Q3のゲートはま
たゲート駆動回路40で発生するゲート制御信号A42に接
続される。回路24が入力電圧VINへの追随状態から保持
状態に変わり、VOUTを生ずるようになるときに、選択さ
れたシーケンスで３個のFET Q1、Q2およびQ3が切り換
わるようにゲート駆動信号A42およびB41が発生される。
さらにこれらの他に、いわゆるカレント・レギュレータ
・ダイオード36が、Q126のソースおよびゲートの間に接
続され、第２カレントレギュレータダイオード35がQ1の
ゲートおよびQ2のゲートの間に接続される。
第４図の回路24の残りの素子には、もう一つのカレン
ト・レギュレータ・ダイオード34と直列になった６ボル
トのツェナーダイオード32を含む。ツェナーダイオード
32は、VOUTから６ボルトのオフセットを発生し、クラン
プ・ダイオード33の一方の端子に接続される。クランプ
・ダイオード33の他の端子はQ227のゲートに接続され
る。
ト・レギュレータ・ダイオード34と直列になった６ボル
トのツェナーダイオード32を含む。ツェナーダイオード
32は、VOUTから６ボルトのオフセットを発生し、クラン
プ・ダイオード33の一方の端子に接続される。クランプ
・ダイオード33の他の端子はQ227のゲートに接続され
る。
カレント・レギュレータ・ダイオードの性質について
述べる。記号37に示すように該カレント・レギュレータ
・ダイオードは、実際には単純なJFETであり、そのゲー
トはJFETの他の端子の１つに接続されている。該カレン
ト・レギュレータ・ダイオードは、小信号ダイオードと
同様なリード線２本のアクシャルパッケージに封入さ
れ、34、35および36のような楕円記号、あるいは八角形
のダイオード記号38によって表される。カレント・レギ
ュレータ・ダイオードの電圧対順芳香電流特性には２つ
の主要な勾配がある。原点の近傍はかなり勾配が急で
（縦座標＝１、横座標＝Ｖ）比較的低い抵抗、約１キロ
オームを示す。電流がレギュレーション値に等しくなる
Ｉ−Ｖカーブ上の屈曲点で第２の勾配があり、ずっと平
らな傾きでかなり高い抵抗、約300キロオーム、を示
す。高抵抗の勾配で動作させるとき、素子を定電流源と
見なすことができ、この故に「カレント・レギュレー
タ」ダイオードと称する。これらの素子をＩ−Ｖカーブ
の曲がり（一方の勾配からもう一方の勾配へ屈曲する
点）の片側にあるセグメントから、曲がりの反対側にあ
るセグメントに切り換えて動作させることも可能であ
る。この状況下では素子は印加された順バイアス電圧に
応じて異なる２つの値をもった抵抗器となる。第４図の
回路24は、１ミリアンペアのカレント・レギュレータ・
ダイオード（曲がりは1mAにある）を用いる。素子34を
定電流源として用いてツエナーダイオード32の両端に発
生する電圧を安定化し、一方素子35および36を高低の切
り換え可能な抵抗として用いる。
述べる。記号37に示すように該カレント・レギュレータ
・ダイオードは、実際には単純なJFETであり、そのゲー
トはJFETの他の端子の１つに接続されている。該カレン
ト・レギュレータ・ダイオードは、小信号ダイオードと
同様なリード線２本のアクシャルパッケージに封入さ
れ、34、35および36のような楕円記号、あるいは八角形
のダイオード記号38によって表される。カレント・レギ
ュレータ・ダイオードの電圧対順芳香電流特性には２つ
の主要な勾配がある。原点の近傍はかなり勾配が急で
（縦座標＝１、横座標＝Ｖ）比較的低い抵抗、約１キロ
オームを示す。電流がレギュレーション値に等しくなる
Ｉ−Ｖカーブ上の屈曲点で第２の勾配があり、ずっと平
らな傾きでかなり高い抵抗、約300キロオーム、を示
す。高抵抗の勾配で動作させるとき、素子を定電流源と
見なすことができ、この故に「カレント・レギュレー
タ」ダイオードと称する。これらの素子をＩ−Ｖカーブ
の曲がり（一方の勾配からもう一方の勾配へ屈曲する
点）の片側にあるセグメントから、曲がりの反対側にあ
るセグメントに切り換えて動作させることも可能であ
る。この状況下では素子は印加された順バイアス電圧に
応じて異なる２つの値をもった抵抗器となる。第４図の
回路24は、１ミリアンペアのカレント・レギュレータ・
ダイオード（曲がりは1mAにある）を用いる。素子34を
定電流源として用いてツエナーダイオード32の両端に発
生する電圧を安定化し、一方素子35および36を高低の切
り換え可能な抵抗として用いる。
第４図の回路24の動作は以下のようである。追随の間
Q1およびQ2はオンであり、Q3はオフである。Q1およびQ2
をオンにするためにゲート駆動回路40は、内部的に、ゲ
ート駆動信号B41に対してオープン回路を形成する。こ
れは点Ｂを「フロート」させ、カレント・レギュレータ
・ダイオード35および36の両端にほとんど電圧が出ない
ように保証することによって、これらのダイオード35お
よび36を低い抵抗モードで動作させる。カレント・レギ
ュレータ・ダイオード35および36はそれぞれ約１キロオ
ームで動作し、点Ｂはオープンに見え、印加されたVIN
もQ1およびQ2のゲートに現れる（こうしてVGSはゼロあ
るいは小さな値となり、各トランジスタはターンオンす
る）。この事に付随してクランプダイオード33は逆バイ
アスされたままとなる。
Q1およびQ2はオンであり、Q3はオフである。Q1およびQ2
をオンにするためにゲート駆動回路40は、内部的に、ゲ
ート駆動信号B41に対してオープン回路を形成する。こ
れは点Ｂを「フロート」させ、カレント・レギュレータ
・ダイオード35および36の両端にほとんど電圧が出ない
ように保証することによって、これらのダイオード35お
よび36を低い抵抗モードで動作させる。カレント・レギ
ュレータ・ダイオード35および36はそれぞれ約１キロオ
ームで動作し、点Ｂはオープンに見え、印加されたVIN
もQ1およびQ2のゲートに現れる（こうしてVGSはゼロあ
るいは小さな値となり、各トランジスタはターンオンす
る）。この事に付随してクランプダイオード33は逆バイ
アスされたままとなる。
ここで本筋を離れてダイオード33が通常逆バイアスさ
れる理由、およびその状態を前述の方法で維持するため
にどんな条件が必要かを簡単に説明する。
れる理由、およびその状態を前述の方法で維持するため
にどんな条件が必要かを簡単に説明する。
回路24について最も基本的な仮定の一つは、もちろ
ん、VINの直前のソースが何であっても、どんな速度が
要求されようと、C1およびCHOLDを充・放電するのに十
分能力を有するということである。この仮定は、VINが
出力増幅器29の入力に存在するということを断言するた
めの根拠となる。出力増幅器29の周波数レスポンスが妨
害し始める点まで、VOUTもVINと共に足並みをそろえる
ようにして変化する。VOUTに６ボルトのオフセットを与
え、該オフセット出力電圧をクランプ・ダイオード33の
陽極に印加するために、ツェナー・ダイオード32がVOUT
および（バラストに似た負荷抵抗器として動作する）も
うひとつのカレント・レギュレータ・ダイオード34間に
接続される。出力増幅器29の周波数レスポンスを無視す
ると、VOUTはVINに等しくなり、その結果クランプ・ダ
イオード33の陽極がVINより常に６ボルト負になる。こ
れは、VINの全ての「許容できる」値に対してクランプ
・ダイオード33が追随中逆バイアスされることを保証す
る。一つの実際の回路（実質的には第６図の回路）に対
して「許容できる」とはその瞬時値が直接入力および3M
Hzから5MHzより低い交流入力に対してグラウンド電位プ
ラスマイナス11、あるいは12ボルト以内の全ての電圧で
あることである。もちろんこの値は一例に過ぎず、実際
の装置の性能に依存することは言うまでもない。3MHzか
ら5MHz以上では、出力増幅器29の利得が下がり始めると
いう事実を反映してピークピーク値が減少してしまう。
ゆえに、10MHzでは、Vinはわずか５ボルトのピークピー
ク値の振幅だけが許される。もし、VINがこの電圧より
も大きくなればVINと減少したVOUTとの電圧差がツェナ
ーダイオード32電圧を越え、続いてクランプ・ダイオー
ド33を十分順バイアスし得る。
ん、VINの直前のソースが何であっても、どんな速度が
要求されようと、C1およびCHOLDを充・放電するのに十
分能力を有するということである。この仮定は、VINが
出力増幅器29の入力に存在するということを断言するた
めの根拠となる。出力増幅器29の周波数レスポンスが妨
害し始める点まで、VOUTもVINと共に足並みをそろえる
ようにして変化する。VOUTに６ボルトのオフセットを与
え、該オフセット出力電圧をクランプ・ダイオード33の
陽極に印加するために、ツェナー・ダイオード32がVOUT
および（バラストに似た負荷抵抗器として動作する）も
うひとつのカレント・レギュレータ・ダイオード34間に
接続される。出力増幅器29の周波数レスポンスを無視す
ると、VOUTはVINに等しくなり、その結果クランプ・ダ
イオード33の陽極がVINより常に６ボルト負になる。こ
れは、VINの全ての「許容できる」値に対してクランプ
・ダイオード33が追随中逆バイアスされることを保証す
る。一つの実際の回路（実質的には第６図の回路）に対
して「許容できる」とはその瞬時値が直接入力および3M
Hzから5MHzより低い交流入力に対してグラウンド電位プ
ラスマイナス11、あるいは12ボルト以内の全ての電圧で
あることである。もちろんこの値は一例に過ぎず、実際
の装置の性能に依存することは言うまでもない。3MHzか
ら5MHz以上では、出力増幅器29の利得が下がり始めると
いう事実を反映してピークピーク値が減少してしまう。
ゆえに、10MHzでは、Vinはわずか５ボルトのピークピー
ク値の振幅だけが許される。もし、VINがこの電圧より
も大きくなればVINと減少したVOUTとの電圧差がツェナ
ーダイオード32電圧を越え、続いてクランプ・ダイオー
ド33を十分順バイアスし得る。
ここで動作の主機構に話を戻すと、追随中ゲート駆動
回路40が点42を＋15ボルトにセットするのでQ331はオフ
になる。
回路40が点42を＋15ボルトにセットするのでQ331はオフ
になる。
ゆえに、前述の状況下でVOUTはVINに追随し、回路24
は常にホールドモードに切り換えられる。
は常にホールドモードに切り換えられる。
トラックからホールドへ切り換えるためにTRK/HLDラ
イン39の論理値はTRKからHLDへトグルされる。これに呼
応して、ゲート駆動回路40がまず点B41を−15ボルトに
セットし、少し遅れて点A42を−15ボルトにセットする
（これらの遷移に関した波形は第５図参照）。
イン39の論理値はTRKからHLDへトグルされる。これに呼
応して、ゲート駆動回路40がまず点B41を−15ボルトに
セットし、少し遅れて点A42を−15ボルトにセットする
（これらの遷移に関した波形は第５図参照）。
点B41がオープンから−15Vになるとカレント・レギュ
レータ・ダイオード35および36は深く順バイアスされ、
約300キロオームの抵抗器としての動作に切り換わる。
点Ｂの該変化はまたQ1およびQ2をターンオフさせる。Q2
がまずターンオフし、しばらくしてQ1が続いてターンオ
フする。これを達成するためにQ2より大きなピンチオフ
電圧のQ1を選択する。ダイオード36の抵抗値が大きいの
で点ＢおよびVINはお互いに負荷とならない。ダイオー
ド35の抵抗値が大きいのでQ2のゲートをQ1をゲートとは
異なる電圧にできる。特にQ2のゲートは、順バイアスさ
れたダイオード33によってVOUTより約７ボルト負の電圧
にクランプされる。
レータ・ダイオード35および36は深く順バイアスされ、
約300キロオームの抵抗器としての動作に切り換わる。
点Ｂの該変化はまたQ1およびQ2をターンオフさせる。Q2
がまずターンオフし、しばらくしてQ1が続いてターンオ
フする。これを達成するためにQ2より大きなピンチオフ
電圧のQ1を選択する。ダイオード36の抵抗値が大きいの
で点ＢおよびVINはお互いに負荷とならない。ダイオー
ド35の抵抗値が大きいのでQ2のゲートをQ1をゲートとは
異なる電圧にできる。特にQ2のゲートは、順バイアスさ
れたダイオード33によってVOUTより約７ボルト負の電圧
にクランプされる。
第２図で述べたようにQ2に対するゲート駆動電圧のC
DZ2を通しての結合によりCHOLDの電荷が攪乱される。し
かしながら、第２図の状況とは対照的にCHOLDに対する
電圧外乱（第１ペデスタル誤差）の大きさはVINに依存
する項を持たない。クランプ・ダイオード33の動作によ
りQ2のゲートに印加された電圧ステップの大きさはVOUT
（すなわち、VIN）に関係がある。Q2のゲートは、点Ｂ
の信号によってVOUTより約７ボルト負の電圧に駆動され
る。結果としてCHOLDに（CDG2を通してのゲート駆動結
合のため）生じた電圧誤差は−７（CDG2/CHOLD）であ
り、VINに依存する項はない。これは、電圧が常に同一
なので、CDG2が両端の電圧に関して非線形であるか否か
は特に問題とはならないということを意味している。ゆ
えに、第１ペデスタル誤差は一定のオフセットであり校
正により補正可能である。
DZ2を通しての結合によりCHOLDの電荷が攪乱される。し
かしながら、第２図の状況とは対照的にCHOLDに対する
電圧外乱（第１ペデスタル誤差）の大きさはVINに依存
する項を持たない。クランプ・ダイオード33の動作によ
りQ2のゲートに印加された電圧ステップの大きさはVOUT
（すなわち、VIN）に関係がある。Q2のゲートは、点Ｂ
の信号によってVOUTより約７ボルト負の電圧に駆動され
る。結果としてCHOLDに（CDG2を通してのゲート駆動結
合のため）生じた電圧誤差は−７（CDG2/CHOLD）であ
り、VINに依存する項はない。これは、電圧が常に同一
なので、CDG2が両端の電圧に関して非線形であるか否か
は特に問題とはならないということを意味している。ゆ
えに、第１ペデスタル誤差は一定のオフセットであり校
正により補正可能である。
一旦Q1およびQ2の両方がオフになるとQ3はオンにな
る。Q3をオンにすることには２つの利点がある。一つは
CDS144およびCDS246を通ってCHOLDに到達するフィード
スルー誤差の量が実質的に減少することである。これは
Q3が実効的な交流グラウンド（増幅器29の出力）へ低い
インピーダンスで接続するからであり、CDS246およびC
HOLD28の直列の接続から誤差電流を分流する。もう一つ
の利点は第２のペデスタル誤差の除去に関する。この２
つ目の利点の機構を正確に評価するためにはQ1およびQ2
がオフする時に起こる事をもう少し詳細に述べなければ
ならない。
る。Q3をオンにすることには２つの利点がある。一つは
CDS144およびCDS246を通ってCHOLDに到達するフィード
スルー誤差の量が実質的に減少することである。これは
Q3が実効的な交流グラウンド（増幅器29の出力）へ低い
インピーダンスで接続するからであり、CDS246およびC
HOLD28の直列の接続から誤差電流を分流する。もう一つ
の利点は第２のペデスタル誤差の除去に関する。この２
つ目の利点の機構を正確に評価するためにはQ1およびQ2
がオフする時に起こる事をもう少し詳細に述べなければ
ならない。
一旦Q2がオフするとQ1がオフする時に生ずる第２のペ
デスタル誤差がある。コンデンサC143への電圧外乱の大
きさは、 （第１式）： ΔC1＝（VIN−15）（CDG1/C1） で表される。このC1への電圧外乱は、CDS2を通ってC
HOLDに結合する。その結果生じたCHOLDへの電圧外乱
（第２のペデスタル誤差）は、 （第２式）：ΔCHOLD ＝（VIN−15）（CDG1/C1）（CDS2/CHOLD） で表される。これは、回路に残すには実際いやな量であ
る。なぜならVINに依存する項を含み非線形コンデンサC
DG1およびCDS2を含むからである。
デスタル誤差がある。コンデンサC143への電圧外乱の大
きさは、 （第１式）： ΔC1＝（VIN−15）（CDG1/C1） で表される。このC1への電圧外乱は、CDS2を通ってC
HOLDに結合する。その結果生じたCHOLDへの電圧外乱
（第２のペデスタル誤差）は、 （第２式）：ΔCHOLD ＝（VIN−15）（CDG1/C1）（CDS2/CHOLD） で表される。これは、回路に残すには実際いやな量であ
る。なぜならVINに依存する項を含み非線形コンデンサC
DG1およびCDS2を含むからである。
しかしながら、CDS2を通ってCHOLDに結合するものは
全てC1上の電荷を変化させる。（結局、もし素子間浮遊
容量によるペデスタル誤差がなければ、C1上の電圧はC
HOLDに対してと同様にVINのままである。）これは、Q1
およびQ2が両方ともオフとなり状態が落ち着いた後は、
第２式のCHOLDへの外乱は「C1の電圧を有るべき値」、
すなわちVINの捕捉値、すなわちVOUTに「戻すことによ
り正確に取り除かれる」、ことを意味している。Q3をオ
ンするもう一つの利点はC1にかかる電圧をVOUTに戻すこ
とである。これはCDS2を通しての結合によるCHOLDへの
外乱を、同一のCDS2を通って等量で反対の電荷を結合す
ることによって正確に打ち消す。
全てC1上の電荷を変化させる。（結局、もし素子間浮遊
容量によるペデスタル誤差がなければ、C1上の電圧はC
HOLDに対してと同様にVINのままである。）これは、Q1
およびQ2が両方ともオフとなり状態が落ち着いた後は、
第２式のCHOLDへの外乱は「C1の電圧を有るべき値」、
すなわちVINの捕捉値、すなわちVOUTに「戻すことによ
り正確に取り除かれる」、ことを意味している。Q3をオ
ンするもう一つの利点はC1にかかる電圧をVOUTに戻すこ
とである。これはCDS2を通しての結合によるCHOLDへの
外乱を、同一のCDS2を通って等量で反対の電荷を結合す
ることによって正確に打ち消す。
以上述べた第４図に関連して、回路24の次の回路部分
もトラックモードにおいては印加される入力に追随し、
引き続いて該入力信号の瞬時値を捕捉し、ホールドモー
ドにおいて該捕捉した瞬時値に応じた出力を与える本発
明を実施する回路である。この回路部分には、Q126ある
いはQ331を介して入力されたグラウンドを基準にした印
加入力を受けるQ227のソースである第１の端子と、Q227
のドレインである第２の端子と、第１、第２の状態をと
る制御信号を受信するQ227のゲートである制御端子とを
備え、第２カレントレギュレータダイオード35を介して
入力したゲート駆動信号である前記制御信号の第１、第
２の状態に応じてオン及びオフの状態をとるスイッチQ2
27と、第２の端子とグラウンドとに接続されたキャパシ
タ28と、第２の端子に接続された非反転入力端子と、前
記キャパシタの電圧に応じた出力電圧を発生する出力端
子VOUT30とを有する増幅手段である増幅器29と、前記制
御信号が第２の状態のとき、制御端子にかかる電圧を前
記増幅29の出力端子VOUTの出力電圧から所定の一定オフ
セットを有する電圧レベルにクランプするため、増幅器
29の出力端子と制御端子とのあいだに設けられたクラン
プ手段とをそなえている。クランプ手段はツェナーダイ
オード32とクランプダイオード33と関連するカレント・
レギュレータ・ダイオード34を備えている。
もトラックモードにおいては印加される入力に追随し、
引き続いて該入力信号の瞬時値を捕捉し、ホールドモー
ドにおいて該捕捉した瞬時値に応じた出力を与える本発
明を実施する回路である。この回路部分には、Q126ある
いはQ331を介して入力されたグラウンドを基準にした印
加入力を受けるQ227のソースである第１の端子と、Q227
のドレインである第２の端子と、第１、第２の状態をと
る制御信号を受信するQ227のゲートである制御端子とを
備え、第２カレントレギュレータダイオード35を介して
入力したゲート駆動信号である前記制御信号の第１、第
２の状態に応じてオン及びオフの状態をとるスイッチQ2
27と、第２の端子とグラウンドとに接続されたキャパシ
タ28と、第２の端子に接続された非反転入力端子と、前
記キャパシタの電圧に応じた出力電圧を発生する出力端
子VOUT30とを有する増幅手段である増幅器29と、前記制
御信号が第２の状態のとき、制御端子にかかる電圧を前
記増幅29の出力端子VOUTの出力電圧から所定の一定オフ
セットを有する電圧レベルにクランプするため、増幅器
29の出力端子と制御端子とのあいだに設けられたクラン
プ手段とをそなえている。クランプ手段はツェナーダイ
オード32とクランプダイオード33と関連するカレント・
レギュレータ・ダイオード34を備えている。
第５図はトラックからホールドへの遷移に用いられる
Q1〜Q3の選択的切り換えの結果として生じるC1の電圧と
VOUTの電圧間の関係を示す。特にゲート駆動信号Ｂが低
くなる時に生じるC1への電圧外乱がQ3の動作によって完
全に回復されることを示している。その結果、VOUTの初
期ペデスタルはC1上の電圧回復によってほとんど完全に
補正される。補正されないで残るものは残留ペデスタル
であり、その原因はQ3の補正機構の範囲外であり、たと
えばCDG2によるペデスタルである。とにかく、残留ペデ
スタルは本質的に一定誤差でり、校正可能である。
Q1〜Q3の選択的切り換えの結果として生じるC1の電圧と
VOUTの電圧間の関係を示す。特にゲート駆動信号Ｂが低
くなる時に生じるC1への電圧外乱がQ3の動作によって完
全に回復されることを示している。その結果、VOUTの初
期ペデスタルはC1上の電圧回復によってほとんど完全に
補正される。補正されないで残るものは残留ペデスタル
であり、その原因はQ3の補正機構の範囲外であり、たと
えばCDG2によるペデスタルである。とにかく、残留ペデ
スタルは本質的に一定誤差でり、校正可能である。
第６図はHewlett−Packard社のデジタルマルチメータ
に用いられた実際のトラック／ホールド回路の概略図で
ある。第６図の回路の動作は、実質的には第４図の回路
動作と同一である。第６図のQ905は第４図のQ1に対応す
る。同様にQ906はQ2に、Q904はQ3に、U902は出力増幅器
29に、CR903はクランプダイオード33に、およびQ901−Q
903はゲート駆動回路40に対応する。第６図の実際の回
路において、C903はCHOLDに対応し、ポリテトラフルオ
ロエチレン誘導体の同軸ケーブルでできている。これは
該コンデンサの誘電吸収を最小に減少させるためであ
る。さらに、C903の接地されていない端子はガードした
ポリテトラフルオロエチレンに付けてある。ガードは、
単にプリント回路ボードのメッキしたスルーホールであ
り、VOUTで駆動される。スルーホールはポリテトラフル
オロエチレンを良好に受け止める。こうしてCHOLDに並
列する浮遊容量を最小にする。このように面倒なことを
する理由は浮遊容量が有害な誘電吸収の原因となりがち
で回路の性能を制限するからである。
に用いられた実際のトラック／ホールド回路の概略図で
ある。第６図の回路の動作は、実質的には第４図の回路
動作と同一である。第６図のQ905は第４図のQ1に対応す
る。同様にQ906はQ2に、Q904はQ3に、U902は出力増幅器
29に、CR903はクランプダイオード33に、およびQ901−Q
903はゲート駆動回路40に対応する。第６図の実際の回
路において、C903はCHOLDに対応し、ポリテトラフルオ
ロエチレン誘導体の同軸ケーブルでできている。これは
該コンデンサの誘電吸収を最小に減少させるためであ
る。さらに、C903の接地されていない端子はガードした
ポリテトラフルオロエチレンに付けてある。ガードは、
単にプリント回路ボードのメッキしたスルーホールであ
り、VOUTで駆動される。スルーホールはポリテトラフル
オロエチレンを良好に受け止める。こうしてCHOLDに並
列する浮遊容量を最小にする。このように面倒なことを
する理由は浮遊容量が有害な誘電吸収の原因となりがち
で回路の性能を制限するからである。
誘電吸収について、Q1,Q2およびQ3は、第４図および
第６図の回路動作に誘電吸収誤差をもたらさないことに
注目すべきである。トラックモードではQ1とQ2のゲー
ト、ソースおよびドレインは全て同じ電位（VIN）にあ
るので回路がホールドに切り換わるとき帯電したFETの
素子間容量は存在しない。こうしてFETの素子間容量を
通してCHOLDへ伝達される電荷は、VINのあらゆる値およ
びVINのあらゆるスルーレートに対しても同一である。
それゆえにFETの素子間浮遊容量に誘電吸収があるかど
うかは問題ではない。
第６図の回路動作に誘電吸収誤差をもたらさないことに
注目すべきである。トラックモードではQ1とQ2のゲー
ト、ソースおよびドレインは全て同じ電位（VIN）にあ
るので回路がホールドに切り換わるとき帯電したFETの
素子間容量は存在しない。こうしてFETの素子間容量を
通してCHOLDへ伝達される電荷は、VINのあらゆる値およ
びVINのあらゆるスルーレートに対しても同一である。
それゆえにFETの素子間浮遊容量に誘電吸収があるかど
うかは問題ではない。
本発明は、以上のように構成され、作用するものであ
るから、上記した課題を達成することができるという効
果が得られる。
るから、上記した課題を達成することができるという効
果が得られる。
第１図ないし第３図は従来例に係り、第１図は従来のト
ラック／ホールド回路の原理を示す簡単な回路図、第２
図は第１図の回路をより詳細に示し該回路の欠点を説明
するための図、第３図は別の従来例に係るトラック／ホ
ールド回路の回路図である。 第４図ないし第６図は本発明の実施例に係り、第４図は
本発明の特徴を最も良く示すトラック／ホールド回路の
回路図、第５図は第４図の回路における動作を説明する
ための波形図、第６図は実際の製品におけるトラック／
ホールド回路の構成を示す回路図である。
ラック／ホールド回路の原理を示す簡単な回路図、第２
図は第１図の回路をより詳細に示し該回路の欠点を説明
するための図、第３図は別の従来例に係るトラック／ホ
ールド回路の回路図である。 第４図ないし第６図は本発明の実施例に係り、第４図は
本発明の特徴を最も良く示すトラック／ホールド回路の
回路図、第５図は第４図の回路における動作を説明する
ための波形図、第６図は実際の製品におけるトラック／
ホールド回路の構成を示す回路図である。
Claims (6)
- 【請求項１】トラックモードにおいては印加される入力
に追随し、引き続いて該入力信号の瞬時値を捕捉し、ホ
ールドモードにおいて該捕捉した瞬時値に応じた出力を
与える回路において、 グラウンドを基準にした印加入力を受ける第１の端子
と、第２の端子とを備え、オン及びオフの状態をとる第
１のスイッチと、 第２の端子に接続された第３の端子と、第４の端子とを
備え、オン及びオフの状態をとる第２のスイッチと、 第４の端子に接続された第５の端子と、グラウンドに接
続された第６の端子とを備えたキャパシタと、 第４の端子に接続された入力端子と、出力端子とを有す
る利得１の増幅器と、 第２の端子に接続された第７の端子と出力端子に接続さ
れた第８の端子とを備え、オン及びオフの状態をとる第
３のスイッチと、 第１のスイッチ及び第２のスイッチ及び第３のスイッチ
に接続され、トラックモードでは第１のスイッチ及び第
２のスイッチがオン状態になり且つ前記第３のスイッチ
がオフ状態になるべく動作させ、またホールドモードで
は順次第２のスイッチがオフとなり第１のスイッチがオ
フとなり第３のスイッチがオンとなるべく動作させる制
御回路と、 を具備するトラック・ホールド回路。 - 【請求項２】第１、第２、第３のスイッチがトランジス
タで、第２の端子とグラウンド間に第２のキャパシタを
接続したことを特徴とした請求項１に記載のトラック・
ホールド回路。 - 【請求項３】第２のスイッチの状態を制御する制御電圧
が第２のスイッチをオフに切換えるときに出力端子の出
力電圧から所定の一定オフセットを有する電圧レベルに
クランプされることを特徴とする請求項１に記載のトラ
ック・ホールド回路。 - 【請求項４】トラックモードにおいては印加される入力
に追随し、引き続いて該入力信号の瞬時値を捕捉し、ホ
ールドモードにおいて該捕捉した瞬時値に応じた出力を
与える回路において、 第１の端子と、第２の端子と第１の制御端子とを備えた
第１のスイッチング・トランジスタと、 第２の端子に第１の接続点で結合された第３の端子と、
第４の端子と、第２の制御端子とを備えた第２のスイッ
チング・トランジスタと、 第１の接続点とグラウンド間に接続された第１のキャパ
シタと、 第４の端子に第２の接続点で結合された入力端子と、出
力端子とを有する利得１の増幅手段と、 第２の接続点とグラウンド間に接続された第２のキャパ
シタと、 第１の接続点に接続された第５の端子と、出力端子に接
続された第６の端子と、第３の制御端子とを備えた第３
のスイッチング・トランジスタと、 トラックモードとホールドモードを指定する信号を受信
する第２の入力端子と、該信号に応じて前記第１、第
２、第３のスイッチング・トランジスタのオン及びオフ
の状態を制御するため、第３の制御端子に結合する第１
の制御出力を発生する第１の制御出力端子と、第１の制
御端子に結合する第２の制御出力を発生する第２の制御
出力端子とを備えたトラック・ホールド制御手段と、 第１の制御端子と第１の端子間に接続され、前記第２の
制御出力が第１、第２の状態をとるのに応じて低抵抗、
高抵抗をしめす第１の電圧可変抵抗と、 第１の制御端子と第２の制御端子間に接続され、前記第
２の制御出力が第１、第２の状態をとるのに応じて低抵
抗、高抵抗をしめす第２の電圧可変抵抗と、 を具備するトラック・ホールド回路。 - 【請求項５】前記第２の制御出力が第２の状態のとき第
２の制御端子にかかる電圧が前記増幅手段の出力端子の
出力電圧から所定の一定オフセットを有する電圧レベル
にクランプするため、前記増幅手段の出力端子と前記第
２の電圧可変抵抗と前記第２の制御端子の接続点と前記
増幅手段の出力端子とあいだに設けられたクランプ手段
を追加したことを特徴とする請求項４に記載のトラック
・ホールド回路。 - 【請求項６】トラックモードにおいては印加される入力
に追随し、引き続いて該入力信号の瞬時値を捕捉し、ホ
ールドモードにおいて該捕捉した瞬時値に応じた出力を
与える回路において、 グラウンドを基準にした印加入力を受ける第１の端子
と、第２の端子と、第１、第２の状態をとる制御信号を
受信する制御端子とを備え、前記制御信号の第１、第２
の状態に応じてオン及びオフの状態をとるスイッチと、 第２の端子とグラウンドとに接続されたキャパシタと、 第２の端子に接続された入力端子と、前記キャパシタの
電圧に応じた出力電圧を発生する出力端子とを有する増
幅手段と、 前記制御信号が第２の状態のとき、制御端子にかかる電
圧を前記増幅手段の出力端子の出力電圧から所定の一定
オフセットを有する電圧レベルにクランプするため、前
記増幅手段の出力端子と制御端子とのあいだに設けられ
たクランプ手段と、 を備えたトラック・ホールド回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/198,941 US4922130A (en) | 1988-05-26 | 1988-05-26 | High performance track/hold for a digital multimeter |
| US198,941 | 1988-05-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02243967A JPH02243967A (ja) | 1990-09-28 |
| JP2975378B2 true JP2975378B2 (ja) | 1999-11-10 |
Family
ID=22735533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1134494A Expired - Fee Related JP2975378B2 (ja) | 1988-05-26 | 1989-05-26 | トラック・ホールド回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4922130A (ja) |
| JP (1) | JP2975378B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5170075A (en) * | 1991-06-11 | 1992-12-08 | Texas Instruments Incorporated | Sample and hold circuitry and methods |
| US5148054A (en) * | 1991-08-07 | 1992-09-15 | Unitrode Corporation | High accuracy MOSFET-switched sampling circuit |
| JP2833289B2 (ja) * | 1991-10-01 | 1998-12-09 | 日本電気株式会社 | アナログスイッチ |
| GB2260833A (en) * | 1991-10-22 | 1993-04-28 | Burr Brown Corp | Reference voltage circuit allowing fast power-up |
| GB2298979B (en) * | 1992-09-08 | 1997-03-26 | Fujitsu Ltd | Analog-to-digital converters |
| GB9218987D0 (en) * | 1992-09-08 | 1992-10-21 | Fujitsu Ltd | Voltage storage circuits |
| US5412257A (en) * | 1992-10-20 | 1995-05-02 | United Memories, Inc. | High efficiency N-channel charge pump having a primary pump and a non-cascaded secondary pump |
| US5440256A (en) * | 1992-11-17 | 1995-08-08 | Medtronic, Inc. | Dual mode track and hold drivers for active LCD'S |
| JPH0766727A (ja) * | 1993-08-30 | 1995-03-10 | Fujitsu Ltd | 電界効果トランジスタで構成されるアナログ信号のサンプリング回路 |
| US6281687B1 (en) * | 1999-06-09 | 2001-08-28 | Agilent Technologies | Off-chip process, voltage, temperature, compensation resistor sharing |
| JP2001273786A (ja) * | 2000-03-29 | 2001-10-05 | Kawasaki Steel Corp | サンプル・ホールド回路 |
| KR100477564B1 (ko) * | 2002-08-19 | 2005-03-18 | 이디텍 주식회사 | 영상출력시스템에 내장되는 에이디변환기의 트랙앤홀드회로장치 |
| US20090072868A1 (en) * | 2007-09-17 | 2009-03-19 | Samsung Electronics Co., Ltd. | Wideband track-and-hold amplifier |
| JP5053978B2 (ja) * | 2008-10-20 | 2012-10-24 | 株式会社豊田中央研究所 | ホールド回路 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3581305A (en) * | 1968-07-17 | 1971-05-25 | Texaco Inc | Sequential approximation pulse height analog-to-digital converter |
| DE2441192C2 (de) * | 1974-08-28 | 1982-06-03 | Rohde & Schwarz GmbH & Co KG, 8000 München | Abtast- und Halte-Schaltung zum Ermitteln des in einem periodischen Signal enthantenen Spannungswertes |
| JPS5267250A (en) * | 1975-11-03 | 1977-06-03 | Gen Electric | Analoggtoodigital converter |
| US4070667A (en) * | 1975-11-03 | 1978-01-24 | General Electric Company | Charge transfer analog-to-digital converter |
| CA1045217A (en) * | 1976-02-10 | 1978-12-26 | Glenn A. Pollitt | Constant impedance mosfet switch |
| US4065766A (en) * | 1976-03-18 | 1977-12-27 | General Electric Company | Analog-to-digital converter |
| US4074260A (en) * | 1976-05-24 | 1978-02-14 | General Electric Co. | Analog-to-digital converter |
| US4070666A (en) * | 1976-06-21 | 1978-01-24 | General Electric Company | Automatic polarity sensing analog-to-digital converter |
| JPS5461454A (en) * | 1977-10-07 | 1979-05-17 | Gen Electric | Charge transfer type ad converter circuit |
| US4180807A (en) * | 1977-11-17 | 1979-12-25 | General Electric Company | Charge transfer circuit with voltage threshold compensating means |
| US4138666A (en) * | 1977-11-17 | 1979-02-06 | General Electric Company | Charge transfer circuit with threshold voltage compensating means |
| US4250494A (en) * | 1979-07-09 | 1981-02-10 | General Electric Company | Charge transfer analog-to-digital converter with precise charge control |
| EP0176596B1 (en) * | 1982-11-26 | 1990-07-18 | Mitsubishi Denki Kabushiki Kaisha | Analog input circuit |
| JPH067647B2 (ja) * | 1984-07-27 | 1994-01-26 | 株式会社日立製作所 | パルス発生回路 |
-
1988
- 1988-05-26 US US07/198,941 patent/US4922130A/en not_active Expired - Lifetime
-
1989
- 1989-05-26 JP JP1134494A patent/JP2975378B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4922130A (en) | 1990-05-01 |
| JPH02243967A (ja) | 1990-09-28 |
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