DE69717469T2

DE69717469T2 - Taktdurchgriffsverminderungssystem für stromgeschaltete speicherzellen

Info

Publication number: DE69717469T2
Application number: DE69717469T
Authority: DE
Inventors: Jean-Jacques Kazazian
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 1996-09-16
Filing date: 1997-09-04
Publication date: 2003-06-26
Anticipated expiration: 2017-09-05
Also published as: CN1163909C; DE69717469D1; HK1021064A1; KR100466082B1; EP0925588B1; US5783952A; EP0925588A1; KR20000036128A; EP0925588A4; TW337019B; JP2001523371A; WO1998011554A1; CN1234902A

Description

Technisches Gebiet

Die Erfindung betrifft Schalt-Stromspeicherzellen mit verringertem Taktsperrvermögensfehler.

Stand der Technik

Nach vielen Jahren des abnehmenden Interesses besteht derzeit ein zunehmendes Interesse an integrierten analogen Schaltungen wie z. B. integrierten Analogsignalprozessoren. Herkömmlich sind diese Schaltungen im Spannungsbereich ausgelegt und erfüllten ihre Aufgabe manchmal durch Übertragen von Spannungen von einem Kondensator zum anderen. Um eine hohe Genauigkeit zu erreichen, erfordert diese Methode jedoch große, lineare integrierte Kondensatoren, die wiederum CMOS-Prozesse der oberen Leistungsklasse unter Verwendung von speziellen Verfahren wie z. B. eines Doppel-Poly-Prozesses erfordern. Diese speziellen CMOS-Verfahren sind in VLSI- und sogar LSI- Prozessen schwierig zu implementieren.
Eine Schaltstrom-, "SI", Schaltungsanordnung ist eine neue Methode, durch die analoge Funktionen durch Manipulieren des Stroms erfüllt werden. Das heißt, abgetastete Stromgrößen werden im Gegensatz zu Spannungsgrößen verwendet, um Signale darzustellen. Da SI-Schaltungen im Strombereich arbeiten, können sie mit niedrigeren Versorgungsspannungen arbeiten und verbrauchen weniger Leistung als üblichere auf Spannung basierende analoge ICs. Da SI-Schaltungen noch vorteilhafter Signale durch die Steuerung des Stroms anstatt das Laden und Entladen von Kondensatoren manipulieren, erfordern sie keine linearen Kondensatoren mit hoher Qualität, um hohe Leistungen zu erzielen, und können potentiell höhere Geschwindigkeiten erreichen. Daher erfordern SI-Schaltungen keine speziellen CMOS-Prozesstechniken und können unter Verwendung einer Standard-VLSI-Digitalverarbeitung implementiert werden. Folglich ermöglicht SI einem, sowohl digitale als auch analoge Funktionen in einer gemeinsamen IC zu kombinieren.
Eine SI-Schaltungsanordnung weist jedoch einige Nachteile auf. Um eine Schaltung mit hoher Leistung zu erzielen, muss erstens jede abgetastete Stromgröße einen hohen Grad an Genauigkeit aufweisen. Wenn Standard-Stromspiegel verwendet werden, müssen die Transistoren in beiden Zweigen eines Stromspiegels sehr eng abgeglichen werden, um eine genaue Ausgangskopie eines Eingangsstroms sicherzustellen. Standard-CMOS-Prozesse können keinen ausreichend hohen Abgleich von Transistoren für SI-Schaltungen mit hoher Leistung erzielen.
Diese Abhängigkeit vom Transistorabgleich kann unter Verwendung von Stromspeicherzellen vermieden werden. Wie in Fig. 1 dargestellt, sollte eine Stromspeicherzelle 11, die auch als Stromkopierer oder dynamischer Stromspiegel bekannt ist, in der Lage sein, während einer Abtastphase des Betriebs eine genaue Kopie eines Eingangsstroms Iin zu erzeugen und dann während einer Haltephase des Betriebs den kopierten Strom als Ausgangsstrom Iout zu reproduzieren. Die Stromspeicherzelle 11 kann man sich effektiv als auf Strom basierende Abtast- und Halteschaltung vorstellen. Während einer ersten Betriebsphase Φ1 ist der Schalter 13 geschlossen, der Schalter 15 ist geöffnet und das Abtast- und Halte-Steuereingangssignal S/H wird auf Abtasten "S" gesetzt. Während dieser Zeit wird der Eingangsstrom Iin gemessen und durch die Stromspeicherzelle 11 wird eine Kopie des Eingangsstroms Iin erzeugt. Während einer zweiten Betriebsphase Φ2 ist der Schalter 13 geöffnet, der Schalter 15 ist geschlossen und das S/H- Steuereingangssignal wird auf Halten "H" gesetzt. Die Stromspeicherzelle 11 erzeugt dann einen Ausgangsstrom Iout mit einer gleichen Größe wie der für Iin gemessenen. Da Iout auf einer Messung von Iin und nicht auf Iin direkt basiert, hängt die Stromspeicherzelle 11 nicht vom statischen Elementabgleich ab und kann daher in einer Anwendung mit hoher Genauigkeit unter Verwendung von Standard-CMOS- Prozessen verwendet werden.
Mit Bezug auf Fig. 2 ist eine interne Ansicht einer grundlegenden Stromspeicherzelle 11 dargestellt. Ein Eingangsstrom Iin kann bidirektional sein, aber aufgrund von physikalischen Anforderungen des Stromduplikators 10, der erfordert, dass einige Elemente konstant in Durchlassrichtung vorgespannt werden, ist es erforderlich, eine konstante Versatzstromquelle 17 zu verwenden. Die Stromquelle 17 stellt einen Bezugsstrom Iref bereit, der, wenn er am Knoten 25 zu Iin addiert wird, sicherstellt, dass der Stromduplikator 10 immer einen unidirektionalen Strom sieht.
Während einer Abtastphase Φ1, wenn der Schalter 13 geschlossen ist und der Schalter 15 geöffnet ist, empfängt der Stromduplikator 10 einen Strom Iref + Iin am Knoten 25. Während der Haltephase Φ2 ist der Schalter 13 geöffnet, der Schalter 15 ist geschlossen und der Stromduplikator 10 hält idealerweise einen konstanten Stromwert von Iref + Iin aufrecht. Die konstante Stromquelle 17 liefert den Strom Iref, aber da der Schalter 15 geschlossen ist, muss eine invertierte Kopie des Eingangsstroms, -Iin, durch Iout zum Knoten 25 geliefert werden.
Eine typische Schaltungsebenenimplementierung einer grundlegenden Stromspeicherzelle des Standes der Technik ist in Fig. 3 gezeigt. Es ist gezeigt, dass der Stromduplikator 10 einen nMOS-Transistor 19 umfasst, der einen Stromweg vom Knoten 25 zur Erdung vorsieht und eine Gate-Source-Eigenkapazität 21 aufweist. Ein Schalter 23 koppelt den Knoten 25 mit dem Gate des Transistors 19 während der Abtastphase Φ1 und isoliert den Knoten 25 vom Gate des Transistors 19 während einer Haltephase Φ2.
Während der Abtastphase Φ1 sind die Schalter 13 und 23 geschlossen und der Schalter 15 ist geöffnet. Der Eingangsstrom Iin und der Bezugsstrom Iref werden am Knoten 25 summiert und an den Drainpol des Transistors 19 angelegt. Wenn der Schalter 23 geschlossen ist, wirkt der Transistor 19 als in Durchlassrichtung vorgespannter, als Diode angeschlossener Transistor und der Eigenkondensator 21 lädt sich auf eine Gatespannung Vg auf, die erforderlich ist, um den Strom Iref + Iin durch den Transistor 19 zu erzeugen.
Während der Haltephase Φ2 sind die Schalter 13 und 23 geöffnet und der Schalter 15 ist geschlossen. Die Gatespannung Vg, die erforderlich ist, um den Strom Iref + Iin zu erzeugen, wird durch die Eigenkapazität 21 aufrechterhalten. Tatsächlich verhält sich der Transistor 19 nun wie ein Speicher-nMOS-Transistor. Der Eingangsstrom Iin wird dadurch gespeichert. Da die konstante Stromquelle 17 Iref liefert, aber der Speichertransistor 19 Iref + Iin erfordert, muss der Strom Iin durch eine Last am Ausgang geliefert werden und der Ausgangsstrom Iout wird zu einer inversen Kopie des Eingangsstroms, -Iin.
Die grundlegende Stromspeicherzelle 11 von Fig. 3 leidet unter zwei Grundproblemen, die sich aus ihrer physikalischen Schaltungsstruktur ergeben. Das erste Problem ist ein Fehler, der durch die Kanallängenmodulation des Transistors 19 eingeführt wird, welche durch den Kanaleffekt verursacht wird. Der Kanaleffekt ändert die Steilheitsverstärkung des Transistors 19 und ändert dadurch die Menge an Strom, der für eine gegebene Gatespannung Vg erzeugt wird. Der Transistor 19 leidet unter dem Kanaleffekt, wenn seine Drain-Source-Spannung Vds während sowohl der Abtast- als auch der Haltephase nicht konstant gehalten wird. Das heißt, wenn die Vds-Spannung des Transistors 19, die sich aus einem Eingangssignal durch den Schalter 13 ergibt, anders ist als die Vds-Spannung des Transistors 19, die sich aus einem Lastsignal durch den Schalter 15 ergibt, dann führt der Transistor 19 aufgrund des Kanaleffekts einen Fehlerstrom ein, obwohl seine Gatespannung Vgs konstant gehalten wird.
In Electronics Letters, 1990, Band 26, Nr. 19, Seiten 1593- 1595 und in Electronics Letters, 1990, Band 26, Nr. 5, Seiten 303-305, wurde gezeigt, dass die Verwendung von einfachen und geregelten Kaskoden, die zwischen dem Knoten 25 und dem Drainpol des Speicherkondensators 19 angelegt werden, den Kanaleffekt mildern, indem sie die Vds des Transistors 19 trotz Spannungsschwankungen am Knoten 25 relativ konstant halten. Das US-Pat. Nr. 5 296 752, Groeneveld et al., lehrt eine Stromspeicherzelle, die geregelte Kaskoden verwendet.
Das zweite Problem, das Stromspeicherzellen belastet, ergibt sich aus dem physikalischen Verhalten des Schalters 23. Mit Bezug auf Fig. 4 wird der Schalter 23, wie es auf dem Fachgebiet üblich ist, als nMOS-Transistor 27 implementiert. Der Transistor 27 koppelt den Knoten 25 selektiv mit dem Gate des Speichertransistors 19 als Reaktion auf das Steuereingangssignal S/H. Eine Gate- Source-Eigenkapazität 29 des Transistors 27 koppelt das Signal S/H effektiv mit dem Gate des Speichertransistors 19. Wenn sich das Signal S/H von der Abtastphase zur Haltephase ändert, d. h. sich von einem hohen auf einen niedrigen Pegel ändert, wird somit ein proportionaler Spannungsabfall durch die Kapazität 29 zum Gate des Transistors 19 übertragen. Dies führt einen ersten Gatespannungsfehler am Gate des Transistors 19 ein, der als Überlappungskapazitätsfehler bezeichnet wird.
Der Schalttransistor 27 führt auch einen zweiten Fehler ein. Wenn das Steuereingangssignal S/H eine hohe Spannung an das Gate des Schalttransistors 27 anlegt, sammelt sich eine gewisse Menge an Ladung q1 + q2 in seinem Kanalbereich an. Wenn das Signal S/H auf einen niedrigen Pegel gebracht wird, verlässt die Ladung q2 den Kanalbereich durch den Drainpol, aber die Ladung q1 verlässt den Kanalbereich durch den Sourcepol und verteilt sich am Gate des Speichertransistors 19 wieder. Dies führt einen zweiten Gatefehler ein, der als Ladungsinjektion bezeichnet wird, welcher zusammen mit dem Überlappungskapazitätsfehler eine Netto-Gatefehlerspannung Vcft am Gate des Speichertransistors 19 anlegt. Die Netto-Gatefehlerspannung Vcft wird üblicherweise als Taktsperrvermögensfehler bezeichnet und kann die Leistung einer Stromspeicherzelle stark begrenzen.
Das Ausmaß des Taktsperrvermögensfehlers hängt von den relativen Kapazitäten des Schalttransistors 27 und des Speichertransistors 19 ab. Es wurde festgestellt, dass das Hinzufügen eines großen physikalischen Kondensators, der zwischen das Gate und den Sourcepol des Speichertransistors 19 gekoppelt wird, den Taktsperrvermögensfehler verringern, aber nicht beseitigen kann. Die im US-Pat. Nr. 5 296 752, Groeneveld et al., gelehrte Stromspeicherzelle zeigt auch die Verwendung von hinzugefügten physikalischen Kondensatoren. Die Größe eines zusätzlichen Kondensators ist jedoch durch die Nutzflächen- und Frequenzbegrenzungen eingeschränkt.
In Electronics Letters, 1993, Band 29, Nr. 16, Seiten 1400- 1401, stellt Hughes et al. eine Stromspeicherzelle ähnlich der im US-Pat. Nr. 4 958 123, Hughes, gelehrten dar, die den Taktsperrvermögensfehler durch Zerlegen der Abtastphase Φ1 in eine erste und eine zweite Abtastteilphase Φ1a bzw. Φ1b verringert.
Mit Bezug auf Fig. 5 verhält sich die Stromspeicherzelle von Hughes während der ersten Abtastteilphase Φ1a wie die bisher erörterte typische Stromspeicherzelle mit einem Eingangsstrom Iin und einer Bezugsstromquelle Iref. Während dieser ersten Abtastteilphase Φ1a sind die Schalter 33, 43 und 49 geschlossen und die Schalter 35 und 45 sind geöffnet. Der pMOS-Transistor 31 verhält sich folglich wie eine konstante Stromquelle, die durch eine konstante Spannung Vref gesteuert wird. Die Speicherzelle von Hughes beendet die erste Teilphase Φ1a durch Öffnen des Schalters 49 und dadurch Speichern des Eingangsstroms Iin, des Bezugsstroms Iref und eines zusätzlichen ersten Taktsperrvermögensfehler-Stroms in einer Weise ähnlich einer typischen Stromspeicherzelle unter Verwendung eines Kondensators 46 über der Gate- und der Sourceelektrode eines nMOS-Speichertransistors 47.
Im Gegensatz zu einer typischen Stromspeicherzelle bleibt jedoch der Eingangsstrom Iin an die Stromspeicherzelle durch den Schalter 43 angelegt, welcher für eine Periode geschlossen bleibt, nachdem der Schalter 49 geöffnet wird und der nMOS-Speichertransistor 47 die vorstehend erwähnten Ströme gespeichert hat.
Diese Periode bildet die zweite Abtastteilphase Φ1b. Während der zweiten Abtastteilphase Φ1b wird die Stromquelle Iref von Hughes durch Öffnen des Schalters 33 und Schließen des Schalters 35 in einen als Diode angeschlossenen pMOS-Transistor umgewandelt. Effektiv bildet dies einen zweiten Speichertransistors 31, wenn auch vom pMOS-Typ. Der als Diode angeschlossene pMOS-Transistor 31 liefert einen beliebigen Strom, der für den nMOS- Speichertransistor 47 erforderlich ist, der nicht vom Eingangsstrom Iin geliefert wird. Das heißt, der pMOS- Speichertransistor liefert sowohl den Bezugsstrom, der vorher durch Vref gesteuert wird, als auch den zusätzlichen ersten Taktsperrvermögensfehler-Strom, der durch die Wirkung des Schalters 49 auf den nMOS-Speichertransistor 47 eingeführt wird. Somit wird der Eingangsstrom Iin nicht beeinflusst, selbst wenn der nMOS-Speichertransistor 47 nicht gleiche Summen von Strom während der ersten Φ1a und der zweiten Φ1b Abtastteilphase liefert.
Sobald der pMOS-Speichertransistor eingeschwungen ist, beginnt die Haltephase Φ2 durch Öffnen der Schalter 43 und 35 und Schließen des Schalters 45. Dies bewirkt, dass der pMOS-Speichertransistor 31 seinen Strom durch einen zweiten Kondensator 37 speichert. Der Durchbruch der Diodenverbindung des pMOS-Transistors 31 verursacht, dass ein zusätzlicher, zweiter Sperrvermögensfehler vom Kondensator 37 gespeichert wird. Gemäß Hughes verhält sich der Knoten 30, der die Drainpole der pMOS- 31 und nMOS- 47 Speichertransistoren verbindet, wie eine virtuelle Erdung und seine Spannung bleibt trotz des Hinzufügens oder Entfernens von Iin, unverändert. Daher bleiben die Drain- Source-Spannungen der Transistoren 31 und 47 relativ unverändert und verringern dadurch den Kanaleffekt. Hughes erläutert ferner, dass der zweite Taktsperrvermögensfehler, der durch den pMOS-Speichertransistor 31 eingeführt wird, relativ konstant gemacht werden kann, so dass er in einer späteren Schaltungsstufe aufgehoben werden kann.
Es ist eine Aufgabe der vorliegenden Erfindung, eine Stromspeicherzelle mit einem verringerten Taktsperrvermögensfehler bereitzustellen.
Es ist eine weitere Aufgabe dieser Erfindung, eine Stromspeicherzelle bereitzustellen, die nicht durch den Kanaleffekt des Speichertransistors nachteilig beeinflusst wird.
Es ist eine weitere Aufgabe dieser Erfindung, eine Stromspeicherzelle bereitzustellen, die gleichzeitig den Taktsperrvermögensfehler und den Kanaleffekt ohne viel hinzugefügte komplizierte Schaltungsanordnung kompensiert.
Es ist eine weitere Aufgabe dieser Erfindung, eine Stromspeicherzelle bereitzustellen, die nicht nur auf der Speicherung der Gate-Source-Spannung eines Speichertransistors zum Speichern eines Eingangsstroms beruht.

Offenbarung der Erfindung

Die obigen Aufgaben wurden durch eine Stromspeicherzelle gelöst, die den Kanaleffekt ausnutzt und ihn als Teil einer zweistufigen Abtastphase verwendet, um einen Eingangsstrom zu speichern. Die Stromspeicherzelle der vorliegenden Erfindung weist eine Abtastphase und eine Haltephase auf, aber die Abtastphase ist in eine Abtasterfassungsphase und die Abtastkorrekturphase unterteilt.
Eine Stromspeicherzelle gemäß der vorliegenden Erfindung umfasst einen Eingangsschalter zum Koppeln eines Eingangsstroms mit einem Summierknoten während sowohl der Abtasterfassungs- als auch der Abtastkorrekturphase, eine konstante Stromquelle, die kontinuierlich in den Summierknoten einspeist, einen Ausgangsschalter zum Koppeln des Summierknotens mit einer Ausgangsleitung während der Haltephase, ein Mittel zum Speichern einer Modulationsspannung und eine Stromduplikatorzelle. Das Mittel zum Speichern einer Modulationsspannung ist mit dem Summierknoten gekoppelt und wird in der vorliegenden Offenbarung als Modulationsspannungsspeicher bezeichnet. Der Modulationsspannungsspeicher ist ferner mit dem Stromduplikator zwischen dem Summierknoten und einer Bezugserdung in Reihe geschaltet. Der Stromduplikator umfasst einen Speichertransistor.
Der Stromduplikator reagiert auf die Abtasterfassungsphase und der Modulationsspannungsspeicher reagiert auf die Abtastkorrekturphase. Während der Abtasterfassungsphase wird die Summe eines Eingangsstroms, der konstanten Stromquelle und eines Taktsperrvermögensfehlers im Stromduplikator gespeichert. Wenn der Eingangsstrom immer noch an den Summierknoten angelegt wird, induziert die Abtastkorrekturphase absichtlich den Kanaleffekt im Speichertransistor des Stromduplikators in einem Grad, der ausreicht, um die Wirkungen des gespeicherten Taktsperrvermögensfehlers aufzuheben. Eine Drainspannungsänderung, die sich direkt aus dem Kanaleffekt ergibt, wird am Knoten induziert, der den Stromduplikator mit dem Modulationsspannungsspeicher koppelt. Die Drainspannungsänderung wird als Maß für das Ausmaß des Kanaleffekts verwendet, der im Stromduplikator induziert wird, um den Taktsperrvermögensfehler zu kompensieren.
Der Modulationsspannungsspeicher reagiert auf die Abtastkorrekturphase durch Speichern der Drainspannungsänderung und Aufrechterhalten der Drainspannungsänderung während der Haltephase.
Während der Haltephase werden sowohl das Maß für den Kanaleffekt als auch die Summe des Eingangsstroms, der konstanten Stromquelle und des Taktsperrvermögensfehlers an den Stromduplikator angelegt, um den Eingangsstrom mit einem aufgehobenen Kanaleffektfehler zu reproduzieren.
Im vorliegenden Ausführungsbeispiel der Erfindung wird der Stromduplikator als erster Speicher-MOS-Transistor mit einem ersten Abtastschalter, der selektiv das Gate des ersten Speichertransistors mit seinem Drainpol koppelt, implementiert. Der Stromduplikator wird als zweiter Speichertransistor mit einem Drainpol, der mit dem Summierknoten gekoppelt ist, einem Sourcepol, der mit dem Drainpol des ersten Speichertransistors gekoppelt ist, und einem zweiten Abtastschalter, der selektiv das Gate des zweiten Speichertransistors mit seinem Drainpol koppelt, implementiert.

Kurzbeschreibung der Zeichnungen

Fig. 1 ist ein Blockdiagramm einer idealen Stromspeicherzelle.
Fig. 2 ist eine grundlegende Stromspeicherzelle des Standes der Technik.
Fig. 3 ist eine Transistorebenen-Stromspeicherzelle des Standes der Technik, die den Stromduplikator von Fig. 2 zeigt.
Fig. 4 ist eine Transistorebenenschaltung, die eine Fehlerquelle in der grundlegenden Stromspeicherzelle des Standes der Technik von Fig. 3 identifiziert.
Fig. 5 ist eine Stromspeicherzelle des Standes der Technik, die eine Abtastphase einer Abtast- und Halte- Stromspeicherzelle in zwei Abtastteilphasen unterteilt.
Fig. 6 ist ein Blockdiagramm einer erfindungsgemäßen Stromspeicherzelle.
Fig. 7 ist eine Transistorebenen-Implementierung einer erfindungsgemäßen Stromspeicherzelle.
Fig. 8 ist eine Schar von Vgs-Stromkurven, die das Verhalten des Speichertransistors von Fig. 7 zeigen.
Fig. 9 ist ein zweites Ausführungsbeispiel einer erfindungsgemäßen Stromspeicherzelle mit ferner einem gedämpften Taktsperrvermögensfehler.
Fig. 10 ist ein drittes Ausführungsbeispiel einer erfindungsgemäßen Stromspeicherzelle mit einer geregelten Kaskodenausgangsstufe.
Fig. 11 ist die Stromspeicherzelle von Fig. 10, die durch physikalische Speicherkondensatoren weiter erweitert ist.

Beste Art zur Ausführung der Erfindung

Mit Bezug auf Fig. 6 liefert eine konstante Stromquelle 51 einen konstanten Strom Iconst zum Stromsummierknoten 50. Ein Eingangsstrom Iin hat zum Stromsummierknoten 50 durch den Schalter 53 Zugang und ein Ausgangsstrom Iout hat zum Stromsummierknoten 50 durch den Schalter 55 Zugang. Ein Mittel zum Speichern einer Modulationsspannung 57 und eine Stromduplikatorzelle 61 sind zwischen dem Stromsummierknoten 50 und einer Bezugserdung in Reihe geschaltet.
Die Operation der Stromspeicherzelle von Fig. 6 ist in eine Abtastphase ΦS und eine Haltephase ΦH unterteilt. Die Abtastphase ΦS ist in eine erste Abtasterfassungsphase ΦS1 und eine zweite Abtastkorrekturphase ΦS2 weiter unterteilt. Während beider Abtastphasen ΦS1 und ΦS2 ist der Schalter 53 geschlossen, was Iin zum Knoten 50 gelangen lässt, und der Schalter 55 ist geöffnet, was den Knoten 50 von Iout isoliert.
Die Abtastphase ΦS beginnt mit der Abtasterfassungsphase ΦS1, während der Iin plus Iconst unbehindert vom Knoten 50 durch den Modulationsspannungsspeicher 57 und den Stromduplikator 61 zur Bezugserdung fließen. Der Stromduplikator 61 erhält ein Maß des Stroms und die ΦS1- Leitung signalisiert das Ende der Abtasterfassungsphase, was bewirkt, dass der Stromduplikator einen Strom Iin + Iconst speichert und beginnt, einen äquivalenten Strom plus einen Taktsperrvermögensfehler zu erzeugen.
Gewöhnlich würde der Taktsperrvermögensfehler verursachen, dass der Stromduplikator 61 eine Fehlerstromkomponente in den gespeicherten Strom Iin + Iconst einführt, aber da sich die Stromspeicherzelle von Fig. 6 noch in einer Abtastbetriebsart befindet und der Schalter 53 geschlossen bleibt, bleibt der gesamte Strom, der in den Knoten 50 einfließt, unverändert bei Iin + Iconst. Daher wird der Stromduplikator 61 gezwungen, trotz seines Taktsperrvermögensfehlers dieselbe Menge an Strom während der Abtastkorrekturphase ΦS2 zu erzeugen wie während der Abtasterfassungsphase ΦS1. Dieses Erzwingen von Strom bewirkt, dass der Stromduplikator 61 den Kanaleffekt induziert, der eine Modulationsspannung Vmod am Knoten 56 verursacht, wie nachstehend erläutert. Die Modulationsspannung Vmod ist effektiv eine Korrekturspannung, um die Wirkungen des Taktsperrvermögensfehlers, der durch den Stromduplikator 61 erlitten wird, aufzuheben.
Sobald sich der Knoten 56 auf die Modulationsspannung Vmod eingeschwungen hat, die zum Kompensieren des Taktsperrvermögensfehlers erforderlich ist, signalisiert die Leitung ΦS2 das Ende der Abtastkorrekturphase, was bewirkt, dass der Modulationsspannungsspeicher 57 den Wert von Vmod speichert. Das Ende der Abtastkorrekturphase ΦS2 signalisiert auch das Ende der gesamten Abtastphase ΦS, was bewirkt, dass sich der Schalter 53 öffnet und der Schalter 55 schließt.
Dies bildet die Haltephase ΦS2. Obwohl Inn nicht mehr an den Knoten 50 angelegt wird, hält der Modulationsspannungsspeicher 57 eine Spannung Vmod am Knoten 56 konstant. Daher wird der Stromduplikator 61 gezwungen, das Ausmaß des Kanaleffekts, der erforderlich ist, um den Taktsperrvermögensfehler, den er sich während der Abtasterfassungsphase ΦS1 zugezogen hat, zu kompensieren und zu korrigieren, aufrechtzuerhalten. Folglich erzeugt der Stromduplikator 61 trotz seines Taktsperrvermögensfehlers weiterhin einen Strom gleich Iin + Iconst. Da die konstante Stromquelle 51 Iconst liefert, muss Iout einen Wert -Iin liefern.
Ganz im Gegensatz zum Stand der Technik, der sich um eine zusätzliche Schaltungsanordnung kümmern muss, um den Kanaleffekt des Stromduplikators 61 zu verringern, und dadurch irgendwelche zusätzlichen Fehler, die durch den Kanaleffekt verursacht werden, zu mildern, fördert die Stromspeicherzelle ferner tatsächlich den Kanaleffekt an der Duplikatorzelle 61. Tatsächlich speichert und reproduziert die Stromspeicherzelle der vorliegenden Erfindung einen kopierten Eingangsstrom Iin durch Speichern eines Maßes Vmod des Kanaleffekts und dann Zwingen des Stromduplikators 61, in sich das gemessene Ausmaß des Kanaleffekts zu induzieren.
Mit Bezug auf Fig. 7 ist eine Transistorebenen- Implementierung einer Stromspeicherzelle gemäß der vorliegenden Erfindung gezeigt. Den Elementen in Fig. 7 mit ähnlichen Funktionen wie in Fig. 6 sind ähnliche Bezugszeichen gegeben und sie sind vorstehend erläutert.
In Fig. 7 ist gezeigt, dass der Stromduplikator 61 aus einem Speichertransistor M1 mit einem Gate 60, das durch einen Schalter 63, der auf die Leitung ~51 reagiert, selektiv mit seinem Drainpol 62 gekoppelt wird, besteht. Der Sourcepol 64 des Speichertransistors M1 ist mit einer Bezugserdung gekoppelt und eine Eigenkapazität 65 koppelt seine Gateelektrode 60 mit seiner Sourceelektrode 64.
In diesem Ausführungsbeispiel weist der Modulationsspannungsspeicher 57 eine Struktur ähnlich jener des Stromduplikators 61 auf, aber es wäre für Fachleute selbstverständlich, dass andere Verfahren zum Speichern einer Spannung Vmod zur Verfügung stehen. Der Modulationsspannungsspeicher 57 umfasst einen zweiten nMOS- Speichertransistor M2, dessen Drainpol 52 mit dem Stromsummierknoten 50 gekoppelt ist, und dessen Sourcepol 54 mit dem Drainpol 62 von M1 am Knoten 56 gekoppelt ist. Das Gate 58 von M2 wird durch einen zweiten Schalter 59, der auf die Leitung ΦS2 reagiert, selektiv mit seinem Drainpol 52 gekoppelt.
Die Abtasterfassungsphase ΦS1 beginnt durch Schließen der Schalter 53, 59 und 63 und Öffnen des Schalters 55. Der Summierknoten 50 empfängt dann die Ströme Iin und Iconst. Die Summe der Ströme Iin und Iconst strömt durch den Speichertransistor M2 des Modulationsspannungsspeichers 57 und den Speichertransistor M1 des Stromduplikators 61.
Wenn der Schalter 63 geschlossen ist, ist M1 als Diode angeschlossen und seine Spannung vom Gate 60 zum Sourcepol 64 ist die gleiche wie seine Spannung vom Drainpol 62 zum Sourcepol 64. Die Spannung am Gate 60 von M1 steigt dann auf einen Wert, der für einen Strom vom Drainpol 62 zum Sourcepol 64 von Iin + Iconst förderlich ist. Die Eigenkapazität 65 lädt sich auf den Wert der Spannung des Gates 60 auf.
Wenn der Schalter 59 geschlossen ist, ist M2 auch als Diode angeschlossen und seine Spannung vom Gate 58 zum Sourcepol 54 stellt sich auch auf einen Wert ein, der für einen Strom von Iin + Iconst förderlich ist. Da jedoch der Sourcepol 54 von M2 mit dem Drainpol 62 von M1 verbunden ist, verfolgt die Spannung am Gate 58 von M2 die Spannung am Drainpol 62 von M1.
Sobald sich das Gate 60 von M1 auf eine stationäre Spannung eingeschwungen hat, signalisiert die Leitung ΦS1 das Ende der Abtasterfassungsphase ΦS1 und den Beginn der Abtastkorrekturphase ΦS2 durch Öffnen des Schalters 63. Alle anderen Schalter bleiben unverändert. Das Öffnen des Schalters 63 addiert eine erste Taktsperrvermögensfehler- Spannung Vcft1 zur Kapazität 65 aufgrund der Überlappungskapazität und Ladungsinjektion des Schalters 63, wie vorstehend erläutert. Somit will der Speichertransistor M1 einen Strom Iin + Iconst plus eine zusätzliche Fehlerstromkomponente entsprechend der addierten Taktsperrvermögensfehler-Spannung V~ft1 an seinem Gate steuern. Da jedoch die Ströme Iin und Iconst, die in den Summierknoten 50 einfließen, unverändert bleiben, wird M1 dazu gebracht, trotz der ersten Taktsperrvermögensfehler- Spannung Vcft1 weiterhin denselben Strom Iin + Iconst zu liefern.
Dies bedeutet, dass, obwohl M1 ursprünglich einen Strom Iin + Iconst für eine gegebene Gatespannung Vg erzeugt hat, er nun denselben Strom Iin + Iconst für eine andere Gatespannung Vg + Vcft1 erzeugen muss. Dazu muss sich die Steilheitsverstärkung von M1 notwendigerweise ändern. Dies wird durch die Wirkung des Kanaleffekts an M1 hervorgebracht. Das heißt, die Größe des Inversionskanals in M1 wird dazu gebracht, zu modulieren, um eine neue Steilheitsverstärkung gm zu erzielen. Die neue gm verursacht dann, dass sich die Spannung am Drainpol 62 von M1 ändert. Im Wesentlichen wird die Spannung am Drainpol 62 zu einem Maß für das Ausmaß des Kanaleffekts, der erforderlich ist, um den Taktsperrvermögensfehler Vcft1 von M1 zu kompensieren und zu korrigieren und einen konstanten Strom von Iin + Iconst aufrechtzuerhalten.
Die Wirkungen des Kanaleffekts an M1 sind in Fig. 8 graphisch dargestellt. In Fig. 8 ist der Drain-Source-Strom IdsM1 als Funktion der Drain-Source-Spannung VdsM1 des Transistors M1 für zwei Gate-Source-Spannungen VgsM1 von M1 dargestellt.
Die Kurve VgsMΦS1 ist eine Darstellung der Stromkurve in M1 am Ende der Abtasterfassungsphase ΦS1. Das heißt VgsM1ΦS1 stellt die Gatespannung an M1 am Ende der Abtasterfassungsphase ΦS1 dar, wenn die Gatespannung an M1 auf einen Wert angestiegen ist, der zum Leiten eines Stroms Iin + Iconst förderlich ist. Wenn sich die Gatespannung von M1 einmal auf einen Gatewert von VgsM1ΦS1 eingeschwungen hat, hat seine Drainspannung einen entsprechenden Anfangswert Vdsinitial erreicht. Dieser ist in dem Kurvenbild als Punkt "A" ausgewiesen.
Am Beginn der Abtastkorrekturphase ΦS2, wenn sich der Schalter 63 geöffnet hat, wird eine erste Taktsperrvermögensfehler-Spannung Vcft1 zur Gatespannung von M1 addiert. Die Kurve VgsM1ΦS2 identifiziert diese neue Gatespannung und ist gleich der Gatespannung am Ende der Abtasterfassungsphase, VgsM1ΦS1, plus Vcft1.
In Fig. 8 wird angenommen, dass der Schalter 63 von Fig. 7 als nMOS-Transistor implementiert ist, und daher wird weiter angenommen, dass Vcft1 einen negativen Wert aufweist. Folglich zeigt Fig. 8, dass Vcft1 verursacht, dass die Gatespannung M1 fällt.
Diese Annahme beruhtt auf zwei Faktoren. Erstens, wenn der Schalter 63 ein nMOS-Bauelement ist, dann öffnet er als Reaktion darauf, dass sich die Leitung ΦS1 von einem hohen auf einen niedrigen Pegel ändert. Dies würde aufgrund der Überlappungskapazität des Schalters 23 und des Speichertransistors M1 einen proportionalen Abfall an der Gatespannung von M1 verursachen. Zweitens, wenn der Schalter 23 ein nMOS-Bauelement ist, dann führt die Ladungsinjektion am Gate von M1 aufgrund des Öffnens des Schalters 23 zu einer Zunahme der Elektronen mit negativer Ladung, die die Gatespannung von M1 weiter senken würde. Diese Annahmen werden jedoch rein für Erläuterungszwecke gemacht und die Polarität von Vcft1 ist für die Erfindung nicht entscheidend.
Am Beginn der Abtastkorrekturphase ΦS2, die als Punkt "B" in Fig. 8 ausgewiesen ist, hat sich der Schalter 63 geöffnet und die Gatespannung von M1 ist auf einen neuen Wert von VgsM1ΦS2 abgefallen. Für eine gegebene konstante Drain-Source-Spannung von Vdsinitial würde ein Abfall der Gatespannung von M1 ebenso einen Abfall des Drainstroms von M1 von seinem Anfangswert von Iin + Iconst am Arbeitspunkt "A" auf einen Wert, der um einen Fehlerstrom Icft1 verringert ist, am Arbeitspunkt "B" verursachen.
Da jedoch M1 in der Stromzelle der vorliegenden Erfindung dazu gebracht wird, trotz der Änderung in seiner Gatespannung einen konstanten Strom von Iin + Iconst aufrechtzuerhalten, wird der Kanaleffekt in M1 induziert. M1 muss daher mehr Strom für eine gegebene niedrigere Gatespannung erzeugen. Folglich muss seine Steilheitsverstärkung modulieren, in diesem Fall zunehmen, und dies verursacht, dass seine Drainspannung dementsprechend auf einen neuen Wert von Vdsfinal am Arbeitspunkt "C" moduliert, d. h. ansteigt. Der Drainstrom von M1 am Arbeitspunkt "C" wird auf seinen Anfangswert von Iin + Iconst wieder hergestellt und die Enddrainspannung Vdsfinal ist ein Indikator für die neue Steilheitsverstärkung, die M1 benötigt, um den Taktsperrvermögensfehler Vcft1 zu kompensieren, der durch den Schalter 63 verursacht wird. Tatsächlich ist die Differenz von Vdsfinal und Vdsinitial ein Maß für die Änderung der Steilheitsverstärkung, d. h. das Ausmaß des Kanaleffekts, der erforderlich ist, um den Taktsperrvermögensfehler Ccft1 von M1 zu korrigieren.
Die Modulationsdrainspannung Vdsfinal am Drainpol 62 von M1 ist als Vmod in Fig. 7 ausgewiesen. Wie vorstehend erläutert, verfolgt die Spannung des Gates 58 von M2 die Spannung des Drainpols 62 von M1. Daher stellt sich die Spannung des Gates 58 von M2, d. h. moduliert, um ein ähnliches Ausmaß wie die Spannung des Drainpols 62 von M1 ein, und die Spannung des Gates 58 von M2 wird zu einem Maß für Vmod.
Am Ende der Abtastkorrekturphase ΦS2 werden die Schalter 59 und 53 geöffnet und der Schalter 55 wird geschlossen. Das Öffnen des Schalters 59 verursacht, dass die Spannung des Gates 58 von M2, die ein Maß für die Korrekturspannung Vmod hält, in der Eigenkapazität 67 gespeichert wird. Indem die Spannung des Gates 58 von M2 konstant gehalten wird, hält die Kapazität 67 effektiv Vmod konstant und bringt daher M1 dazu, das Ausmaß des Kanaleffekts aufrechtzuerhalten, das erforderlich ist, um einen Strom Iin + Iconst aufrechtzuerhalten. Mit anderen Worten, die Stromspeicherzelle der vorliegenden Erfindung speichert einen Eingangsstrom durch Speichern der Drainspannung des Speichertransistors M1.
Die Kapazität 67 speichert auch einen zweiten Taktsperrvermögensfehler Vcft2 am Gate 58 von M2, der durch den Schalter 59 verursacht wird, und Vcft2 führt eine Fehlerspannung in Vmod am Knoten 56 ein. Obwohl die Ladungsinjektion an M2 aufgrund des Schalters 59 dieselbe sein kann wie die Ladungsinjektion an M1 aufgrund des Schalters 63, ist die Wirkung des zweiten Taktsperrvermögensfehlers Vcft2 auf den Ids-Strom durch M2 und M1 viel geringer als die Wirkung, die durch Vcft1 verursacht wird.
Dies liegt an verschiedenen Verbundfaktoren, aber vorausgesetzt, dass der Strom durch M1 und M2 durch Ids = K1(Vgs - Vth)²(1 + K2Vds), wobei K1 eine Funktion der Größe und Technologie ist, K2 eine Funktion des Kanaleffekts ist und Vth die Schwellenspannung ist, definiert ist, ist es im Allgemeinen nicht möglich, eine exakte Größe für den verringerten Effekt des zweiten Taktsperrvermögensfehlers Vcft2 auf den Ids-Strom durch M2 und M1 anzugeben. Die exakte Fehlerverringerung hängt von verschiedenen Spannungswerten, Strömen, K1, K2 und der verwendeten Technologie ab, aber es wurde festgestellt, dass der durch Vcft2 eingeführte Stromfehler im Allgemeinen 10 bis 100-mal geringer ist als der Stromfehler aufgrund von Vcft1, der auf M1 allein wirkt, ohne M2. Man kann ein allgemeines Gefühl für die verringerte Wirkung von Vcft2 auf M2 erhalten, indem man beachtet, dass der zweite Taktsperrvermögensfehler Vcft2 über zwei Speichertransistoren M1 und M2 verteilt wird, und indem man beachtet, dass die Spannungswerte an den Elektroden von M2 viel höher sind als jene an M1, so dass die relative Wirkung einer Taktsperrvermögensfehler- Spannung auf M2 proportional verringert wird.
Somit reproduziert die Stromspeicherzelle von Fig. 7 einen Eingangsstrom nicht so sehr durch Speichern der Gate- Source-Spannung des Speichertransistors M1 des Stromduplikators wie im Stand der Technik, sondern reproduziert vielmehr einen Eingangsstrom durch Speichern der Drain-Source-Spannung von M1.
Ein zweites Ausführungsbeispiel einer Stromzelle gemäß der vorliegenden Erfindung ist in Fig. 9 gezeigt. Allen Komponenten mit einer ähnlichen Funktion wie beim Ausführungsbeispiel von Fig. 7 sind ähnliche Bezugszeichen gegeben und sie sind vorstehend erläutert.
In Fig. 9 ist ein physikalischer Kondensator 66 zwischen das Gate 60 von M1 und die Bezugserdung gekoppelt. Wie vorstehend erläutert, verringert die Verwendung eines physikalischen Kondensators den Taktsperrvermögensfehler von M1. Wie vorstehend speichert M2 eine Korrekturmodulationsspannung Vmod, die am Drainpol 62 von M1 abgegriffen wird und sich aus dem Kanaleffekt an M1 ergibt, aber obwohl der Taktsperrvermögensfehler von M1 durch die Wirkung von M2 aufgehoben wird, verringert die Verwendung des Kondensators 66 das Ausmaß des Korrekturkanaleffekts, der in M1 erlitten wird, und verringert dadurch die Spannungsmodulation am Drainpol 62 von M1. Die verringerte Spannungsmodulation bedeutet, dass M2 den Taktsperrvermögensfehler von M1 besser kompensieren kann.
Ein zweiter physikalischer Kondensator 68 ist auch zwischen das Gate 58 von M2 und die relative Erdung gekoppelt. Der zweite physikalische Kondensator 68 verringert nicht nur den von M2 erfahrenen zweiten Taktsperrvermögensfehler als Reaktion auf den Schalter 59, sondern hilft auch bei der Speicherung und Aufrechterhaltung der Korrekturmodulationsspannung Vmod am Gate 58 von M2.
Mit Bezug auf Fig. 10 sind allen Elementen mit einer ähnlichen Funktion wie in Fig. 7 ähnliche Bezugszeichen gegeben und sie sind vorstehend erläutert. In Fig. 10 ist eine geregelte Kaskodenschaltung 81 zwischen den Drainpol 52 von M2 und den Summierknoten 50 eingefügt. Die geregelte Kaskodenschaltung 81 erhöht die Ausgangsimpedanz der Stromspeicherzelle erheblich. Es muss betont werden, dass, während geregelte Kaskoden im Allgemeinen in Stromspeicherzellen des Standes der Technik für den Zweck der Verringerung des Kanaleffekts des Stromduplikator- Speichertransistors M1 wie vorstehend erläutert verwendet wurden, die geregelte Kaskode 81 in Fig. 10 mit dem Modulationsspannungs-Speichertransistor M2 und nicht mit dem Stromduplikator-Speichertransistor M1 gekoppelt ist. Somit wird die Spannung des Drainpols 52 von M1 durch die geregelte Kaskode 81 nicht konstant gehalten und sein Spannungswert kann als Reaktion auf den Kanaleffekt an M1 frei modulieren.
In der vorliegenden Erfindung wird die geregelte Kaskode 81 für ihre allgemeinere Anwendung in einer analogen Schaltungsanordnung zum Verstärken der Ausgangsimpedanz und Senken der Rückkopplungskapazitätskennlinie aller Feldeffekttransistoren verwendet. Unter Verwendung einer Kaskodenschaltungsstufe bei M2 kann die Stromspeicherzelle von Fig. 10 einen besseren Frequenzgang erzielen und unter einem größeren Spannungshub am Summierknoten 50 arbeiten. Da der Schalter 59 das Gate 58 von M2 selektiv mit dem Summierknoten 50 koppelt, wird die geregelte Kaskodenschaltung 81 in den Diodenanschluss von M2 eingeschlossen. Wenn der Schalter 59 geschlossen wird, wirkt die geregelte Kaskode 81 folglich wie die verstärkte Eingangsstufe eines geregelten Kaskodenstromspiegels. Wenn der Schalter 59 geöffnet wird und die Stromspeicherzelle in die Haltephase ΦH eintritt, verhält sich die geregelte Kaskodenschaltung 81 wie eine geregelte Kaskodenstromquelle.
Die Verwendung einer geregelten Kaskodenschaltung 81 sieht eine bessere Leistung vor, als wenn eine einfache Kaskodenschaltung verwendet werden würde. Aber Fachleute würden erkennen, dass die Verwendung einer beliebigen, einfachen oder geregelten Kaskodenschaltung die Leistung von M2 im Allgemeinen verbessern würde. In Fig. 10 wird eine geregelte Kaskode verwendet, da sie einen geringeren Eingangsspannungsabfall vom Knoten 50 und Gate 58 von M2 während beider Abtastphasen ΦS1 und ΦS2 bietet, während sie eine größere Ausgangsimpedanz, einen größeren Spannungshub und eine niedrigere Ausgangskapazität während der Haltephase ΦH bereitstellt. In dieser Weise kann Iout an eine unbestimmte Last ohne viel Sorge über den Lasteffekt am Knoten 50, der durch die Last verursacht wird, angelegt werden. Mit anderen Worten, die geregelte Kaskode 81 verbessert die Ausgangsstufe der Stromspeicherzelle bei M2, ohne zu verhindern, dass der Stromduplikator-Speichertransistor M1 den Kanaleffekt erfährt.
Mit Bezug auf Fig. 11 sind allen Elementen mit einer ähnlichen Funktion wie in Fig. 10 ähnliche Bezugszeichen gegeben und sie sind vorstehend erläutert.
In Fig. 11 sind die physikalischen Kondensatoren 66 und 68, die in Fig. 9 gelehrt sind, mit dem Gate 60 von M1 bzw. dem Gate 58 von M2 gekoppelt. Eine geregelte Kaskodenschaltung 81 ist auch zwischen den Drainpol 52 von M2 und den Knoten 50 eingefügt. Wie vorstehend erläutert, verringern die Kondensatoren 66 und 68 den Taktsperrvermögensfehler von M1 und M2 und die geregelte Kaskodenschaltung 81 erhöht die Ausgangsimpedanz von M2.

Claims

1. Stromzelle mit:

einer Konstantstromquelle (51), die einen Strom (Iconst) in einen Summierknoten (50) einspeist;

einem Eingangsschaltmittel (53) zum selektiven Koppeln eines Eingangsstroms (Iin) in den Summierknoten (50), wobei das Eingangsschaltmittel (53) zum Ausbilden eines Summierstroms am Summierknoten (50) wirksam ist, welcher im Wesentlichen gleich einer Summe des Stroms (Iconst) der Konstantstromquelle und des Eingangsstroms (Iin) ist;

einem Ausgangsschaltmittel (55) zum selektiven Koppeln des Summierknotens (50) mit einer Ausgangsleitung;

einem Stromduplikator (61) mit einer Eingangselektrode (62), einer Ausgangselektrode (64) und einer Steuerelektrode (60), wobei der Stromduplikator (61) zum Aufbauen eines Stromweges zwischen der Eingangselektrode (62) und der Ausgangselektrode (64) als Reaktion auf die Steuerelektrode (60) wirksam ist, wobei die Steuerelektrode (60) ferner zum Modulieren des Stromweges wirksam ist, wobei die Eingangselektrode (62) zum Empfangen des Summierstroms gekoppelt ist, wobei die Ausgangselektrode (64) mit einer Bezugserdung gekoppelt ist;

einem Steuerschalter (63) zum selektiven Koppeln der Steuerelektrode (60) mit der Eingangselektrode (62), wobei der Steuerschalter (63) zum Induzieren einer Steuerspannung an der Steuerelektrode (60) wirksam ist, wenn der Steuerschalter (63) geschlossen ist, wobei die Steuerspannung von dem Summierstrom abhängt, wobei der Steuerschalter (63) ferner zum Einführen einer Fehlerspannung in die Steuerspannung wirksam ist, wenn der Steuerschalter (63) geöffnet ist;

einem ersten Spannungsspeichermittel (65), das zwischen die Steuerelektrode (60) und die Bezugserdung gekoppelt ist, wobei das erste Spannungsspeichermittel (65) zum Speichern und Aufrechterhalten der Steuerspannung an der Steuerelektrode (60) wirksam ist, wenn der Steuerschalter (63) geöffnet ist;

gekennzeichnet durch ein Mittel (M1) zum Erzeugen einer Modulationsspannung an der Eingangselektrode (60) als Reaktion darauf, dass der Steuerschalter (63) geöffnet wird, wobei die Modulationsspannung zum Kompensieren der Fehlerspannung, und um den Summierstrom an der Eingangselektrode (62) im Wesentlichen unverändert zu halten, wirksam ist; und

ein zweites Spannungsspeichermittel (57, 67), das zwischen die Eingangselektrode (62) und die Bezugserdung gekoppelt ist, wobei das zweite Spannungsspeichermittel (57, 67) zum Speichern und Aufrechterhalten der Modulationsspannung an der ersten Eingangselektrode (62) wirksam ist, wobei das Eingangsschaltmittel (53) den Eingangsstrom (Iin) vom Summierknoten (50) als Reaktion auf eine Haltephase abkoppelt.

2. Stromzelle nach Anspruch 1, wobei das zweite Spannungsspeichermittel (57, 67) einen Kondensator (67) und einen MOS-Transistor (M2) mit einer Drainelektrode (52), einer Sourceelektrode (54) und einem Steuergate (58) umfasst, wobei die Drainelektrode (52) mit dem Summierknoten (50) gekoppelt ist, die Sourceelektrode (54) mit der Eingangselektrode (62) des Stromduplikators (61) gekoppelt ist und der Kondensator (67) zwischen das Steuergate und die Bezugserdung gekoppelt ist.

3. Stromzelle nach Anspruch 2, wobei das zweite Spannungsspeichermittel (57, 67) ferner einen zweiten Steuerschalter (59) umfasst, der selektiv das Steuergate (58) mit dem Summierknoten (50) koppelt, wobei der zweite Steuerschalter (59) durch eine weitere jeweilige Abtast- und Haltephase gesteuert wird.

4. Stromzelle nach Anspruch 2, wobei der Kondensator einer eines physikalischen Kondensators (68) und einer Eigenkapazität (67) des MOS-Transistors (M2) ist.

5. Stromzelle nach Anspruch 1, wobei das erste Spannungsspeichermittel einen Kondensator (65) umfasst, der zwischen die Steuerelektrode und die Bezugserdung gekoppelt ist.

6. Stromzelle nach Anspruch 1, wobei der Stromduplikator (61) einen MOS-Transistor (M1) mit einer Drainelektrode (62), einer Sourceelektrode (64) und einem Steuergate (60) umfasst, wobei die Drainelektrode (62) mit der Eingangselektrode gekoppelt ist, die Sourceelektrode (64) mit der Ausgangselektrode gekoppelt ist und das Steuergate (60) auf die Steuerelektrode reagiert.

7. Stromzelle nach Anspruch 6, wobei das Mittel zum Erzeugen einer Modulationsspannung einen Kanaleffekt in dem MOS-Transistor (M1) umfasst.

8. Stromzelle nach Anspruch 7, wobei das Mittel zum Erzeugen einer Modulationsspannung eine Steilheitsverstärkung des MOS-Transistors (M1) moduliert.

9. Stromzelle nach Anspruch 1, wobei der Steuerschalter (63) ein MOS-Transistor ist.

10. Stromzelle der Art mit einer ersten Abtastphase, einer zweiten Abtastphase und einer Haltephase, mit:

einem Eingangsstrom (Iin), der selektiv an den Summierknoten (50) angelegt wird;

einem ersten MOS-Transistor (M1) mit einer ersten Drainelektrode (62), einer ersten Sourceelektrode (64) und einem ersten Steuergate (60), wobei das erste Steuergate (60) zum Induzieren eines Inversionskanals mit einer Steilheitsverstärkung und zum elektrischen Koppeln der ersten Drainelektrode (62) mit der ersten Sourceelektrode (64) wirksam ist, wobei die erste Drainelektrode (62) zum Empfangen eines Summierstroms gekoppelt ist, welcher im Wesentlichen gleich einer Summe des Stroms (Iconst) der Konstantstromquelle und des Eingangsstroms (Iin) ist;

einem Schalter (63) zum selektiven Koppeln des ersten Steuergates (60) mit der ersten Drainelektrode (62) während der ersten Abtastphase und zum Trennen des ersten Steuergates (60) von der ersten Drainelektrode (62) während der zweiten Abtastphase, wobei der Schalter (63) ferner zum Induzieren einer ersten Gatespannung am ersten Steuergate (60), die für die Steilheitsverstärkung förderlich ist, und des Summierstroms während der ersten Abtastphase wirksam ist, und zum Einführen einer Fehlerspannung in die erste Gatespannung während der zweiten Abtastphase wirksam ist;

gekennzeichnet durch

ein Mittel (M1) zum Modulieren der Steilheitsverstärkung des Inversionskanals, um die Fehlerspannung zu kompensieren und den Summierstrom während der zweiten Abtastphase im Wesentlichen unverändert zu halten, wobei das Mittel (M1) zum Modulieren der Steilheitsverstärkung ferner eine Kompensationsspannung an der ersten Drainelektrode erzeugt; und

ein Mittel (57, 67) zum Speichern und Aufrechterhalten der Kompensationsspannung an der ersten Drainelektrode (62) während der Haltephase, wobei der Eingangsstrom (Iin) vom Summierknoten (50) als Reaktion auf die Haltephase getrennt wird.

11. Stromzelle nach Anspruch 10, wobei das Mittel zum Modulieren der Steilheitsverstärkung des Inversionskanals die Induktion eines Kanaleffekts im ersten MOS-Transistor (M1) umfasst.

12. Stromzelle nach Anspruch 10, wobei das Mittel (57, 67) zum Speichern und Aufrechterhalten der Kompensationsspannung zwischen dem Summierknoten (50) und der ersten Drainelektrode (62) in Reihe liegt.

13. Stromzelle nach Anspruch 12, wobei das Mittel (57, 67) zum Speichern und Aufrechterhalten der Kompensationsspannung einen zweiten MOS-Transistor (M2) mit einer zweiten Drainelektrode (52), einer zweiten Sourceelektrode (54) und einem zweiten Steuergate (58) umfasst, wobei die zweite Drainelektrode (52) mit dem Summierknoten (50) gekoppelt ist und die zweite Sourceelektrode (54) mit der ersten Drainelektrode (62) gekoppelt ist.

14. Stromzelle nach Anspruch 13, wobei das Mittel (57, 67) zum Speichern und Halten der Kompensationsspannung ferner einen zweiten Schalter (59) zum selektiven Koppeln des zweiten Steuergates (58) mit dem Summierknoten (50) umfasst.

15. Stromzelle nach Anspruch 14, wobei das Mittel (57, 67) zum Speichern und Aufrechterhalten der Kompensationsspannung ferner eine Kapazität (67) umfasst, die zwischen das zweite Steuergate (58) und die Bezugserdung gekoppelt ist.

16. Stromzelle nach Anspruch 15, wobei die Kapazität eine einer Eigenkapazität (67) des zweiten MOS-Transistors (M2) und eines physikalischen Kondensators (68) ist.

17. Stromzelle nach Anspruch 14, wobei das Mittel (57, 67) zum Speichern und Aufrechterhalten der Kompensationsspannung ferner eine Kaskode-Schaltung (81) umfasst, die zwischen den Summierknoten (50) und die zweite Drainelektrode (52) gekoppelt ist.

18. Stromzelle nach Anspruch 17, wobei die Kaskode- Schaltung (81) eine von einer einfachen Kaskode-Schaltung und einer geregelten Kaskode-Schaltung ist.

19. Stromzelle nach Anspruch 10, wobei der erste MOS- Transistor (M1) eine Kapazität (65) umfasst, die zwischen das erste Steuergate (60) und die erste Sourceelektrode (64) gekoppelt ist, wobei die Kapazität (65) zum Speichern der ersten Gatespannung wirksam ist.

20. Stromzelle nach Anspruch 19, wobei die Kapazität eine einer Eigenkapazität (65) des ersten MOS-Transistors (M1) und eines physikalischen Kondensators (66) ist.