JP4779113B2 - サンプルホールド回路 - Google Patents
サンプルホールド回路 Download PDFInfo
- Publication number
- JP4779113B2 JP4779113B2 JP2005032503A JP2005032503A JP4779113B2 JP 4779113 B2 JP4779113 B2 JP 4779113B2 JP 2005032503 A JP2005032503 A JP 2005032503A JP 2005032503 A JP2005032503 A JP 2005032503A JP 4779113 B2 JP4779113 B2 JP 4779113B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- memory cell
- iin
- input current
- period
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Description
C.Toumazou et al:"SWITCHED-CURRENTS an analogue technique for digital technology", Peter Peregrinus Ltd., 1993 Jose M. de la Rosa et al:"Systematic Design of CMOS Bandpass Sigma-Delta Modulators for Digital Communication Chips", Kluwer Academic Pub., 2002 Nianxiong Tan:"SWITCHED-CURRENT DESIGN AND IMPLEMENTATION OVERSAMPRING A/D CONVERTERS", Kluwer Academic Pub., 1995 Bengt E. Jonsson:"SWITCHED-CURRENT SINGAL PROCESSING AND A/D CONVERSION CIRCUITS", Kluwer Academic Pub., 1997 スイッチトカレント回路は線形容量、演算増幅器のいずれも必要としない。そのため、演算増幅器のゲイン帯域幅の影響による速度制限はない。また、線形容量を必要としないことは、ディジタルプロセス技術に最適である。したがって、SI技術は標準ディジタルCMOS技術に基づくアナログ・ディジタル混在集積回路の設計に理想的に適応するため、安価な回路設計の実現可能性も高い。また、信号を電流で表すため、信号振幅が電源電圧により直接制限されることがないため低電源電圧化も容易である。
図5のメモリセルの動作原理を図6に示す期間A、B、C、D、E、F毎での回路状態を基に説明する。なお、入力電流をIin、定電流源I0により供給されるバイアス電流をIbiasとする。まず、期間Aになると、スイッチS2が閉じる。このとき、nMOSトランジスタM0はダイオード接続されるため、常に飽和領域で動作し、入力電流が流れ込むことが可能となる。次にA-B間でスイッチS1が閉じ、入力電流Iinはバイアス電流Ibiasに加わりnMOSトランジスタM0に流れる。このとき入力電流Iinに対応する電荷がゲート・ソース間寄生容量に蓄積される。そして、期間Cまでがサンプリング期間にあたり、期間Cから期間Dに切り替わるときの入力電流がホールド、つまり保持される。
なお、入力電流の極性を判別する回路である極性判別器は、文献(2)、文献(3)に開示されているようなDS変調器を構成する際に用いられる回路要素である電流1ビット量子化器をそのまま適用することで実現できる。
2 :p型メモリセル
3 :極性判別器
I0 :バイアス電流を供給する電流源
M0、M4、M5、M6、M7、M8 :nMOSトランジスタ
M1、M2、M3、M9 :pMOSトランジスタ
S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14、S15、S16 :スイッチ
INp1 :基本構成のメモリセルの入力端子
INp2 :文献(6)に開示されているメモリセルの入力端子
INp3 :本発明に基づくメモリセルの入力端子
INp4 :極性判別器3の入力端子
OUTp1 :基本構成のメモリセルの出力端子
OUTp2 :文献(6)に開示されているメモリセルの出力端子
OUTp3 :本発明に基づくメモリセルの出力端子
Claims (1)
- n M O Sトランジスタとスイッチを持つn型メモリセルとp M O Sトランジスタとスイッチを持つp型メモリセルの2つの相補的なメモリセルと、入力電流の極性を判別する極性判別器とを備え、前記極性判別器によって判別された入力電流の極性に応じ、極性が正の場合は前記n型メモリセルと前記p型メモリセルのうち前記n型メモリセルのみを使用してサンプルホールドを行い、極性が負の場合は前記n型メモリセルと前記p型メモリセルのうち前記p型メモリセルのみを使用してサンプルホールドを行うことを特徴とするサンプルホールド回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005032503A JP4779113B2 (ja) | 2005-02-09 | 2005-02-09 | サンプルホールド回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005032503A JP4779113B2 (ja) | 2005-02-09 | 2005-02-09 | サンプルホールド回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006221702A JP2006221702A (ja) | 2006-08-24 |
JP4779113B2 true JP4779113B2 (ja) | 2011-09-28 |
Family
ID=36983923
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005032503A Active JP4779113B2 (ja) | 2005-02-09 | 2005-02-09 | サンプルホールド回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4779113B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102915071A (zh) * | 2012-10-23 | 2013-02-06 | 南京航空航天大学 | 面向混合信号处理的低电压低功耗开关电流采样保持电路 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6018896A (ja) * | 1983-07-11 | 1985-01-30 | Mitsubishi Electric Corp | 積分型サンプルホ−ルド装置 |
JP2752182B2 (ja) * | 1989-09-04 | 1998-05-18 | 株式会社東芝 | Cvcf用変圧器の偏磁防止回路 |
GB9301463D0 (en) * | 1993-01-26 | 1993-03-17 | Philips Electronics Uk Ltd | Current memory |
GB9517785D0 (en) * | 1995-08-31 | 1995-11-01 | Philips Electronics Uk Ltd | Current memory |
GB9614271D0 (en) * | 1996-07-06 | 1996-09-04 | Philips Electronics Nv | Current memory |
JP3296728B2 (ja) * | 1996-08-29 | 2002-07-02 | 三洋電機株式会社 | 液晶表示装置 |
US5783952A (en) * | 1996-09-16 | 1998-07-21 | Atmel Corporation | Clock feedthrough reduction system for switched current memory cells |
-
2005
- 2005-02-09 JP JP2005032503A patent/JP4779113B2/ja active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102915071A (zh) * | 2012-10-23 | 2013-02-06 | 南京航空航天大学 | 面向混合信号处理的低电压低功耗开关电流采样保持电路 |
Also Published As
Publication number | Publication date |
---|---|
JP2006221702A (ja) | 2006-08-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100709824B1 (ko) | 선형 샘플링 스위치 | |
US8723712B1 (en) | Digital to analog converter with current steering source for reduced glitch energy error | |
Carley et al. | High-speed low-power integrating CMOS sample-and-hold amplifier architecture | |
JPH05243867A (ja) | 比較器 | |
US9438267B2 (en) | Apparatus and method for digital to analog conversion with current mirror amplification | |
US20120049951A1 (en) | High speed switched capacitor reference buffer | |
JPWO2012035882A1 (ja) | コンパレータ及びそれを備えるad変換器 | |
KR100918755B1 (ko) | 제로 크로싱 검출을 이용한 샘플링된 데이터 회로 | |
US9753064B2 (en) | Method and apparatus for metering a voltage signal | |
JP4779113B2 (ja) | サンプルホールド回路 | |
JP3408788B2 (ja) | I/v変換回路およびdaコンバータ | |
KR101092699B1 (ko) | 동적 바이어스 작동하는 전류기근형 인버터 및 이를 이용한 저전력 델타 시그마 모듈레이터 | |
KR100610133B1 (ko) | 선형 샘플링 스위치 | |
KR100767581B1 (ko) | 차동형 오피 앰프 | |
KR100962577B1 (ko) | 제로 크로싱 검출을 이용한 샘플링된 데이터 회로 | |
US11916567B2 (en) | Current-based track and hold circuit | |
JP5616781B2 (ja) | スイッチトキャパシタ型積分器 | |
JP5462604B2 (ja) | スイッチトキャパシタ型積分器 | |
KR101939147B1 (ko) | 가변 기준전압 발생회로 및 이를 포함한 아날로그 디지털 변환기 | |
US6559716B2 (en) | Switchable operational amplifier for switched op-amp applications | |
Reddy et al. | A 1.2 V 80MS/S sample and hold for ADC applications | |
JP4530503B2 (ja) | インピーダンス変換回路 | |
WO2024052072A1 (en) | Track and hold circuit | |
US11973507B2 (en) | Comparator circuit | |
US20230188126A1 (en) | Comparator circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080115 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101221 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110209 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110329 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110427 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110607 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |