DE2726487C2

DE2726487C2 - Spannungsvergleicherschaltung

Info

Publication number: DE2726487C2
Application number: DE2726487A
Authority: DE
Inventors: Lawrence Griffith Brewster N.Y. Heller; Lewis Madison South Salem N.Y. Terman; Yen Sung White Plains N.Y. Yee
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1976-06-21
Filing date: 1977-06-11
Publication date: 1984-06-28
Also published as: JPS5722451B2; IT1115322B; FR2356148A1; CA1072644A; GB1567858A; FR2356148B1; JPS52156532A; DE2726487A1; US4028558A

Description

Die Erfindung bezieht sich auf eine Spannungsvergleicherschaltung nach dem Oberbegriff des Patentanspruchs 1.

Es besteht ein zunehmender Bedarf an möglichst in integrierter MOS-Technik herstellbaren Spannungsvergleicherschaltungen, die zuverlässig ein außerordentlich kleines Differenzsignal von einem Millivolt oder weniger innerhalb weniger Microsekunden eindeutig feststellen können. Bisher bekanntgewordene MOS-Vergleicherschaltungen können die genannten Anforderungen nicht erfüllen. Sie sind im allgemeinen zum Abfühlen einer eine Größenordnung größeren Spannungsdifferenz ausgelegt, um nachteilige Einflüsse durch die beim normalen Schalt- oder Abtastvorgang Innerhalb der Vergleicherschaltung auftretenden Ausgleichsvorgänge und Nullpunktsverschiebungen auszuschalten, die derart kleine Eingangssignal ansonsten verdecken würden.

Aufgabe der Erfindung Ist es daher, eine Vergleichsschaltung anzugeben, bei der die Einflüsse von Störsignalen bzw. durch schaltungsinterne Schaltvorgänge ausgelösten Ausgleichsvorgängen und von schaltungsinternen Nullpunktverschiebungen ausgeschaltet werden. Diese Aufgabe wird bei einer Spannungsvergleicherschaltung der eingangs erwähnten Art entsprechend den Im Kennzeichen des Patentanspruchs 1 angegebenen Merkmale gelöst. Merkmale vorteilhafter Weiterbildungen und Ausgestaltungen der Erfindung finden sich in den weiteren Patentansprüchen.

Zusammengefaßt sieht die Erfindung eine neuartige Ausbildung des Spannungsvergleichs vor, Indem der Auftrittszeitpunkt aller innerhalb der Spannungsvergleicherschaltung erzeugten Ausgleichsvorgänge in einen Zeitbereich gelegt wird, in dem kein Nutzsignal ansteht. Vor dem eigentlichen Spannungsvergleich werden somit die Stör- bzw. Ausgleichssignale unterdrückt, so daß das Verglelchsergebnis nicht durch die Wechselbeziehung zwischen der Größe des Nutzsignals und der evtl. störenden Signale beeinflußt wird. Selbst ein relativ starkes Ausgleichssignal wirkt sich nicht mehr nachteilig aus, da es nicht zu einem Zeitpunkt auftritt, in dem im Normalfall eine Nuizsignalverarbeitung durchgeführt wird. Durch noch näher anzugebende Maßnahmen werden auch die Einflüsse von schaltungsinhärenten Null-

punktverschiebespannungen ausgeschaltet. Damit können somit sehr kleine Differenzspannungen von etwa einem Millivolt cder sogar weniger zuverlässig festgestellt werden, wobei der hohe Genauigkeitsgrad trotzdem mit unverminderter Geschwindigkeit und Leistung durchgeführt werden kann. Für die vorgeschlagene Schaltung wurde eine für den Vergleich erforderliche Zeit von lediglich einigen Mikrosekunden oder weniger festgestellt.

Die Erfindung wird im folgenden anhand eines Ausführungsbeispiels unter Zuhilfenahme der Zeichnungen näher erläutert. Es zeigt

Fig. 1 in einem elektrischen Schaltbild ein Ausführungsbeispiel der Erfindung und

Fig. 2 ein zugehöriges Impulsdiagramm für einige beim Betrieb der Schaltung nach Fig. 1 auftretende Spannungen.

Die in Fig. 1 gezeigte Spannungsvergleicherschaltung kann in konventioneller MOS-Technik affgebaut werden. Die zu vergleichenden Spannungen V₄ und V_g liegen an den Eingangsanschlüssen eines mit passiven Elementen aufgebauten Differenznetzwerks 10 an, das die Eingangsstufe der Vergleicherschaltung darstellt. Im vorliegenden Fall soll angenommen werden, daß V_B ein Bezugspotential darstellt, mit dem das Signal V₄ unbekannter Größe verglichen werden soll. Die Spannung am Ausgang des differenzbildenden Schaltungsteils 10 ist AV, dessen Wert der Differenz zwischen den beiden Eingangsspannungen V₄ und V_B entspricht. Eine nähere Beschreibung des die Differenz bildenden Schaltungsteils 10 findet sich im IBM Technical Disclosure Bulletin, Vol. 18, No. 9, Februar 1976, Seiten 3071/3072.

Das J'fferenznetzwerk 10 umfaßt zwei passive MOS Kondens tnren 12 und 14, die zwischen die Eingangsanschlüsse für V₄ und V_B in Reihe zueinander geschaltet sind. Die Differenzspannung AV wird am gemeinsamen Anschluß 16 zwischen den Kondensatoren 12 und 14 entwickelt. LHe Genauigkeit des Differenznetzwerks hängt davon ab, wie weit die Eigenschaften der jeweiligen Schaltungselemente aneinander angepaßt sind. In der MOS Technik können gleiche Eigenschaften einfacher bei passiven Schaltungselementen, wie z. B. Kondensatoren, erreicht werden als bei aktiven Schaltungselementen, z. B. Transistoren. Die lediglich symbolisch angedeuteten und mit 18 und 20 bezeichneten Schaltelemente sind anfänglich so eingestellt, daß sie bei der anschließenden Umkehrung ihres Schrltzustandes unabhängig von den Polaritäten der zu vergleichenden Spannungen den Differenzwert AV wiedergeben. Der anfängliche Schaltzustand jedes der Schaltelemente 18 oder 20 ist durch die Polarität des jeweiligen Eingangssignals bestimmt. Die Polarität des Differenzsignals AV ergibt dann den Hinweis, welche der Spannungen V_A oder V_B den größeren Wert aufweist.

Das Differenzsignal AV am Ausgangsanschluß 16 des ' Differenznetzwerks 10 liegt am Gate eines MOS Feldeffekttransistors 22 in der invertierenden Fingangsstufe eines hochverstärkenden FET Verstärkers 24, an den keine hohen Genauigkeitsanforderungen gestellt sind. Die Drain-Elektrode des FET 22 ist direkt mit dem " Gate des FET 26 in der zweiten Stufe des Verstärkers 24 verbunden, die das von der ersten Verstärkerstufe kommende Signal erneut invertiert. An die Drain-Elektroden der FET 22 und 26 ist über die im Sättigungsbereich betriebenen und als Lastelemente dienenden FET * 28 bzw. 30 die Versorgungsspannung ΙΊ angelegt.

Wie später noch näher erläutert wird, ist der Verstärker 24 mittels des FET 32, der zeitweise eine Verbindung zwischen Gate und Drain des FET 22 der ersten Verstärkerstufe herstellt, mit einer Eigenvorspannung auf den Wert der Einheitverstärkung im Gleichspannungsfall während der Vorbereitungsphase ausgelegt. . Du.xh diese Verbindung zwischen dem Eingang und dem Ausgang des FET 22 und die anschließende Aufhebung dieser Verbindung wird der Verstärker 24 auf seinen korrekten Arbeitspunkt für die Verstärkung des Differenzsignals AV eingestellt.

Während am Gate des FET 26 das Ausgangssignal vom FET 22 anliegt, ist die Drain-Elektrode des FET 26 über den Kondesator 34 mit dem Gate des FET 36 im nachfolgenden Pufferverstärker 38 gekoppelt. Die Drain-Elektrode des FET 36 ist über den FET 40, der als Lastelemeni dient, mit der Betriebsspannung sowie über einen Kondensator 42 mit dem Eingangsanschluß 44 des Verriegelungskreises 46 gekoppelt. Der Pufferverstärker 38 stellt eine niedrige Ausgangsimpedanz bereit, über die der hochverstärkende Verstärker 24 den • Verriegelungskreis 46 treiben kann. Während der Vorbereitungsphase, die im folgenden noch näher beschrieben wird, sind der Eingang und der Ausgang des FET 36 zeitweise über den FET 48 zur Vorspannung des Pufferverstärkers 38 auf seinen korrekten Arbeitspunkt verbunden.

Die Koppelkondensatoren 34 und 42 ermöglichen eine voneinander unabhängige Ausbildung der Eigenvorspannung. Aufgrund dieser Eigenvorspannung können zusätzliche Vorspannungen und Spannungsquellen sowie das damit verbundene Problem der Spannungsverschiebungen aufgrund von Spannungsdrift etc. vermieden werden.

Bezüglich einer eingehenden Beschreibung des Verriegelungskreises 46 wird auf die ältere Patentanmeldung P 27 00 802.2 Bezug genommen. Im vorliegenden Zusammenhang beschränkt sich die Beschreibung des Vorverstärkers auf die Vorbereitungs- und Vergleichsphase der Vergleicherschaltung gemäß Fig. 2.

In der Vergleichsphase kann der Verriegelungskreis 46 je nach der Polarität des zu verstärkenden Differenzsignals an seinem Eingang 44 einen von zwei stabilen Zuständen einnehmen. Während der Vorbereitungsphase wird der Verriegelungskreis in einen neutralen ausgeglichenen Zustand gebracht, der als Voriadungszustand bezeichnet wird. Der Verriegelungskreis 46 enthält zwei FET 50 und 52 sowie zwei Kondensatoren 54 und 56, wobei diese Schaltelemente nach Art einer kreuzgekoppelten Ladungsübertragungsschaltung angeordnet sind. Es ist demnach das Gate des FET 50 mit der einen Elektrode des Kondensators 54 sowie dem Schaltungspunkt 60 verbunden, der seinerseits mit der Drain-Elektrode des FET 52 verbunden ist. Das Gate des FET 52 ist andererseits mit einer Elektrode des Kondensators 56 sowie dem mit der Drain-Elektrode des FET 50 zusammenhängenden Schaltungsknoten 58 verbunden. Die Source-Elektrode des FET 50 ist mit dem Eingang 44 des Verriegelungskreises 45 gekoppelt, während die Source-Elektrode des FET 52 mit einem Schaltungsknoten 62 verbunden ist, der über den Kondensator 64 mit Massepotential gekoppelt ist.

Während der Vorladungsphase beim Betrieb des Verriegelungskreises 46 wird an die Schaltungsknoten 58 und 60 periodisch ein Potential von der Spannungsquelle Ij über die FET 66 bzw. 68 angelegt. Die Schaltungsknoten 44 und 62 werden periodisch über die FET bzw. 72 auf Massepotential gelegt. Das nutzbare Ausgangssignal des Verriegelungskreises 46 wird durch die Spannung dargestellt, die zwischen den Schaltungs-

knoten 58 und 60 auftritt, wenn die Vergleichsphase abgeschlossen ist.

In dem gezeigten Schaltbild existieren verschiedene parasitäre bzw. verteilte Kapazitäten. Besondere Beachtung im vorliegenden Zusammenhang finden die folgenden: die Kapazität 74 zwischen Gate und Source von FET 32, die Kapazität 76 zwischen Gate und Source von FET 48 sowie die Kapazität 78 zwischen dem Schaltungsknoten 44 und Masse (wodurch die verteilte Kapazität der Eingangsleitung vom Pulferverstärker 38 zum Verriegelungskreis 46 repräsentiert wird).

Wie aus dem Diagramm nach Fig. 2 hervorgeht, unterteilt sich der Arbeitszyklus der dargestellten MOS Vergleichsschaltung in eine Vorbereitungs- oder Bereitstellungsphase sowie in eine anschließende Vergleichsphase. Zu Beginn werden zwei Steuerimpulse, die mit Φ, und Φ, bezeichnet sind, an die Gate-Elektroden der FET 32 bzw. 48 angelegt, wodurch diese FET die Gate-Drain-Verbindung der Verstärker FET 22 bzw. 36 herstellen. Dadurch werden diese Verstärkerstufen auf den für die Einheitsverstärkung maßgeblichen Arbeitspunkt eingestellt. Die Φ,-Spannung wird ebenfalls an die Gate-Elektroden der FET 70 und 72 im Verriegelungskreis 46 angelegt, wodurch die Schaltungsknoten 44 bzw. 62 an Masse gelegt werden, so daß eine etwa von dem vorhergehenden Vergleichsvorgang auf den Kondensatoren 78 bzw. 64 verbliebene Ladung abgeleitet wird. Während dieser Vorbereitungsphase befindet sich das Differenznetzwerk 10 in dem oben erläuterten anfänglichen Zustand, so daß keine Differenzspannung AV am Schaltungsknoten 16 auftritt.

Der Φ,-Impuls endet eine kurze Zeit später, während der Φι-Impuls noch weiterhin an der Gate-Elektrode des FET 48 anliegt. Mit dem Ende des Φ,-Impulses schaltet der FET 32 aus, wodurch die Eingangs-Ausgangsverbindung zwischen Gate und Drain des FET 22 aufgehoben und das Gate des FET 22 um den genannten Arbeitspunkt bezüglich des elektrischen Potentials schwebend gelassen wird. Mit dem Ende des Φ,-Impulses wird jedoch ein an sich störender Spannungsimpuls erzeugt, der über die parasitäre Kapazität 74 auf das Gate des FET 22 gelangt, im Verstärker 24 verstärkt und über den Koppelkondensafor 34 auf das Gate des Pufferverstärkers FET 36 geleitet wird. In einer konventionellen Vergleicherschaltung wird die Empfindlichkeitsschwelle deshalb so hoch eingestellt, daß die Schaltung nur auf solche Signale anspricht, die erheblich größer als die derartiger Übergangs- oder Störimpulse sind. Ir. der hier vorgeschlagener. Schaltung braucht man diese Einschränkung hinsichtlich der Empfindlichkeit nicht zu machen, da auf andere Weise der nachteilige Einfluß derartiger Störungen ausgeschaltet wird, was im folgenden näher erläutert werden soll.

Aus Fig. 2 ist ersichtlich, daß am Ende des Φ,-Impulses, durch den die erwähnten Übergangs- bzw. Störimpulse auf den Eingang des Pufferverstärkers 38 gelangen könnten, der Φ,-Impuls noch am Gate des FET 48 ansteht. Da zu diesem Zeitpunkt die Gate- und Drain-Elektrode des FET 36 über den FET 48 durch den Φ₂-ΐΓηρϋΐ5 noch miteinander verbunden sind, wird ein etwaiger Störimpuis vom Verstärker 24 im Pufferverstärker 38 sich nicht auswirken können. Dadurch wird der relativ hoch verstärkte Störimpuls im Pufferverstärker abgeblockt und kann nicht den Verriegelungskreis 46 erreichen.

Nach dem Ende des Φ, -Impulses wird ein Φ₃-Ιπιρυΐ5 an die Gate-Elektroden, der FET 66 und 68 im Verriegelungskreis 46 angelegt, wodurch diese FET in ihrem

linearen Bereich als Widerstände betrieben werden. Über den FET 66 und den Schaltungsknoten 58 wird die Versorgungsspannung Ι-'Λ auf eine Elektrode des Kondensators 56 und über den FET 68 und den Schaltungsknoten 60 auf die eine Elektrode des Kondensators 54 gekoppelt. Die jeweils anderen Elektroden der Kondensatoren 54 und 56 liegen miteinander an einem Anschluß für eine mit Φ_λ bezeichnete Spannung. Zu diesem Zeitpunkt ist die Φ,,-Spannung auf ihrem potentialmiißig untersten Wert, z. B. auf Massepotential. Die Kondensatoren 54 und 56 werden somit aufgeladen, so daß die Schaltungsknoten 58 und 60 den Potentialwert V₁ annehmen.

Wie bereits erwähnt wurde, sind die Schaltungsknoten 58 bzw. 60 über Kreuz mit den Gate-Elektroden der FET 52 bzw. 50 verbunden. Wenn die Kondensatoren 54 und 56 voll aufgeladen und die Schaltungsknoten 58 und 60 auf dem Potentialwert von V₂ sind, werden die FET 50 und 52 in ihrem Sättigungsbereich sein und von den Schaltungsknoten 58 und 60 über ihre Drain-Source-Strecken Strom zu den Schaltungsknoten 44 und 62 zur Aufladung der Kapazitäten 78 und 64 leiten. Mit deren Aufladung werden die Source-Spannungen der FET 50 und 52 angehoben. Wenn die Source-Spannung V_s des FET 50 oder 52 einen Wert erreicht, der gleich der Differenz zwischen der jeweiligen Gate-Spannung I₁, und der Schwellenspannung V₁ ist, schaltet der jeweilige FET aus. Wenn beide FET 50 und 52 auf diese Weise ausgeschaltet sind, befinden sich die Schaltungsknoten 44 und 62 jeweils auf einem Potential entsprechend V₂ verringert um den Wert der Schwellenspannung des zugehörigen FET. Die Schaltungsknoten 58 und 60 liegen auf V₁. In diesem Zusammenhang ist festzuhalten, daß die FET 50 und 52 nicht dieselbe Schwellenspannung aufweisen müssen, damit der Verriegelungskreis 46 einwandfrei arbeiten kann. Ein ausgeglichener Zustand, in dem beide FET 50 und 52 ausgeschaltet sind, wird auch erreicht, wenn diese FET bei verschiedenen Source-Spannungswerten ausschalten.

Erforderlichenfalls kann auch ein sehr abrupter Übergang in den Sperrzustand für die FET 50 und 52 während der Vorladungsphase erreicht werden. Eine Möglichkeit dazu besteht darin, den Φ₃-Ιπιρυΐ5 zu beenden und dadurch die FET 66 und 68 zu einem Zeitpunkt auszuschalten, wenn die Ladungsübertragungselemente 50 und 52 noch leitfähig, aber relativ nahe am Ausschaltpunkt sind. Dadurch werden negative Übergangsimpulse an den Schaltungsknoten 58 und 60 erzeugt, wodurch ein sofortiges Ausschälten dci FET 50 und 52 erreicht wird. Unterstützen läßt sich diese Wirkungsweise noch durch eine Vergrößerung der Gate-Source-Kapazität der FET 66 und 68.

Aus Fig. 2 ist weiter ersichtlich, daß der Φ₂-Ιπιρυΐ5 endet, während der 0₃-Impuls noch andauert. Mit anderen Worten, der 0₂-Impuls endet noch während der Vorladephase des Verriegelungskreises 46. Der beim Abschalten des Φ₂-Impulses entstehende Übergangsimpuls wird dabei über die parasitäre Kapazität 76 auf das Gate des FET 36 im Pufferverstärker gekoppelt, der einen entsprechenden Ausgangsimpuls über den Koppelkondensator 42 auf den Eingang 44 des Verriegelungskreises 46 überträgt. Zu diesem Zeitpunkt ist jedoch der Verriegelungskreis 46 noch in seiner Vorbereitungsphase, während der die Source-Schaltungsknoten 44 und 62 der FET 50 bzw. 52 auf ihre Ausschaltpegel aufgeladen werden. Der genannte Übergangsimpuls hat ferner eine relativ geringe Größe, da es sich bei dem Pufferverstärker 38 nicht um einen Verstärker mit

hohem Verstärkungsfaktor handeil. Unier diesc-n Umständen wird demnach der erwähnte Übergangsimpuls vom Pufferverstärker 38 an den Eingang 44 in der Vorladespannung absorbiert, die zu dem Zeitpunkt /um Ausschalten des FET 50 aufgebaut wird. >

Es ist somit ersichtlich, daß die beim Abschalten der Φ,- und 0_rSteuerspannungen entstehenden Übergangsbzw. Störsignale keine nachteiligen Einflüsse auf das resultierende Schaltkreisverhalten haben. Ein mit dem Abschalten des Φ,-Steuerimpulses entstehender Störim- wi puls wird nur eine geringe Amplitude haben und lediglich den Vorladeeffekt erhöhen. Am Ende der Vorbereitungsphase, d.h. mit dem Ende der Φ_Γ, Φ,- und Φ,-Steuerlmpulse, befindet sich der Verriegelungskreis 46 in einem bezüglich seiner Ausgangsschaltungsknoten 58 r> und 60 potentialmälJig ausgeglichenen Zustand, in dem alle zu ihm gehörenden FET ausgeschaltet sind.

Mit Beginn der Vergleichsphase wird, wie oben beschrieben, eine Differenzspannung AV. deren Polarität durch die Größe des Eingangssignals I \ bezogen auf 2» die Referenzspannung V_B bestimmt ist, am Ausgang des Differenznetzwerks 10 erzeugt. Dieses Differenzsignal wird hochverstärkt und durch den Pufferverstärker 38 an den Eingang 44 des Verriegelungskreises 46 weitergeleitet. Entsprechend der Polarität des verstärkten Vi Differenzsignals AV wird demzufolge das Potential am Schaltungsknoten 44 angehoben oder abgesenkt. Dieser Vorgang wird noch gesteigert, wenn ein Φ,-Rampenspannungsimpuls an die gemeinsame Elektrode der Kondensatoren 54 und 56 angelegt wird, wodurch die i< > Ladungsübertragungsaktion des Verriegelungskreises 46 unterstützt wiid.

Beispielsweise soll angenommen werden, daß AV eine negative Polarität aufweist. Sobald die Spannung Φ₄ ansteigt, werden die Gate-Spannungen der FET 50 und ->⁵ 52 rampenförmig angehoben. Da aber die Spannung am Source-Schaltungsknoten des FET 50 ebenfalls durch das Anlegen des verstärkten und invertierten zU'-Differenzsignals angehoben ist, wird FET 50 ungeachtet seiner angestiegenen Gate-Spannung am Leitendwerden gehindert. Vom Kondensator 56 kann praktisch keine dort gespeicherte Ladung über den FET 50 übertragen werden, und das Potential am Schaltungsknoten 58 (der mit der Drain-Elektrode des FET 50 und über Kreuz mit dem Gate des FET 52 verbunden ist) beginnt anzusteigen. Steigt die Gate-Spannung des FET 52 relativ zur Source-Spannung weit genug an, um den FET 52 einzuschalten, findet eine positive Ladungsübertragung vom Kondensator 54 über den FET 52 auf den Kondensator 64 statt, dessen Kapazitätswert so ausreichend ist, daß darüber eine wesentliche Ladungsreduzierung der auf dem Kondensator 54 gespeicherten Ladung stattfindet. Dadurch wird die Spannung am Schaltungsknoten 60 abgesenkt, die gleich der Drain-Spannung des FET 52 ist. Schließlich wird der FET 52 aus der Sättigung in den linearen Bereich gelangen, wonach kein weiterer wesentlicher Ladungstransfer mehr auftritt. Die Spannungsabsenkung am Schaltungsknoten 60 verursacht eine gleiche Spannungsabsenkung am Gate des FET 50, so daß der Sperrzustand des FET 50 sicher gewährleistet bleibt. Wenn AV somit negativ ist, wird schließlich der Verriegelungskreis 46 einen Zustand einnehmen, bei dem die Spannung am Schaltungsknoten 60 niedriger als am Schaltungsknoten 58 ist, und zwar um mindestens den Wert der Schwellenspannung des FET 50.

Ist die Differenzspannung AV von positiver Polarität, ergibt sich die entgegengesetzte Wirkungsweise. Die Source-Spannung des FET 50 am Schaltungsknoten 44

55

60

65 wird abgesenkt, wenn das verstärkte und invertierte Dilfercnzsignal angelegt wird, und der FET 50 beginnt leitend /u werden, sobald die Differenz zwischen seiner Gatc-Source-Spannung den Wen der Schwellenspannung überschreitet. Die Φ,,-Rampenspannung erhöht die Differenz in den Leitfähigkeiten in den FET 511 und 52. Sobald der FET 50 leitet, wird eine positive Ladung vom Kondensator 56 über den FET 50 auf die Kondensatoren 42 und 78 übertragen. Das setzt sich solange fort, bis der FET 50 aus der Sättigung in seinen linc;i ren Arbeitsbereich gelangt, woraus sich eine wesentliche Reduzierung der Spannung am Schaltungsknoten 58 ergibt. Die Spannung am Schaltungsknoien 60 (d. h. an der Drain-Elektrode des FET 52) steigt weiter ;:n, während die Spannung am Gate des FET 52 (gleichbedeutend mit dem Schaltungsknoten 58) absinkt, so dal.f dadurch der FET 52 im ausgeschalteten Zustand gehalten wird. 1st somit die Differenzspannung AV von positiver Polarität, wird der Verriegelungskreis 46 letztlich einen Zustand einnehmen, bei dem die Spannung am Schaltungsknoien 58 niedriger als am Schaltungsknoten 60 ist, und zwar um mindestens den Wert der Schwellenspannung des FET 52.

Am Ende der Vergleichsphase kann somit zwischen den Schaltungsknoten 58 und 60 ein einfach abfühlbares Signal am Ausgang des Verriegelungskreises 46 abgenommen werden. Dieses Ausgangssignal ist nicht von Übergangs- oder Nullpunkt-Verschiebesignalen in der Schaltung selbst beeinflußt und repräsentiert sehr genau die Polarität der anfänglichen Spannungsdifferenz AV, auch wenn diese Differenzspannung nur sehr kleine Werte in der Größenordnung von 1 Millivolt oder weniger aufweist. Durch Untersuchungen an einem Schallungsaufbau wurde festgestellt, daß zur Erkennung von Differenzspannungen von weniger als einem Millivolt eine Vergleichszeit von wenigen MikroSekunden ausreicht. Für die Dimensionierung der Schaltungselemente bei einer praktisch aufgebauten Schaltung können die folgenden Werte angegeben werden:

40 Kapazitätswerte:

Kondensatoren 12, 14 und 34
Kondensatoren 42 und 64
Kondensatoren 54 und 56

W/L-Verhältnisse der FET:

50 22, 26, 50 und 52

Z8 und 30

32, 48, 70 und 72

60 und 68

5OpF

5pF

0,5 pF

W/L

15/1

i/6,6

1/1

25/1

5/1

4/1

Für die genannte Schaltung ergab sich eine vollständige Zykluszeit von 2,9 Mikrosekunden. Die Nominalwerte betrugen für die Verstärkung 130 und für die Leistungsaufnahme der Vergleicherschaltung etwa 3 Milliwatt. Die Ansprechschwelle betrug etwa ¹A Millivolt. Weitere Verbesserungen durch einen Geschwindigkeits-Empfindlichkeitskompromiß etc. sind dabei noch möglich.

Bei dem beschriebenen Ausführungsbeispiel ist davon ausgegangen worden, daß die Feldeffekttransistoren vom TV-Kanal Anreicherungstyp sind. Es ist natürlich in

gleicher Weise im Rahmen der Gründung möglich, einzelne oder mehrere der l^;eldeHekltransistoren auch vom Yerarmungstyp zu wählen.

In dem beschriebenen Ausführungsbeispiel sind lerner mehrere Vusuirkerstuleu /wischen dem Differenznet/werk 1(1 und dem Vorverstärker vorgesehen, wobei die Steuerimpulse zeitlieh so abgestimmt sind, daß Φ, mil Φ, überlappt, wahrend Φ, mit Φ, überlappt. Das geschah zu dem Zweck. Ausgleichssignale, die beim Abschalten der Φ,- und Φι-Impulse entstehen, in der erläuterten Weise /u absorbieren. Hs ist aber auch möglich, die beschriebene Yergleichcrschallung derart zu modifizieren, daß man eine der Yerslärkcrstufen (z. B.

10

den l'uffervcrslärker 3S) wegläßt und eine entsprechende Anpassung der Taktsteuerung vorsieht, indem /. B. Φ, und Φ, überlappend auftreten. Dfese Abänderungen beeinträchtigen nicht den mit den beschriebenen N^n.ii.ahmen er/ielbaren HrIoIg, wonach durch das sequentielle Schallen die dadurch erzeugten Ausgleichssignale jeweils zu einem Zeitpunkt auftreten, bei dem die nächst folgende Verstärkest ufe durch die Vorspannungsverbindung ausgeschaltet ist. z. B. wenn der FIiT 32 ausgeschaltet ist. so daß diese Ausgleichssignale in der nächstfolgenden Stufe absorbiert werden und nicht durch den weiteren Schaltungsverlaul' hindurchgclangen können.

Hierzu 1 Blatt Zeichnungen

Claims

Patentansprüche:

1. Spannungsvergleicherschaltung mit einem eingangsseitigen, die Differenz zweier Eingangssignale bildenden Netzwerk, dem ein Verstärker für das Differenzsignal nachgeschaltet ist, gekennzeichnet durch erste Schaltmittel (32) zur zeitweisen Herstellung einer internen Verbindung in wenigstens einer Verstärkerstufe zwecks Einsteilung eines dadurch bestimmten Arbeitspunktes des ersten Verstärkers (24), welcher zumindest vorübergehend nach Aufheber, der Verbindung aufrechterhalten bleibt, durch wenigstens eine dem ersten Verstärker (24) nachgeschaltete Ausgangsstufe (38 und/oder 46), die durch zweite Schaltmittel (48 bzw. 66, 68) in einen ersten Schaltzustand versetzbar ist, in dem ein am Ausgang des ersten Verstärkers (24) auftretendes Signal unausgewertet bleibt oder in einen zweiten Schaltzustand versetzbar ist, wodurch ein am Ausgang des ersten Verstärkers (24) auftretendes Signa! entweder verstärkt oder nicht weitergeleitet wird, sowie durch Steuereinrichtungen (0,, φ₂, 0·,) zur zeitlichen Steuerung der Schaltzustände der ersten und zweiten Schaltmittel (32; 48 bzw. 66, 68) in der Weise, daß die zweiten Schaltmittel (48 bzw. 66, 68) beim Übergang der ersten Schaltmittel (32) von ihrem ersten auf den zweiten Schaltzustand ihren ersten Schaltzustand aufweisen, wobei die jeweilige Ausgangsstufe (38, 46) zur Blockierung der beim Aufheben der internen Verbindung im ersten Verstärker (24) auftretenden Stör- bzw. Ausgleichssignale zunächst während dieser Phase in ihren ersten Schaltzustand versetzt und anschließend in ihren zweiten Schaltzustand zur Bewertung des Differenzsignals umgeschaltet wird.

2. Spannungsvergleicherschaltung nach Anspruch 1, dadurch gekennzeichnet, dal? der erste Verstärker einen Feldeffekttransistor enthält, dessen Gate-Elektrode das Differenzsignal zugeführt wird und an dessen Drain-Elektrode das zugehörige Ausgangssignal entnehmbar Ist, und daß die ersten Schaltmittel zum zeitweisen Herstellen einer internen Verbindung In der jeweiligen Verstärkerstufe aus einem mit seiner Schaltstrecke zwischen die Gate-Elektrode und die Drain-Elektrode des Verstärkertransistors eingefügten weiteren Feldeffekttransistor (32, 48) zum Herstellen einer den ersten bzw. zweiten Schaltzustand darstellenden schaltbaren Gate-Drain-Verbindung des zugehörigen Verstärkertransistors (22, 36) bestehen.

3. Spannungsvergleicherschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß als Ausgangsstufe ein mit Feldeffekttransistoren aufgebauter Verriegelungskreis (46) vorgesehen ist, der In einen anfänglichen neutralen, Inaktiven ersten Schaltzustand einstellbar ist, in dem er auf von der vorhergehenden Verstärkerstufe bereitgestellte Signale nicht anspricht, und der erst in einem einstellbaren zweiten, aktiven Schaltzustand je nach der Polarität des von der vorhergehenden Verstärkerstufe gelieferten (Differenz-)Signals einen entsprechenden nutzbaren Ausgangsschaltzustand annimmt.

4. Spannungsvergleicherschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet. daß das die Differenz der Eingangssignale bildende Netzwerk (10) ein Paar von in Reihe geschalteten oassiven MOS-Kondensatoren enthält, deren

jeweils einen Elektroden je eines der beiden Eingangssignale zugeführt wird und an deren gemeinsamen Verbindungspunkt das In seiner Polarität die relativen Eingangsamplituden wiedergebende Differenzsignai abnehmbar ist.

5. Spannungsvergleicherschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß im Anschluß an das die Differenz der Eingangssignale bildende Netzwerk (10) ein erster hochverstärkender Verstärker (24) mit schaltbarer Gate-Drain-Verbindung in einer Verstärkerstufe mit einem nachgeschalteten Verstärker in Form eines Verriegelungskreises (46) vorgesehen ist, der zunächst auf einen neutralen Zwischenzustand zur Blockierung der beim Schalten der vorhergehenden Verstärkerstufe auftretenden Übergangssignale einstellbar ist, wobei vorzugsweise zwischen den ersten Verstärker (24) und den Verriegelungskreis (46) ein Pufferverstärker {38), ebenfalls mit schaltbarer Gate-Drain-Verbindung seines Verstärkertransistors, vorgesehen ist.