DE2726487A1

DE2726487A1 - Spannungsvergleicherschaltung

Info

Publication number: DE2726487A1
Application number: DE19772726487
Authority: DE
Inventors: Lawrence Griffith Heller; Lewis Madison Terman; Yen Sung Yee
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1976-06-21
Filing date: 1977-06-11
Publication date: 1977-12-29
Also published as: CA1072644A; DE2726487C2; IT1115322B; GB1567858A; US4028558A; JPS52156532A; FR2356148B1; FR2356148A1; JPS5722451B2

Description

Böblingen, den 10. Juni 1977 moe-bd/som

Anmelderin: International Business Machines Corporation, Armonk, N.Y. 10504

Amtliches Aktenzeichen: Neuanmeldung

Aktenzeichen der Anmelderin: YO 975 063

!Vertreter: Patentassessor Dipl.-Ing. Anton Mönig 7030 Böblingen

!Bezeichnung: SPANNÜNGSVERGLEICHERSCHALTUNG

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DIe Erfindung bezieht sich auf eine SpannungsverglelcherschalH tung nach dem Oberbegriff des Patenanspruchs 1.

Es besteht ein zunehmender Bedarf an möglichst In integrierter MOS-Technik herstellbaren SpannungsVergleicherschaltungen, die zuverlässig ein außerordentlich kleines Differenzsignal von einem Millivolt oder weniger innerhalb weniger Microsekunden eindeutig feststellen können. Bisher bekanntgewordene MOS-Vergleicherschaltungen können die genannten Anforderungen nicht erfüllen. Sie sind im allgemeinen zum Abfühlen einer eine Größenordnung größeren Spannungsdifferenz ausgelegt, um nachteilige Einflüsse durch die beim normalen Schalt- oder Abtast Vorgang innerhalb der Vergleicherschaltung auftretenden Ubergangssignale und Nullpunktsverschiebungen auszuschalten, die derart kleine Eingangssignale ansonsten verdecken würden.

Aufgabe der Erfindung ist es, eine demgegenüber verbesserte MOS-Vergleicherschaltung anzugeben. Diese Aufgabe wird bei einer Spannungsvergleicherschaltung der eingangs erwähnten Art entsprechend den im Kennzeichen des Patentanspruchs 1 angegebenen Merkmalen gelöst. Merkmale vorteilhafter Weiterbildungen und Ausgestaltungen der Erfindung finden sich in den weiteren Patentansprüchen.

Zusammengefaßt sieht die Erfindung eine neuartige Ausbildung des SpannungsVergleichs vor, indem der AuftrittsZeitpunkt aller innerhalb der Spannungsvergleicherschaltung erzeugten Ubergangssignale in einen Zeitbereich gelegt wird, in dem kein Arbeitssignal ansteht. Vor dem eigentlichen Spannungsvergleich werden somit die Stör- bzw. Ubergangssignale unterdrückt, so daß das Vergleichsergebnis nicht durch die Wechselbeziehung zwischen der Größe des Nutzsignals und der evtl. störenden Signale beeinflußt wird. Selbst ein relativ starkes Übergangssignal wirkt sich nicht mehr nachteilig aus, da es nicht zu einem Zeitpunkt auftritt, in dem im Normalfall eine

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Nutzsignalverarbeitung durchgeführt wird. Durch noch näher anzugebende Maßnahmen werden auch die Einflüsse von schaltungsinherenten Nullpunktverschiebespannungen ausgeschaltet. Damit können somit sehr kleine Differenzspannungen von etwa einem Millivolt oder sogar weniger zuverlässig festgestellt

ι werden, wobei der hohe Genauigkeitsgrad trotzdem mit unverminderter Geschwindigkeit und Leistung durchgeführt werden

, kann. Für die vorgeschlagene Schaltung wurde eine für den j Vergleich lediglich erforderliche Zeit von einigen Mikro-

Sekunden oder weniger festgestellt.

Die Erfindung wird im folgenden anhand eines Ausführungsbeispiels unter Zuhilfenahme der Zeichnungen näher erläutert.

Es zeigen:

Fig. 1 in einem elektrischen Schaltbild ein Aus

führungsbeispiel der Erfindung und

Fig. 2 ein zugehöriges Impulsdiagramm für einige

beim Betrieb der Schaltung nach Fig. 1 auftretende Spannungen.

Die in Fig. 1 gezeigte Spannungsvergleicherschaltung kann in konventioneller MOS-Technik aufgebaut werden. Die zu vergleichenden Spannungen V. und V_n liegen an den Eingangsan-Schlüssen eines mit passiven Elementen aufgebauten Differenznetzwerk 10 an, das die Eingangsstufe der Vergleicherschaltung darstellt. Im vorliegenden Fall soll angenommen werden, daß V ein Bezugspotential darstellt, mit dem das Signal V unbekannter Größe verglichen werden soll. Die Spannung am Ausgang des differenzbildenden Schaltungsteils 10 ist AV, dessen Wert der Differenz zwischen den beiden Eingangsspannungen V. und V entspricht. Eine nähere Beschreibung des die Differenz bildenden Schaltungsteils 10 findet sich

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im IBM Technical Disclosure Bulletin, Vol. 18, No. 9, Februar 1976, Seiten 3071/3072.

Das Differenznetzwerk 10 umfaßt zwei passive MOS Kondensatoren 12 und 14, die zwischen die Eingangsanschlüsse fUr V und V_B in Reihe zueinander geschaltet sind. Die Differenzspannung AV wird am gemeinsamen Anschluß 16 zwischen den Kondensatoren 12 und 14 entwickelt. Die Genauigkeit des Differenz netzwerke hängt davon ab, wie weit die Eigenschaften der jeweiligen Schaltungselemente aneinander angepaßt sind. In der MOS Technik können gleiche Eigenschaften einfacher bei passiven Schaltungselementen, wie z.B. Kondensatoren, erreicht werden als bei aktiven Schaltungselementen, z.B. Transistoren. Die lediglich symbolisch angedeuteten und mit 18 und 20 bezeichneten Schaltelemente sind anfänglich so eingestellt, daß sie bei der anschließenden Umkehrung ihres Schaltzustandes unabhängig von den Polaritäten der zu vergleichenden Spannungen den Differenzwert AV wiedergeben. Der anfängliche Schaltzustand jedes der Schaltelemente 18 oder 20 ist durch die Polarität des jeweiligen Eingangssignals bestimmt. Die Polarität des Differenzsignals AV ergibt dann den Hinweis, welche der Spannungen V. oder V_n den größeren Wert aufweist.

Das Differenzsignal AV am Ausgangsanschluß 16 des Differenznetzwerks 10 liegt am Gate eines MOS Feldeffekttransistors 22 in der invertierenden Eingangsstufe eines hochverstärkenden FET Verstärkers 24, an den keine hohen Genauigkeitsanforderungen gestellt sind. Die Drain-Elektrode des FET 22 ist direkt mit dem Gate des FET 26 in der zweiten Stufe des Verstärkers 24 verbunden, die das von der ersten Verstärkerstufe kommende Signal erheut invertiert. An die Drain-Elektroden der FET 22 und 26 ist über die im Sättigungsbereich betriebenen und als Lastelemente dienenden FET 28 bzw. 30 die Versorgungsspannung V1 angelegt.

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Wie später noch näher erläutert wird, ist der Verstärker 24 mittels des FET 32, der zeitweise eine Verbindung zwischen Gate und Drain des FET 22 der ersten Verstärkerstufe herstellt, mit einer Eigenvorspannung auf den Wert der Einheitsverstärkung im Gleichspannungsfall während der Vorbereitungsphase ausgelegt. Durch diese Verbindung zwischen dem Eingang und dem Ausgang des FET 22 und die anschließende Aufhebung dieser Verbindung wird der Verstärker 24 auf seinen korrekten Arbeitspunkt für die Verstärkung des Differenzsignals AV eingestellt.

Während am Gate des FET 26 das Ausgangssignal vom FET 22 anliegt, ist die Drain-Elektrode des FET 26 über den Kondensator 34 mit dem Gate des FET 36 im nachfolgenden Pufferverstärker 38 gekoppelt. Die Drain-Elektrode des FET 36 ist über den FET 40, der als Lastelement dient, mit der Betriebsspannung sowie über einen Kondensator 42 mit dem Eingangsanschluß 44 des Vorverriegelungsschaltkreises 46 gekoppelt. Der Puffer verstärker 38 stellt eine niedrige Ausgangsimpedanz bereit, über die der hochverstärkende Verstärker 24 den Vorverriegelungsschaltkreis 46 treiben kann. Während der Vorbereitungs phase, die im folgenden noch näher beschrieben wird, sind der Eingang und der Ausgang des FET 36 zeitweise über den FET 48 zur Vorspannung dee Pufferverstärkers 38 auf seinen korrekten Arbeitspunkt verbunden.

Die Koppe!kondensatoren 34 und 42 ermöglichen eine voneinander unabhängige Ausbildung der Eigenvorspannung. Aufgrund dieser Eigenvorspannung können zusätzliche Vorspannungen und Spannungsquellen sowie das damit verbundene Problem der Spannungsverschiebungen aufgrund von Spannungsdrift etc. vermieden werden.

Bezüglich einer eingehenden Beschreibung des Vorverstärkers 46 wird auf die ältere Patentanmeldung P 2 700 802.2 Bezug

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genommen. Im vorliegenden Zusammenhang beschränkt sich die Beschreibung des Vorverstärkers auf die Vorbereitungs- und Vergleichsphase der Vergleicherschaltung gemäß Fig. 2.

In der Vergleichsphase kann der Vorverstärker 46 je nach der Polarität des zu verstärkenden Differenzsignals an seinem Eingang 44 einen von zwei stabilen Zuständen einnehmen. Während der Vorbereitungsphase wird der Vorverstärker in einer neutralen ausgeglichenen Zustand gebracht, der als Vorladungszustand bezeichnet wird. Der Vorverstärker 46 enthält zwei FET 50 und 52 sowie zwei Kondensatoren 54 und 56, wobei diese Schaltelemente nach Art einer kreuzgekoppelten Ladungsübertragungsschaltung angeordnet sind. Es ist demnach das Gate des FET 50 mit der einen Elektrode des Kondensators 54 sowie dem Schaltungspunkt 60 verbunden, der seinerseits mit der Drain-Elektrode des FET 52 verbunden ist. Das Gate des FET 52 ist andererseits mit einer Elektrode des Kondensators 56 sowie dem mit der Drain-Elektrode des FET 50 zusammenhängenden Schaltungsknoten 58 verbunden. Die Source-Elektrode des FET 50 ist mit dem Eingang 44 des Vorverstärkers 46 gekoppelt) während die Source-Elektrode des FET 52 mit einem Schaltungsknoten 52 verbunden ist, der über den Kondensator 64 mit Massepotential gekoppelt ist.

Während der Vorladungsphase beim Betrieb des Vorverstärkers 46 wird an die Schaltungsknoten 58 und 60 periodisch ein Potential von der Spannungsquelle V₂ über die FET 66 bzw. 68 angelegt. Die Schaltungsknoten 44 und 62 werden periodisch über die FET 70 bzw. 72 auf Massepotential gelegt. Das nutzbare Ausgangssignal des Vorverstärkers 46 wird durch die Spannung dargestellt, die zwischen den Schaltungknoten 58 und 60 auftritt, wenn die Vergleichsphase abgeschlossen ist.

In dem gezeigten Schaltbild existieren verschiedene parasitär« bzw. verteilte Kapazitäten. Besondere Beachtung im vorliegenden Zusammenhang f Ιηξβη jäie. fö^eruSnl"dieΓ Kapazität" 74

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zwischen Gate und Source von FET 32, die Kapazität 76 zwischen Gate und Source von FET 48 sowie die Kapazität 78 zwischen dem Schaltungsknoten 44 und Masse (wodurch die verteilte Kapazität der Eingangsleitung vom Pufferverstäker 38 zum Vorverstärker 46 repräsentiert wird).

Wie aus dem Diagramm nach Flg. 2 hervorgeht/ unterteilt sich der Arbeitszyklus der dargestellten MOS Vergleicherschaltung In eine Vorbereitungs- oder Bereitstellungsphase sowie In eine anschließende Vergleichsphase. Zu Beginn werden zwei Steuerimpulse/ die mit Φ.. und Φ_ bezeichnet sind, an die Gate-Elektroden der FET 32 bzw. 48 angelegt, wodurch diese FET die Gate-Drain-Verbindung der Verstärker FET 22 bzw. 36 herstellen. Dadurch werden diese Verstärkerstufen auf den !für die Einheitsverstärkung maßgeblichen Arbeitspunkt eingestellt. Die Φ--Spannung wird ebenfalls an die Gate-Elektroden der FET 70 und 72 im Vorverstärker 46 angelegt, wodurch die Schaltungsknoten 44 bzw. 62 an Masse gelegt werden, so daß eine etwa von dem vorhergehenden VergleichsVorgang auf den Kondensatoren 78 bzw. 64 verbliebene Ladung abgeleitet wird. Während dieser Vorbereitungsphase befindet sich das Differenznetzwerk 10 in dem oben erläuterten anfänglichen Zustand, so daß keine Differenzspannung AV am Schaltungsknoten 16 auftritt.

Der Φ₁ -Impuls endet eine kurze Zelt später, während der Φ₂~ Impuls noch weiterhin an der Gate-Elektrode des FET 48 anliegt. Mit dem Ende des Φ₁-Impulses schaltet der FET 32 aus, wodurch die Eingangs-Ausgangsverbindung zwischen Gate und Drain des FET 22 aufgehoben und das Gate des FET 22 um den genannten Arbeitspunkt bezüglich des elektrischen Potentials schwebend gelassen wird. Mit dem Ende des Φ.-Impulses wird jedoch ein an sich störender Spannungsimpuls erzeugt, der über die parasitäre Kapazität 74 auf das Gate des FET 22 gelangt, im Verstärker 24 verstärkt und über den Koppelkon-

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densator 34 auf das Gate des Pufferverstärker FET 36 geleitet

|wird. In einer konventionellen Vergleicherschaltung wird die j Empfindlichkeitsschwelle deshalb so hoch eingestellt, daß idle Schaltung nur auf solche Signale anspricht, die erheb-' lieh größer als die derartiger Übergangs- oder Störimpulse ι sind. In der hier vorgeschlagenen Schaltung braucht man diese I Einschränkung hinsichtlich der Empfindlichkeit nicht zu

;machen, da auf andere Weise der nachteilige Einfluß deri
artiger Störungen ausgeschaltet wird, was im folgenden näher

erläutert werden soll.

Aus Fig. 2 ist ersichtlich, daß mit dem Ende des Φ.-Impulses, durch den die erwähnten Übergangs- bzw. Störimpulse auf den Eingang des Pufferverstärkers 38 gelangen könnten, der φ_- Impuls noch am Gate des FET 48 ansteht. Da zu diesem Zeitpunkt die Gate- und Drain-Elektrode des FET 36 über den FET 48 durch den «.-Impuls noch miteinander verbunden sind, wird ein etwaiger Störimpuls vom Verstärker 24 im Pufferverstärker 38 sich nicht auswirken können. Dadurch wird der relativ

hoch verstärkte Storimpuls im Pufferverstärker abgeblockt und nicht den Vorverstärker 46 erreichen.

Nach dem Ende des Φ*-Impulses wird ein φ.-Impuls an die Gate-Elektroden der FET 66 und 68 im Vorverstärker 46 angelegt, wodurch diese FET in ihrem linearen Bereich als Widerstände betrieben werden, über den FET 66 und den Schaltungsknoten 58 wird die Versorgungsspannung V₂ auf eine Elektrode des Kondensators 56 und über den FET 68 und den Schaltungsknoten 60 auf die eine Elektrode des Kondensators 54 gekoppelt. Die jeweils anderen Elektroden der Kondensatoren 54 und 56 liegen miteinander an einem Anschluß für eine mit Φ. bezeichnete Spannung. Zu diesem Zeitpunkt ist die Φ₄-Spannung auf ihrem potentialmäßig untersten Wert, z.B. auf Maseepotential. Die Kondensatoren 54 und 56 werden somit aufgeladen, so daß die Schaltungsknoten 58 und 60 den Potentialwert V₂ annehmen.

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Wie bereits erwähnt wurde, sind die Schaltungsknoten 58 bzw. 60 über Kreuz mit den Gate-Elektroden der FET 52 bzw. 50 verbunden. Wenn die Kondensatoren 54 und 56 voll aufgeladen und die Schaltungsknoten 58 und 60 auf dem Potentialwert von V₂ sind, werden die FET 50 und 52 in ihrem Sättigungsbereich sein und von den Schaltungsknoten 58 und 60 über ihre Drain-Sourcestrecken Strom zu den Schaltungsknoten 44 j und 62 zur Aufladung der Kapazitäten 78 und 64 leiten. Mit deren Aufladung werden die Source-Spannungen der FET 50 und 52 angehoben.Wenn die Source-Spannung V_g des FET 50 oder 52 einen Wert erreicht, der gleich der Differenz zwischen der jeweiligen Gate-Spannung V und der Schwellenspannung V ist, schaltet der jeweilige FET aus. Wenn beide FET 50 und 52 auf diese Weise ausgeschaltet sind, befinden sich die Schaltungsknoten 44 und 62 jeweils auf einem Potential entsprechend V-verringert um den Wert der Schwellenspannung des zugehörigen FET. Die Schaltungsknoten 58 und 60 liegen auf V₂. In diesem Zusammenhang ist festzuhalten, daß die FET 50 und 52 nicht dieselbe Schwellenspannung aufweisen müssen, damit der Vorverstärker 46 einwandfrei arbeiten kann. Ein ausgeglichener Zustand, in dem beide FET 50 und 52 ausgeschaltet sind, wird auch erreicht, wenn diese FET bei verschiedenen Source Spannungswerten ausschalten.

Erforderlichenfalls kann auch ein sehr abrupter übergang in den Sperrzustand für die FET 50 und 52 während der Vorladungsphase erreicht werden. Eine Möglichkeit dazu besteht darin, den Φ.-Impuls zu beenden und dadurch die FET 66 und 68 zu einem Zeitpunkt auszuschalten, wenn die Ladungsübertragungeelemente 50 und 52 noch leitfähig aber relativ nahe am Ausschaltpunkt sind. Dadurch werden negative tibergangeimpulse an den Schaltungsknoten 58 und 60 erzeugt, wodurch ein sofortiges Ausschalten der FET 50 und 52 erreicht wird. Unterstützen läßt sich diese Wirkungsweise noch durch eine Vergrößerung der Gate-Source-Kapazität der fet 66 und 68.

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Aus Fig. 2 ist weiter ersichtlich, daß der 4>₂-Impuls endet, während der «!»--Impuls noch andauert. Mit anderen Worten, der «^--Impuls endet noch während der Vorladephase des Vorverstärkers 46. 0er beim Abschalten des «!»-Impulses entstehende Übergangsimpuls wird dabei über die parasitäre Kapazität 76 auf das Gate des FET 36 im Pufferverstärker gekoppelt, der einen entsprechenden Ausgangsimpuls über den Koppelkondensator 42 auf den Eingang 44 des Vorverstärkers 46 überträgt. Zu diesem Zeitpunkt ist jedoch der Vorverstärker 46 noch in seiner Vorbereitungsphase, während der die Source-Schaltungsknoten 44 und 62 der FET 50 bzw. 52 auf ihre Ausschaltpegel aufgeladen werden. Der genannte Übergangsimpuls hat ferner eine relativ geringe Größe, da es sich bei dem Pufferverstärker 38 nicht um einen Verstärker mit hohem Verstärkungsfaktor handelt. Unter diesen Umständen wird demnach der erwähnte Übergangsimpuls vom Pufferverstärker 38 an den Eingang 44 in der Vorladespannung absorbiert, die zu dem Zeitpunkt zum Ausschalten des FET 50 aufgebaut wird. |

Es ist somit ersichtlich, daß die beim Abschalten der 4^- und «!»--Steuerspannungen entstehenden Übergangs- bzw. StOrsignale keine nachteiligen Einflüsse auf das resultierende Schaltkreisverhalten haben. Ein mit dem Abschalten des Φ--Steuerimpulses entstehender Störimpuls wird nur eine geringe Amplitude haben und lediglich den Vorladeeffekt erhöhen. Am Ende der Vorbereitungsphase, d.h. mit dem Ende der Φ«~» *₂~ und ^^-Steuerimpulse, befindet sich der Vorverstärker 46 in einem bezüglich seiner Ausgangsschaltungsknoten 58 und 60 potentialmäßig ausgeglichenen Zustand, in dem alle .zu ihm gehörenden FET ausgeschaltet sind.

Mit Beginn der Vergleichsphase wird, wie oben beschrieben, eine Differenzspannung AV, deren Polarität durch die Größe des Eingangssignals V_x bezogen auf die Referenzspannung V bestimmt ist, am Ausgang des Differenznetzwerks 10 erzeugt.

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Dieses Differenzsignal wird hochverstärkt und durch den Pufferverstärker 38 an den Eingang 44 des Vorverstärkers 46 weitergeleitet. Entsprechend der Polarität des verstärkj ten Differenzsignals AV wird demzufolge das Potential am !Schaltungknoten 44 angehoben oder abgesenkt. Dieser Vor-

gang wird noch gesteigert, wenn ein Φ.-Rampenspannungsimpuls an die gemeinsame Elektrode der Kondensatoren 44 und 46 angelegt wird, wodurch die Ladungsübertragungsaktion des Vorverstärkers 46 unterstützt wird.

Beispielsweise soll angenommen werden daß AV eine negative Polarität aufweist. Sobald die Spannung Φ, ansteigt, werden die Gate-Spannnungen der FET 50 und 52 rampenförmig angehoben. Da aber die Spannung am Source-Schaltungsknoten des FET 50 ebenfalls durch das Anlegen des verstärkten und invertierten AV Differenzsignals angehoben ist, wird FET 5O ungeachtet seiner angestiegenen Gate-Spannung am leitendwerden gehindert. Vom Kondensator 56 kann praktisch keine dort gespeicherte Ladung über den FET 50 übertragen werden und das Potential am Schaltungsknoten 58 (der mit der Drain-Elektrode des FET 50 und über Kreuz mit dem Gate des FET verbunden ist) beginnt anzusteigen. Steigt die Gate-Spannung des FET 52 relativ zur Source-Spannung weit genug an, um den FET 52 einzuschalten, findet eine positive Ladungsübertragung vom Kondensator 54 über den FET 52 auf den Kondensator 64 statt, dessen Kapazitätswert so ausreichend ist, daß darüber eine wesentliche Ladungsreduzierung der auf dem Kondensator 54 gespeicherten Ladung stattfindet. Dadurch wird die Spannung am Schaltungsknoten 60 abgesenkt, die gleich der Drain-Spannung des FET 52 ist. Schließlich wird der FET 52 aus der Sättigung in den linearen Bereich gelangen, wonach kein weiterer wesentlicher Ladungstransfer mehr auftritt. Die Spannungsabsenkung am Schaltungknoten verursacht eine gleiche Spannungsabsenkung am Gate des FET 50, so daß der Sperrzustand des FET 50 sicher gewährleistet

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bleibt. Wenn AV somit negativ ist, wird schließlich der Vorverstärker 46 einen Zustand einnehmen, bei dem die Spannung am Schaltungsknoten 60 niedriger als am Schaltungsknoten 58 ist, und zwar um mindestens den Wert der Schwellenspannung des FET 50.

Ist die Differenzspannung AV von positiver Polarität, ergibt sich die entgegengesetzte Wirkungsweise. Die Source-Spannung des FET 50 am Schaltungknoten 44 wird abgesenkt, wenn das verstärkte und invertierte Frequenzsignal angelegt wird und der FET 50 beginnt leitend zu werden, sobald die Differenz zwischen seiner Gate-Sourcespannung den Wert der Schwellenspannung überschreitet. Die Φ.-Rampenspannung erhöht die Differenz in den Leitfähigkeiten in den FET 50 und 52. Sobald der FET 50 leitet, wird eine positive Ladung vom Kondensator 56 über den FET 50 auf die Kondensatoren 42 und 78 übertragen. Das setzt sich solange fort, bis der FET 50 aus der Sättigung in seinen linearen Arbeitsbereich gelangt, woraus sich eine wesentliche Reduzierung der Spannung am Schaltungsknoten 58 ergibt. Die Spannung am Schaltungs knoten 60 (d.h. an der Drain-Elektrode des FET 52) steigt weiter an, während die Spannung am Gate des FET 52 (gleich* bedeutend mit dem Schaltungsknoten 58) absinkt, so daß dadurch der FET 52 im ausgeschalteten Zustand gehalten wird. Ist somit die Differenzspannung AV von positiver Polarität, wird der Vorverstärker 46 letztlich einen Zustand einnehmen, bei dem die Spannung am Schaltungsknoten 58 niedriger als am Schaltungsknoten 60 ist, und zwar um mindestens den Wert der Schwellenspannung des FET 52.

Am Ende der Vergleichsphase kann somit zwischen den Schaltungsknoten 58 und 60 ein einfach abfühlbares Signal am Ausgang des Vorverstärkers 46 abgenommen werden. Dieses Ausgangssignal ist nicht von Übergangs- oder Nullpunkt-Verschiebe •ignalen in der Schaltung selbst beeinflußt und repräsen-

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tiert sehr genau die Polarität der anfänglichen Spannungsdifferenz AV, auch wenn diese Differenzspannung nur sehr kleine Werte in der Größenordnung von 1 Millivolt oder weniger aufweist. Durch Untersuchungen an einem Schaltungs aufbau wurde festgestellt, daß zur Erkennung von Differenz spannungen von weniger als einem Millivolt eine Vergleichs zeit von wenigen Mikrosekunden ausreicht. FUr die Dimensio nierung der Schaltungselemente bei einer praktisch aufgebauten Schaltung können die folgenden Werte angegebenen werden:

Kapazitätswerte; Kondensatoren 12, 14 & 34 - 50 pF Kondensatoren 42 * 64 - 5 pF Kondensatoren 54 λ 56 -0,5 pF W/L-Verhältnisse der FET:

FET W/L

22,	26,	50 t	52	15/1
28	t 30			1/6,6
32,	48,	70 «	72	1/1
36				25/1
40				5/1
60	t 68			4/1

Für die genannte Schaltung ergab sich eine vollständige Zykluszeit von 2,9 Mikrosekunden. Die Nominalwerte betrugen fttr die Verstärkung 130 und für die Leistungsaufnahme der Vergleicherschaltung etwa 3 Milliwatt. Die An-■preohschwelle betrug etwa 1/2 Millivolt. Weitere Verbesserungen durch einen Geschwindigkeite-Erapfindlichkeita-

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kompromlß etc. sind dabei noch möglich.

Bei dem beschriebenen Ausführungsbeispiel ist davon ausgegangen worden, daß die Feldeffekttransistoren vom N-Kanal Anreicherungstyp sind. Es ist natürlich in gleicher Weise im Rahmen der Erfindung möglich, einzelne oder mehrere der Feldeffekttransistoren auch vom Verarmungstyp zu wählen.

In dem beschriebenen Ausführungsbeispiel sind ferner mehrere | Verstärkerstufen zwischen dem Differenznetzwerk 10 und dem Vorverstärker vorgesehen, wobei die Steuerimpulse zeitlich so abgestimmt sind, das Φ- mit Φ. überlappt, während Φ-mit 4>₂ überlappt. Das geschah zu dem Zweck, Übergangsimpulse, die beim Abschalten der Φ..- und <I> -Impulse entstehen, in der erläuterten Weise zu absorbieren. Es ist aber auch möglich, die beschriebene Vergleicherschaltung derart zu modifizieren, daß man eine der Verstärkerstufen (z.B. den Pufferverstärker 38) wegläßt und eine entsprechende Anpassung der Taktsteuerung vorsieht, indem z.B. <i> und Φ-überlappend auftreten. Diese Abänderungen beeinträchtigen nicht den mit den beschriebenen Maßnahmen erzielbaren Erfolg, wonach durch das sequentielle Schalten die dadurch erzeugten Übergangsimpulse jeweils zu einem Zeitpunkt auftreten, bei dem die nächstfolgende Verstärkerstufe durch die Vorspannungsverbindung ausgeschaltet ist, z.B. wenn der FET 32 ausgeschaltet ist, so daß diese Übergangsimpulse in der nächstfolgenden Stufe absorbiert werden und nicht durch den weiteren Schaltungsverlauf hindurchgelangen können.

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Leerseite

Claims

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PATENTANSPRÜCHE

Spannungsverglelcherschaltung mit einem eingangsseitigen die Differenz zweier Eingangssignale bildenden Netzwerk, dem ein Verstärker für das Differenzsignal nachgeschaltet ist, gekennzeichnet durch erste Schaltmittel (32) zur zeitweisen Herstellung einer internen Verbindung in wenigstens einer Verstärkerstufe zur Einstellung eines dadurch bestimmten Arbeitspunktes des Verstärkers (24), welche Arbeitspunkt vor spannung zumindest zeitweise nach Aufheben der Verbindung aufrecherhalten bleibt, durch wenigstens eine dem Verstärker (24) nachgeschaltete Ausgangsstufe (38 und/oder 46), die durch zweite Schaltmittel (48 bzw. 66, 68) in einen ersten Schaltzustand einstellbar ist, in dem ein am Ausgang des ersten Verstärkers (24) auftretendes Signal unausgewertet bleibt bzw. in einen zweiten Schaltzustand einstellbar ist, in dem ein am Ausgang des ersten Verstärkers (24) auftretendes Signal im Sinne einer Verstärkung bzw. Verriegelung bewertet wird, sowie durch Steuereinrichtungen (Φ^ Φ₂, Φ₃) für die zeitliche Betriebseinstellung der ersten und zweiten Schaltmittel (32; 48 bzw. 66, 68) in der Weise, daß die zweiten Schaltmittel (48 bzw. 66, 68) beim Übergang der ersten Schaltmittel (32) von ihrem ersten auf den zweiten Schaltzustand ihren ersten Schaltzustand aufweisen, wobei die jeweilige Ausgangsstufe (38, 46) zur Blokkierung der beim Aufheben der internen Verbindung im vorgeschalteten Verstärker auftretenden Stör- bzw. Übergangsimpulse zunächst während dieser Phase in ihren ersten Schaltzustand eingestellt und anschließend in ihren zweiten Schaltzustand zur Bewertung des Differenzsignals umschaltbar ist.

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ORIGINAL INSPECTED

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2. SpannungsVergleicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß wenigstens eine Verstärkerstufe einen Feldeffekttransistor enthält, dessen Gate-Elektrode das Differenzsignal zugeführt ist und an dessen Drain-Elektrode das zugehörige Ausgangssignal entnehmbar ist, und daß die ersten Schaltmittel zur zeitweisen Herstellung einer internen Verbindung in der jeweiligen Verstärkerstufe aus einem mit seiner Schaltstrecke zwischen die Gate-Elektrode und die Drain-Elektrode des Verstärkertransistors eingefügten weiteren Feldeffekttransistor (32, 48) zur Herstellung einer den ersten bzw. zweiten Schaltzustand darstellenden schaltbaren Gate-Drain-Verbindung des zugehörigen Verstärker-j transistors (22, 36) bestehen. ;
3. SpannungsVergleicherschaltung nach Anspruch 1 oder 2, ! dadurch gekennzeichnet, daß als Ausgangsstufe ein mit j Feldeffekttransistoren aufgebauter Verriegelungskreis i (46) vorgesehen ist, der in einen anfänglichen neutrale^ ersten Schaltzustand einstellbar ist, in dem von der ! vorhergehenden Verstärkerstufe bereitgestellte Signale j nicht im Sinne einer Verstärkung bzw. Verriegelung be-

wertet werden, und der erst in einem einstellbaren zweiten Schaltzustand je nach der Polarität des von derι vorhergehenden Verstärkerstufe gelieferten (Differenz-)! Signals einen entsprechenden nutzbaren Ausgangeszustand:

annimmt.
4. Spannungsvergleicherschaltung nach einem der vorher- : gehenden Ansprüche dadurch gekennzeichnet, daß das , die Differenz der Eingangssignale bildende Netzwerk j (10) ein Paar von in Reihe geschalteten passiven MOS-Kondensatoren enthält, deren jeweils einen Elektroden je eines der beiden Eingangssignale zugeführt ist

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und an deren gemeinsamen Verbindungspunkt das In seiner Polarität die relativen Eingangsamplituden wiedergebend» Differenzsignal abnehmbar 1st.

S. Spannungsverglelcherschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß Im Anschluß an das die Differenz der Eingangssignale bildende Netzwerk (10) ein erster hochverstärkender Verstärker (24) mit schaltbarer Gate-Drain-Verbindung ' In einer Verstärkerstufe mit einem nachgeschalteten Verstärker In Form eines bistabilen Verriegelungskrelses (46) vorgesehen 1st, der zunächst auf einen neutralen Zwischenzustand zur Blockierungen der beim Schalten der vorhergehenden Verstärkerstufe auftretenden Ubergangsslgnale einstellbar 1st, wobei vorzugsweise zwischen den ersten Verstärker (24) und den ausgangsseitlgen Verriegelungskreis (46) ein Pufferverstärker (38), ebenfalls mit schaltbarer Gate-Drain-Verbindung seines Verstärkertransistors, vorgesehen ist

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