DE69426545T2

DE69426545T2 - Verfahren und Einrichtung zur Signalverarbeitung

Info

Publication number: DE69426545T2
Application number: DE69426545T
Authority: DE
Inventors: Juha Rapeli
Original assignee: Nokia Mobile Phones Ltd
Current assignee: Nokia Oyj
Priority date: 1993-04-23
Filing date: 1994-04-15
Publication date: 2001-06-13
Anticipated expiration: 2014-04-16
Also published as: FI931831A0; FI931831A; US5497116A; EP0621550A2; DE69426545D1; FI93684B; FI93684C; EP0621550B1; JPH06348872A; EP0621550A3

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren und auf eine Vorrichtung zur Verarbeitung von Signalen. In dem vorliegenden Kontext bezieht sich die Signalverarbeitung auf die Addition, Differenz, Integration und Ableitung der Spannung, die das Signal darstellt, oder ebenso der Ladung oder des Stroms.
Der Spannungsintegrator ist eine gewöhnliche Schaltung, die z. B. in Filterkonstruktionen mit dem CMOS-Verfahren realisiert wird. Dies wird durch eine in Fig. 1a gezeigte Schaltung des Standes der Technik veranschaulicht, die herkömmlich mit einem Operationsverstärker realisiert wird. Fig. 1b zeigt eine alternative Realisierung des Standes der Technik anhand der Verwendung von zeitdiskret geschalteten Kondensatoren. Das Ausgangssignal Uo des in Fig. 1a gezeigten Integrators ist das gemäß der folgenden Formel:
Uo(t) = -(1/RC) Ui(t)dt
abgeleitete Zeitintegral der Eingangsspannung Ui. Ähnlich wird das Ausgangssignal Uo des in Fig. 1b gezeigten Integrators durch die Formel
Uo(t) = fs(Ci/Co) Ui(t)dt
gebildet, wobei fs die Abtastfrequenz ist. Wenn die Schalter s1 und s4 geschlossen sind, während die Schalter s2 und s3 offen sind, wird in dem Abtastkondensator Ci eine Ladungsprobe des Eingangssignals gespeichert. Die Probeladung (Qi = Ci · Ui) wird durch Schließen der Schalter s2 und s3 auf den Integrationskondensator Co entladen, wobei die Schalter s1 und s4 jetzt offen sind. Wenn alle vier Schalter s1 bis s4 offen sind, kann es zwischen den Probenspeicher- und Probenentladungsphasen Pausen geben.
Ein Nachteil in Verbindung mit den Schaltungen des Standes der Technik besteht darin, daß der Verstärker fortwährend Strom verbraucht, der in der Größenordnung von 50 uA bis zu mehreren 100 uA beträgt. Außerdem umfaßt der Verstärker eine begrenzte Bandbreite, die im allgemeinen proportional zum Stromverbrauch ist, sowie in einer CMOS-Realisierung ein schädliches 1/f- Rauschen. Die Funktion der Verstärker, wie etwa der in Fig. 2 gezeigten Verstärker, besteht in der Übertragung einer auf den Abtastkondensator Ci genommenen Signalladung auf den Integrationskondensator Co. Dies wird realisiert, wenn die Verstärkung des Verstärkers unendlich ist (in der Praxis Tausende oder sogar Millionen beträgt), wobei zu diesem Zweck in dem Verstärker ein Dauerstrom fließt.
Die Veröffentlichung DE-29 33 667 zeigt einen verlustbehafteten Integrator, der keinen statischen Strom verbraucht und dem passiven RC-Integrator entspricht. Mit diesem Integrator können lediglich passive Anschlüsse (d. h. jene, die auf der reellen Achse liegen) realisiert werden, so daß der in DE-29 33 667 offenbarte Entwurf kein geeignetes Element für Filter in der Übertragungsfunktion, wovon keine komplexen Anschlüsse enthalten sind, ist. In den Veröffentlichungen DE-29 33 667, US-5.021.692 und N. C. Battersby, C. Toumazou: A new generation of class AB switched current memory for analog sampled data applications, Proc. ISCAS 1991, werden Entwürfe anhand einer stromgeformten Signalverarbeitung, in der der statische Stromverbrauch niedrig ist, offenbart. Jede Schaltung benötigt jedoch einen sogenannten Vorstrom. Zum Beispiel offenbart das US-Patent Nr. 5.021.692 eine integrierte Schaltung, die mit einem Abtastkondensator versehen ist, der mit Hilfe von Elementen, die über ein aktives Element verbinden, in der Weise angeschlossen ist, daß er in leitender Verbindung mit der Speisespannung steht, und die mit einem Integrationskondensator zur Erzeugung eines Ausgangssignals versehen ist, wobei diese Schaltung jedoch einen Dauervorstrom erfordert. Außerdem erläutern die Veröffentlichungen J. B. Hughes, N. C. Bird, I. C. Macbeth: Switched currents, a new technique for analog sampled data signal processing, Proc. ISCAS 1989 und T. S. Fiez, D. J. Allstot: CMOS switched current ladder filters, IEEE JSSC, Bd. 25, Nr. 6 (Dezember 1990), den Stand der Technik. Somit war es lediglich in der Patentanmeldung FI-904281 (deren entsprechende Patentanmeldungen die US-752.864 und die Veröffentlichung EP-473436 sind) möglich, den statischen Stromverbrauch vollständig zu beseitigen, wobei dieses Merkmal für ein besseres Verständnis der vorliegenden Erfindung unten beschrieben wird.
Die finnische Patentanmeldung Nr. 904281 offenbart ein Integrationsverfahren, bei dem der Stromverbrauch null ist. Dies wird mit einem oder mit zwei Transistoren als aktives Element zur Steuerung sowohl zur Entnahme einer Ladungsprobe als auch zu deren Übertragung an einen Integrationskondensator erreicht. Die anderen beim Betrieb der Schaltung erforderlichen Schalter werden in einer im Gebiet selbst bekannten Weise ausgeführt und verwendet. In der darin beschriebenen Schaltung ist kein aktiver fortwährend betriebener Verstärker erforderlich, während statt dessen eine Übertragung einer Ladung von der Abtastkapazität auf die Integrationskapazität mit Schaltelementen gesteuert wird, die eine der Abtastkapazitäts-Anschlüsse entweder auf die positive oder auf die negative Speisespannung schalten. Bei Abschluß der Ladungsübertragung wird der Durchlaß des Stroms vollständig abgeschlossen, so daß der Dauerstromverbrauch beseitigt wird.
Gemäß einer bevorzugten Ausführungsform wird die Integrationskapazität dadurch, daß sie an die positive oder an die negative Speisespannung angeschlossen ist, zum Speichern der Probeladung vorgeladen.
Das Verfahren gemäß der Patentanmeldung FI-904281 enthält vorteilhaft zwei Ladungsproben-Entladungsphasen, wobei eine Ladungsprobe in der ersten Phase nur dann auf eine Integrationskapazität geleitet wird, wenn sie ein erstes Vorzeichen, d. h. eine erste Polarität (z. B. positiv oder negativ) hat, während eine Ladungsprobe in der nächsten Phase nur dann auf die Integrationskapazität geleitet wird, wenn sie das entgegengesetzte Vorzeichen (die entgegengesetzte Polarität, z. B. negativ oder positiv) hat, wobei das erste Vorzeichen im voraus gewählt wurde. Das Vorzeichen der Ladung der Abtastkapazität kann mit einem Vergleichsschaltungselement identifiziert werden, wobei je nach dem identifizierten Vorzeichen nur eine der zwei Ladungsprobe-Entladungsphasen ausgeführt werden.
In einer Ausführungsform gemäß der Patentanmeldung FI-904281 wird ein Transistor als das Schaltelement zum Entladen einer Probeladung verwendet. In dieser Ausführungsform ist das Schaltelement, das die Abtastkapazität an die Speisespannung schaltet, ein Bipolartransistor. In einer alternativen Ausführungsform ist das Schaltelement ein FET-Transistor.
In einer am meisten bevorzugten Ausführungsform ist das Schaltelement ein EPROM-FET-Transistor, dessen schwebendes Gate so angeordnet worden ist, daß es eine vorgegebene Ladung trägt, so daß die Schwellenspannung des FET- Transistors eine gewünschte Größe, am meisten bevorzugt im wesentlichen null, hat. Da z. B. keine in Bipolartransistoren auftretende Kompensation der Schwellenspannungen erforderlich, arbeitet die Schaltung hierdurch nahezu ideal.
Der Grundentwurf der Schaltung, die den statischen Strom nicht verbraucht, und des in der Patentanmeldung FI-904281 dargestellten Verfahren sind unten mit Hilfe beispielhafter Ausführungsformen ausführlicher beschrieben, wobei Bezug auf die beigefügte Zeichnung genommen wird, worin:
Fig. 1a und 1b Integrationsschaltungen darstellen, die gemäß dem Stand der Technik fortwährend Strom verbrauchen,
Fig. 2a, 2b und 2c mit Hilfe stark vereinfachter Prinzipschaltpläne die Phasen des Verfahrens, das keinen statischen Strom verbraucht, zeigen,
Fig. 3a, 3b, 3c, 3d und 3e schematisch eine praktische Realisierung der Spannungsintegration zeigen, die mit Bipolartransistoren keinen statischen Strom verbraucht, während die Fig. 3a, b, d, e nur die für jede Betriebsphase wesentlichen Komponenten zeigen und der Spannungsgraph in Fig. 3c den Betrieb zeigt,
Fig. 4 einen vereinfachten Schaltplan des Umkehrintegrators gemäß einer bevorzugten Ausführungsform der Erfindung auf der Grundlage von einem komplementären Paar und von Schaltern zeigt,
Fig. 5 den Betrieb einer wie in Fig. 4 gezeigten Schaltung darstellt, wobei Fig. 5a eine Signalspannung und über den Abtastkondensator bei verschiedenen Betriebsphasen der Integrationsschaltung wirkende Spannungen zeigt, während Fig. 5b eine über den Integrationskondensator wirkende Spannung zeigt,
Fig. 6 einen vereinfachten Schaltplan eines wie in Fig. 4 gezeigten Umkehrintegrators darstellt, wobei für die Integrationszelle ein idealer CMOS-Schalter verwendet wird, und
Fig. 7 schematisch den Prinzipentwurf des idealen Schalters aus Fig. 6 bei Realisierung in Form eines EPROM-Transistors darstellt.
Fig. 2 zeigt mit Hilfe vereinfachter Prinzipschaltpläne verschiedene Phasen des Verfahrens der in der Patentanmeldung FI-904281 offenbarten Erfindung. In Fig. 2a wird eine Probe von einem Eingangssignal Us, die entweder positiv oder negativ ist, in einem Abtastkondensator Ci aufbewahrt. Die Probeladung ist Q1 = Us · C1. Aus Einfachheitsgründen wird angenommen, daß die Probeladung positiv ist, was durch das Vorzeichen + an einem der Kondensatoranschlüsse angegeben wird. Der andere Anschluß ist in dieser Phase geerdet worden.
In Phase 2 in Fig. 2b wird die positive Ladung des Abtastkondensators dadurch, daß der negative Anschluß des Abtastkondensators (in dem vorliegenden Fall) über die Speisequelle Is mit der positiven Speisespannung +V und der andere (positive) Anschluß mit dem Integrationskondensator Co verbunden wird, durch Schließen des Schalters s1 auf den Integrationskondensator Co entladen. Über Ci wird eine Auswerteschaltung S angeschlossen, wobei sie den Schalter s1 geschlossen hält, bis sich die Spannung von Ci auf null verringert hat, wobei die Auswerteschaltung S den Schalter s1 öffnet. Auf diese Weise ist die Ladung des Abtastkondensators Ci auf den Integrationskondensator Co übertragen worden. Wenn die Probeladung negativ wäre, würde in dieser Phase nichts stattfinden. Die in Fig. 2c gezeigte dritte Phase wurde durch Verbinden des Integrationskondensators Ci mit der negativen Speisespannung -V so eingerichtet, daß die negative Probeladung entladen wird. Wenn die Ladung positiv wäre, würde in dieser Phase nichts stattfinden.
Die in Fig. 2 gezeigte zweite (Fig. 2b) Phase und dritte (Fig. 2c) Phase des Verfahrens werden durch die Auswerteschaltung S gesteuert, die sicherstellt, daß der Abtastkondensator Ci bis auf einen vorgegebenen Grenzwert entladen wird.
Das Verfahren kann in der Weise entwickelt werden, daß die obenerwähnte Auswerteschaltung S selbst so früh wie in der ersten Phase die Polarität der Ladung (z. B. positiv oder negativ) angibt. Hierdurch können die zweite und die dritte Phase zusammengefaßt werden, d. h., daß, wie durch die Polarität der Probeladung ausgedrückt wird, nur eine der Phasen ausgeführt wird.
Die Auswerteschaltung S könnte ein z. B. auf der Grundlage eines Operationsverstärkers arbeitendes Vergleichselement wie etwa ein Komparator sein. Bei Realisierung des Verfahrens in der obigen Weise würde es, da das Rauschen des Operationsverstärkers das Signal z. B. bei sehr niedrigen Signalen verdecken würde, kein wesentlich besseres Ergebnis als das in Fig. 1b gezeigte Verfahren liefern.
Fig. 3 zeigt mit Hilfe vereinfachter Schaltpläne eine Realisierung des Verfahrens der Erfindung gemäß der Patentanmeldung FI-904281 mit den Schaltelementen s11 bis s42 und mit den Bipolartransistoren T1 bis T4 auf der Grundlage einer BiCMOS-Technik. Der Betrieb der Integrationsschaltung wird mit Hilfe der Fig. 3a, 3b, 3c, 3d, 3e in verschiedenen Phasen des Verfahrens beschrieben. In Fig. 3 sind alle signifikanten Komponenten gezeigt, wobei die Fig. 3a, 3b, 3d, 3e aus Gründen der Anschaulichkeit nur jene Komponenten zeigen, die in jeder Phase wesentlich sind. Die in der Schaltung enthaltenen Schaltelemente werden durch Vorrichtungen und Schaltungsentwürfe gesteuert, die dem Fachmann auf dem Gebiet bekannt sind, so daß die Steuerelemente der Klarheit halber weggelassen sind. Die Schaltelemente sind ebenfalls mit Vorrichtungen, die dem Fachmann auf dem Gebiet bekannt sind, z. B. mit mechanischen Kontakten oder mit Halbleiterschaltern, realisierbar.
Der Betrieb wird unten während sechs verschiedenen Betriebsphasen beschrieben. Es wird vorausgesetzt, daß das Erdpotential null Volt beträgt, während die Polaritäten der Speisespannungen (positiv Vd und negativ Vs) in bezug auf das Erdpotential erzeugt werden. Die Vorzeichen der Signale und Spannungen (die Polarität, z. B. positiv oder negativ) werden in bezug auf das Erdpotential angegeben.
Während Phase 1 (Fig. 3a) wird C1 durch Schließen des Schalters s10 in bezug auf das Erdpotential auf die positive Speisespannung Vd geladen. Der Rest der Schalter ist jetzt offen. Danach wird in Phase 2 (Fig. 3a) die Spannung Uci(2) = Us(2) + Ube1 auf den Abtastkondensator Ci geladen, wobei Us die Signalspannung und Ube1 die Basis-Emitter-Spannung des Transistors T1 in dem Moment ist, in dem der Stromverbrauch über den Transistor T1 während der Phase 1 anhält. Die nach der Spannung Uci angeordnete Bezeichnung (2) des Kondensators Ci in Klammern bezieht sich auf die Situation in Phase 2, wobei sich das Pluszeichen in der Zeichnung in jeder Phase auf den positiven Anschluß des Kondensators bezieht. Die anderen Phasen sind unten jeweils durch Markierungen in Klammern angegeben. Der Kollektor des Transistors T1 ist in Phase 2 an die negative Speisespannung Vs angeschlossen, wobei die Schalter. s11 und s12 geschlossen sind. Während der Phase 2 wird angenommen, daß Us ≥ 0 ist, wodurch Uci ≥ Ube1 ist.
Während der Phase 3 (Fig. 3b) wird die Ladung des Abtastkondensators Ci durch Schließen der Schalter s21 und s22 auf den Integrationskondensator Co entladen, um über den Transistor T2 einen Anschluß des Abtastkondensators Ci an die positive Speisespannung Vd zu schalten. Die Basis des Transistors T2 ist über den Abtastkondensator Ci angeschlossen, wodurch der Stromfluß, d. h. die Ladungsübertragung, aufhört, wenn sich die über den Abtastkondensator Ci wirkende Spannung auf Uci(2) = Ube2, wobei Ube2 die Basis-Emitter- Spannung des Transistors T2 ist, verringert hat. In Phase 3 ist somit (unter der Annahme, daß der Basis-Strom des Transistors T2 in dieser Phase im wesentlichen null ist) eine auf den Integrationskondensator übertragene Zusatzladung dQ:
dQ(3) = Ci · (Us(2) + Ube1 - Ube2).
Wenn die Basis-Emitter-Spannungen Ube1 und Ube2 der Transistoren T1 und T2 gleich sind, integriert die Schaltungen die durch die Eingangsspannung Us erzeugte Ladung dQ(2) = Ci · Us(2) auf der Kapazität Co.
Die Phasen 2 und 3, die im Betrieb der in Verbindung mit Fig. 2 beschriebenen ersten und zweiten Phase entsprechen, erfordern, daß die Signalspannung Us wegen der Polarität der Transistoren T1 und T2 positiv ist. Wenn Us während der Phase 2 negativ wäre, würde die Spannung von Ci kleiner als Ube1 bzw. während der Phase 3 kleiner als Ube2 bleiben, wobei der Transistor T2 infolgedessen während der Phase 3 nichtleitend bleiben würde. Wenn Us negativ ist, wird somit während der Phasen 1 bis 3 keine Ladung auf den Co übertragen. Die Spannung des Kondensators während der Phasen 1 bis 3 ist in Fig. 3c gezeigt.
Die negative Signalspannung Us wird in den Phasen 4, 5 und 6 verarbeitet, die der in Fig. 2 eingeführten ersten und dritten Phase entsprechen. Während der in Fig. 3d gezeigten Phase 4 wird der Kondensator Ci auf die negative Speisespannung Vs geladen. Während der Phase 5 sind die Schalter s31 und s32 geschlossen, wodurch die auf den Abtastkondensator Ci geladene Spannung Uci(3) = Us - Ube3 ist, wobei Ube3 die Basis-Emitter-Spannung des Transistors T3 ist. In Phase 6 (Fig. 3e) sind die Schalter s41 und s42 geschlossen, wodurch die Ladung des Abtastkondensators C1 auf den Integrationskondensator Co entladen wird, wodurch der Transistor T4 an die negative Speisespannung Vs angeschlossen wurde. Bei Abschluß der Entladung verbleibt die Basis-Emitter- Spannung Ube4 auf dem Kondensator Ci, weshalb die auf den Integrationskondensator übertragene Ladung
dQ(6) = Ci · (Us(5) - Ube3 + Ube4)
ist. Wenn die Basis-Emitter-Spannungen Ube3 und Ube4 der Transistoren T3 und T4 gleich sind, integriert die Schaltung die der Eingangsspannung Us (5) entsprechende Ladung Ci · Us(5) auf der Kapazität Co. Entsprechend wird in den Phasen 4 bis 6 wie während der Phasen 1 bis 3 keine Ladung auf den Integrationskondensator Co übertragen, wenn die Signalspannung Us positiv ist. Die in Fig. 3 gezeigte Integrationsschaltung ist dadurch bevorzugt, daß sie nur dann Strom verbraucht, wenn die Probeladungen in den Phasen 1 bis 6 gespeichert und entladen werden. Zwischen den Phasen kann es Pausen geben, während derer die Schaltung keinen Strom verbraucht. Bei der Realisierung der Schaltung, wie der in Fig. 3 gezeigten Realisierung, ist darauf zu achten, daß die Basis-Emitter-Spannungen der Transistorpaare T1/T2 und T3/T4 gleich gewählt werden. Ähnlich müssen die Schaltungen so bemessen werden, daß die Basis-Ströme der Transistoren T2 und T4 ein steuerbares Laden und Entladen des Abtastkondensators C1 erzeugen. Anhand der Tests wurde abgeschätzt, daß der zuletzt erwähnte Faktor eine vermindernde Wirkung auf den Integrationskoeffizienten (Größenordnung kleiner als 1%) ausübt. Die Ladung des Integrationskondensators Co wird durch die Basis-Ströme nicht beeinflußt.
Es ist nützlich, die Wirkung des Gleichgewichts der Basis-Emitter-Spannungen in der Situation zu untersuchen, in der das Eingangssignal wie in Fig. 3 gezeigt Us = 0 ist. In diesem Fall wird während der Phasen 2 und 3 die Ladung
dQp = Ci · (Ube1 - Ube2), für Ube1 > Ube2
= 0 für Ube1 ≤ Ube2
zu dem Integrationskondensator Co hinzugefügt bzw. während der Phasen 4 und 5 die Ladung
dQn = -Ci · (Ube3 - Ube4), für Ube3 > Ube4
= 0 für Ube3 ≤ Ube4
zu Co hinzugefügt.
Wie in Fig. 3 gezeigt ist, ist die Basis-Emitter-Spannung Ube1 in dem Direktintegrator ungefähr gleich Ube4, bzw. ist Ube2 ungefähr gleich Ube3; von den obenerwähnten Ladungsdifferenzen dQn, dQp wird somit nur eine zusammen mit dem Signalwert auf dem Integrationskondensator Co integriert. Somit kann in dem Integrator eine asymmetrische Nichtlinearität auftreten, wenn die Basis- Emitter-Spannungen in den Paaren voneinander verschieden sind.
Durch Ändern der Ausführungsreihenfolge der Phasen 3 (Fig. 3b) und 6 (Fig. 3e) der in Fig. 3 gezeigten Schaltung wird ein Umkehrintegrator erhalten. Wenn in dem Umkehrintegrator keine obenerwähnte Nichtlinearität auftritt, wird hierdurch Ube1 = Ube2 und Ube3 = Ube4. Der Direktintegrator ist in seiner Gesamtheit in Fig. 4 dargestellt, so daß die Transistoren T1 und T3 und die Transistoren T2 und T4 mit Hilfe von Schaltern zu den Transistoren T5 und T6 zusammengefaßt worden sind. Die von dem Eingangssignal Us genommenen Proben werden in verschiedenen Phasen über den Transistor T5 oder T6 auf den Abtastkondensator Ci und daraus weiter über den gleichen Transistor T5 bzw. T6 auf den Integrationskondensator Co geleitet.
Um den Betrieb der in Fig. 4 gezeigten Integrationsschaltung vollständig zu verstehen, ist der Betrieb der Schalter in der untenstehenden Tabelle in den Phasen 1 bis 6 angegeben, die durch die im voraus gewählte Betriebsfrequenz einer (nicht gezeigten) Taktschaltung gesteuert werden. In der folgenden Tabelle, in der sich das Vorzeichen x auf einen geschlossenen Schalter bezieht, während sich das Leerzeichen auf einen offenen Schalter bezieht, ist der Zustand der Schalter während jeder Phase dargestellt. Phasen
In der Phase 2 wird eine Probe des Eingangssignals Us über den Schalter s54, den Transistor T5 und den Schalter s53 auf den Abtastkondensator Ci gelesen, von dem ein Anschluß über den Schalter 51 geerdet ist. In Phase 3 wird die Probe auf den Integrationskondensator Co entladen, so daß die Kondensatoren zusammen mit dem Schalter s56 geschaltet werden. Der andere Anschluß des Kondensators Ci ist über den Schalter s63 und den Transistor T6 an die positive Speisespannung Vd angeschlossen. Da die Basis des Transistors T6 nun über den Schalter s65 an einen Punkt zwischen den Kondensatoren Ci und Co angeschlossen ist, wird das Entladen fortgesetzt, bis die Spannung des Kondensators Ci die Basis-Emitter-Spannung des Transistors T6 erreicht. In Phase 4 wird der Abtastkondensator auf die negative Speisespannung Vs vorgeladen. In den Phasen 5 und 6 wird die Probe wie oben gelesen und, jetzt jedoch über den Transistor T6, entladen. In Phase 1 wird der Kondensator Ci auf die positive Speisespannung wiederaufgeladen, wodurch wieder ein neuer Zyklus beginnt.
Der Betrieb der Schaltung gemäß Fig. 4 wird ebenfalls in den Fig. 5a und 5b veranschaulicht, wobei die Zusammenhänge zwischen dem Eingangssignal Us, der über den Abtastkondensator Ci wirkenden Spannung Uci und der über den Integrationskondensator Co wirkenden Spannung Uco in einem Zeitintervall als Funktion der Zeit dargestellt sind. Auf der Zeitachse ist zwischen den Fig. 5a und 5b die Reihenfolge der Phasen 1-6 gekennzeichnet. Da Fig. 5 das Wirkprinzip erklären soll, sind die Spannungsgraphen nicht genau maßstäblich. Es ist zu sehen, daß die Ausgangsspannung Uco (Fig. 5b) dem Eingangssignal Us (Fig. 5a) integrierend folgt.
Dadurch, daß anstelle der Phase 6 (Fig. 3e) die Phase 3 ausgeführt wird (Fig. 3b), und daß der Integrationskondensator Co vor jeder Integrationsphase auf null gesetzt wird, es sei denn, daß eine Integration der gleichgerichteten Spannung erwünscht ist, wird aus der in Fig. 3 gezeigten Schaltung ein einfacher Vollweggleichrichter erhalten. Eine Umkehr der Phasen 3 und 6 kann außerdem in umgekehrter Reihenfolge ausgeführt werden, d. h., anstelle von Phase 3 wird Phase 6 ausgeführt. Außerdem kann die Schaltung auf sehr einfache Weise in einen Verstärker umgewandelt werden.
Da die Entlade- und Ladephasen in der Schaltung nach Fig. 4 in ein und dem gleichen Transistor T5 bzw. T6 realisiert werden, ist eine einzelne Probe frei von den in Verbindung mit Fig. 3 gefundenen potentiellen nicht idealen Merkmalen. Bei der Herstellung der Schaltung müssen jedoch sorgfältige Anstrengungen unternommen werden, um sicherzustellen, daß die Basis-Emitter-Spannungen der PNP/NPN-Transistoren T5, T6 völlig gleich sind, da andernfalls Unsicherheiten in bezug auf die Nähe des Nulldurchgangspunkts des Signals, d. h. eine Wiederholung der Spannungsdifferenz nur in einer Richtung, auftreten können.
Der in Fig. 6 gezeigte Umkehrintegrator beruht auf einem CMOS-Transistor. Eine Probe von dem Eingangssignal Us wird mit Hilfe des Transistors T8 und der Schalter s81 bis s88 auf den Abtastkondensator Ci gelesen. Hierauf wird die Probe auf den Integrationskondensator Co übertragen, von dem ein Anschluß fest an den Ausgang angeschlossen ist, wo das invertierte, integrierte Ausgangssignal Uo erhalten wird. Der andere Anschluß 5 (Fig. 7) des Transistors T8 ist an die positive Speisespannung Vd angeschlossen.
In der Schalttabelle unten, die den Betrieb der in Fig. 6 gezeigten Schaltung zeigt, bezieht sich ein x in jeder Phase 1 bis 4 auf einen geschlossenen Schalter. Bei nicht gekennzeichneten Phasen ist der Schalter offen. Phasen
Der Betrieb der in Fig. 6 gezeigten Schaltung unterscheidet sich von dem der in Fig. 5 gezeigten dadurch, daß sowohl die positiven als auch die negativen Proben in der gleichen Abtastphase verarbeitet werden. Phase 1 umfaßt das Speichern der Probe in dem Kondensator Ci, die Phasen 2 und 3 umfassen das Entladen der Probe je nach Polarität der Probe auf den Kondensator Co und die Phase 4 betrifft die Ladephase des schwebenden Gates G1 des Transistors T8 (Fig. 7). In der Ladephase ist auf dem schwebenden Gate G1 des Transistors T8 eine vorgegebene Ladung angeordnet, die in dem in Fig. 6 gezeigten Fall von dem Erdpotential zu dem Gate G geleitet wird (Fig. 7).
Der in Fig. 6 gezeigte Transistor T8 ist mit einer mit Hilfe von Fig. 7 kurz beschriebenen etwas außergewöhnlichen Konstruktion versehen. Der Zweck der Figur besteht lediglich darin, mit einem stark vergrößerten schematischen Querschnitt die Prinzipkonstruktion zu veranschaulichen; die Größenverhältnisse und die Abmessungen verschiedener Teile sind somit nicht realistisch. Der Transistor wird z. B. mit dem im Gebiet bekannten EPROM-Prozeß erzeugt, wobei der in Fig. 7 gezeigte Transistor selbst dem Fachmann auf dem Gebiet bekannt ist. Der CMOS-Transistor aus Fig. 7 ist mit den folgenden Anschlüssen versehen: Source S, Drain D und Gate G. Das schwebende Gate G 1 ist isoliert zwischen dem Gate G und der Basis SUB angeordnet. In der in Fig. 6 gezeigten Ladephase 4 ist auf dem schwebenden Gate G 1 eine vorgegebene Ladung angeordnet worden. Wegen dem schwebenden Gate werden möglicherweise durch herkömmliche Bipolar- und FET-Transistoren verursachte Asymmetrien in der integrierten Schaltung vermieden. Ein Fachmann auf dem Gebiet versteht mit Hilfe der Figur den Rest der Hauptkonstruktion des Transistors und die weiteren Merkmale seines Betriebs. Der Transistor gemäß Fig. 7 kann außerdem in Integrationsschaltungen wie den in den Fig. 2, 3 und 4 gezeigten Integrationsschaltungen verwendet werden, wodurch ihre potentiellen Asymmetrien jeweils geändert werden. Die in Fig. 6 gezeigte Schaltung wird jedoch als vorteilhafter angesehen, da die Anzahl der Schaltelemente kleiner als in den Schaltungen 2, 3 und 4 ist.
Mit Hilfe der in der Patentanmeldung FI-904 281 und in dem vorliegenden Kontext offenbarten Schaltungen können Filter, Gleichrichter, Modulationsauswerteschaltungen sowie weitere Signalverarbeitungsschaltungen realisiert werden. Der Betrieb der Schaltungen erfordert eine gleiche Größe der Basis- Emitter-Spannungen Ube1 und Ube2 der PNP- und NPN-Transistoren, die insbesondere in dem Fall erhalten werden kann, wenn eine Schaltung als integrierte Schaltung realisiert wird.
Ein großer Vorteil der obenbeschriebenen Integrationsschaltungen besteht darin, daß sie keinen statischen Strom verbrauchen. Außerdem haben die Schaltungen nur einen kleinen Rauschpegel und einen breiten Dynamikbereich. Die Schaltungen in einer Integrationsschaltung benötigen lediglich den halben Platz dessen, was auf dem Gebiet bekannte Entwürfe erfordern. Wegen der genannten Einzelheiten sind die vorliegenden Schaltungen ideal für kleine tragbare Geräte wie etwa für Datenerfassungs- und Datenfilterschaltungen von Funksuchvorrichtungen, Sprachverarbeitungsschaltungen oder Modemschaltungen von Funktelephonen und in anderen Mikroleistungsanwendungen.
Wie in der obigen Beschreibung gezeigt ist, besteht eine potentielle Beschränkung der in der Patentanmeldung FI-904281 offenbarten Schaltungen und des dort offenbarten Verfahrens jedoch darin, daß die Signalverarbeitung von der Polarität (positiv oder negativ) der Eingangssignalspannung abhängt, so daß zum Übertragen der Ladung mit einem anderen Vorzeichen (positiv oder negativ), wie bei den in Verbindung mit Fig. 2 beschriebenen Phasen 2 und 3, andere Phasen angeordnet werden müssen. Wie mit Bezug auf Fig. 3 beschrieben wurde, besteht somit ein Nachteil, daß dann, wenn sich die Schwellenspannungen der als aktive Elemente verwendeten Transistoren voneinander unterscheiden, da die positive und die negative Signalspannung in verschiedenen Transistoren verarbeitet werden in dem Integrator eine asymmetrische Nichtlinearität auftreten kann.
Gemäß der Erfindung wird eine Schaltung zur Verarbeitung eines Signals nach Anspruch 1 und ein entsprechendes Verfahren zur Verarbeitung eines Signals nach Anspruch 9 geschaffen.
Eine Ausführungsform der Erfindung beruht auf der Vorstellung, daß als die aktiven Elemente der gesamten Schaltung einer oder zwei Transistoren verwendet werden, die stromgesteuerte (bipolare) oder spannungsgesteuerte (FET) Transistoren sein können, wobei die durch sie geleitete Ladung dadurch, daß nach dem Übertragen der Ladung sämtliches Durchleiten des Stroms in der Schaltung von selbst aufhört, außer durch die Schalter durch die übertragbare Ladung selbst gesteuert wird. Somit erfaßt die Schaltung während der Übertragungsphasen eine von ihren Speisespannungen zu übertragende und zu der Probeladung proportionale. Ladung, wobei die Schaltung folglich keinen Dauerstromverbrauch aufweist. Außerdem ist die Signalverarbeitung unabhängig sowohl von der Polarität (positiv oder negativ) des Signals als auch von den Schwellenspannungen der Transistoren linear.
Die Linearität kann dadurch erreicht werden, daß eine Eingangssignalspannung relativ zu einer Referenzspannung mit vorgegebener Größe erzeugt wird, wobei von der Summe der Eingangssignalspannung und der Referenzspannung Probeladungen auf einen Abtastkondensator genommen werden und wobei die Probeladungen auf einen Integrationskondensator übertragen werden, während danach von der Referenzspannung mit vorgegebener Größe Probeladungen auf den Abtastkondensator genommen werden und die Probeladungen mit entgegengesetzter Polarität auf dem Integrationskondensator zu der bereits darauf befindlichen Ladung hinzugefügt werden. Die Referenzspannung mit vorgegebener Größe wird entweder positiv oder negativ gewählt, so daß sie einen höheren Absolutwert als die Signalspannung hat, so daß die Summe der Signalspannung und der Referenzspannung unabhängig vom Wert der Signalspannung immer die gleiche Polarität wie die Referenzspannung hat. Dadurch wird sichergestellt, daß die Probeladungen immer von einem Signal mit einer vorgegebenen Polarität genommen werden, wobei auch keine getrennte Verarbeitung positiver und negativer Signalspannungen in der gleichen Schaltung erforderlich ist, wie sie in der Erfindung der Patentanmeldung FI-904281 offenbart ist. Wenn in einer späteren Phase in der Integrationskapazität, wie oben erwähnt wurde, von der Referenzspannung genommene Probeladungen summiert werden, deren Polarität im Vergleich zu der früher auf den Integrationskondensator geladener Ladungsproben verschieden ist, werden die Wirkungen sowohl der Referenzspannung als auch der Schwellenspannungen der Transistoren von den Übertragungen der Ladung beseitigt, wobei zur Ausgabe eine durch die Schaltung verarbeitete Signalspannung erhalten wird.
Gemäß einer Ausführungsform der Erfindung wird ein Verfahren geschaffen, in dem eine Abtastkapazität wahlweise in funktionale Verbindung mit einer Signalspannung geschaltet wird, wobei während der Zeitdauer, in der die Abtastkapazität in funktionaler Verbindung mit der Signalspannung steht, eine zu der Signalspannung proportionale Menge von Ladungsproben in der Abtastkapazität gespeichert wird, wobei die Schaltelemente in vorgegebenen Zeitabschnitten geschaltet werden, um die Abtastkapazität wahlweise in funktionale Verbindung mit der Integrationskapazität zu verbinden, wobei die Ladungsproben von der Abtastkapazität auf die mit ihr in funktionaler Verbindung stehende Integrationskapazität übertragen werden, und wobei die Zeitgebung der Schaltelemente in der Weise gewählt und das Schalten in der Weise ausgeführt wird, daß der Stromfluß in der gesamten Schaltung von selbst aufhört, nachdem die Ladungsprobe genommen oder übertragen wurde, dadurch gekennzeichnet, daß die Signalspannung relativ zu einer Referenzspannung mit vorgegebener Größe erzeugt wird, so daß eine Summe der Signalspannung und der Referenzspannung erzeugt wird, und daß die Polarität der Summe unabhängig von Änderungen der Signalspannung immer die gleiche wie die Polarität der Referenzspannung ist, wobei dann, wenn zu der Signalspannung proportionale Ladungsproben genommen werden, eine Menge von ihnen genommen wird, die proportional zu der Summe der Signalspannung und der Referenzspannung ist, und daß, nachdem die zu der Summe der Signalspannung und der Referenzspannung proportionalen Ladungsproben von der Abtastkapazität auf die Integrationskapazität übertragen wurden, auf der Integrationskapazität eine zu der Referenzspannung proportionale Menge von Ladungsproben mit relativ zu der Polarität der zu der Summe proportionalen Ladungsproben entgegensetzter Polarität hinzugefügt wird.
Das Hinzufügen der zu der Referenzspannung proportionalen Ladungsproben auf die Integrationskapazität mit entgegengesetzter Polarität relativ zu der Polarität der früher auf sie übertragenen Ladungsproben kann die folgenden Phasen umfassen:
- die Abtastkapazität wird wahlweise in funktionale Verbindung mit der Referenzspannung geschaltet,
- während der Zeitdauer, während der die Abtastkapazität in funktionaler Verbindung mit der Referenzspannung steht, wird eine zu der Referenzspannung proportionale Menge von Ladungsproben auf der Abtastkapazität gespeichert,
- die Schaltelemente werden in vorgegebenen Zeitabschnitten geschaltet, um die Abtastkapazität wahlweise in funktionaler Verbindung mit der Integrationskapazität zu verbinden,
- eine zu der Referenzspannung proportionale Menge von Ladungsproben mit entgegengesetzter Polarität relativ zu der Polarität der auf der Integrationskapazität vorhandenen Ladungsproben wird von der Abtastkapazität auf die in funktionaler Verbindung mit ihr stehende Integrationskapazität übertragen, und
- außerdem wird die Zeitgebung der zweiterwähnten Schaltelemente gewählt, wobei das Schalten in der Weise ausgeführt wird, daß der Stromfluß, nachdem die Ladungsprobe genommen oder übertragen wurde, in der gesamten Schaltung von selbst anhält.
Dadurch, daß die abzutastenden Spannungen wahlweise in jedem Moment mit einer Steuerelektrode eines Transistors verbunden sind, der die Abtastung steuert und zwischen den abzutastenden Spannungen und der Abtastkapazität angeschlossen ist, können die zu der Summe der Signalspannung und der Referenzspannung proportionalen Ladungsproben und die zu der Referenzspannung proportionalen Ladungsproben auf der Abtastkapazität gespeichert werden, wobei die Abtastkapazität über den Transistor in funktionaler Verbindung mit einer Speisespannung steht, wodurch die Ladungsproben auf der Abtastkapazität von der Speisespannung gespeichert werden, und wobei die Übertragung der Ladungsproben auf die Abtastkapazität von selbst aufhört, wenn sich die Spannung der Elektrode der Abtastkapazität in funktionaler Verbindung mit der Stromspeiseelektrode des Transistors von der zu der Steuerelektrode des Transistors geführten Spannung um die Größe der Schwellenspannung des Transistors unterscheidet.
Vor dem Speichern der Ladungsproben auf der Abtastkapazität kann die Kapazität vorgeladen werden, so daß sie auf einer solchen Spannung liegt, daß die Spannungsdifferenz der in jedem Moment mit der Steuerelektrode des Transistors, der die Abtastung steuert, verbundenen Spannung und der Spannung der Elektrode in funktionaler Verbindung mit der stromemittierenden Elektrode des Transistors, der die Abtastung der Abtastkapazität steuert, in dem Moment, in dem die Ladungsabtastung begonnen wird, die gleiche Polarität wie und einen höheren Wert als die Schwellenspannung des Transistors, der die Abtastung steuert, hat.
Vor dem Speichern der Ladungsproben in der Abtastkapazität kann die Kapazität vorgeladen werden, so daß sie auf der Schwellenspannung des Transistors liegt, der die Übertragung der Ladungsproben von der Abtastkapazität auf die Integrationskapazität steuert.
Mit Hilfe eines mit jeder Kapazität verbundenen Transistors können die Ladungsproben dadurch, daß die über die Abtastkapazität zwischen der Steuerelektrode und der stromemittierenden Elektrode des Transistors wirkende Spannung angeschlossen wird, von der Abtastkapazität auf die mit ihr in funktionaler Verbindung stehende Integrationskapazität übertragen werden, wodurch die Übertragung der Ladungsproben auf die Integrationskapazität von selbst anhält, wenn sich die über die Abtastkapazität wirkende Spannung auf die Schwellenspannung des Transistors verringert.
Außerdem ist die Signalverarbeitungsschaltung gemäß einer Ausführungsform der Erfindung dadurch gekennzeichnet, daß die Größe des von der Speisespannung abgeleiteten Stroms lediglich der zu übertragenden Spannung entspricht.
Es wird hier eine Ausführungsform der vorliegenden Erfindung zur Verarbeitung eines Signals (einer Spannung) offenbart, derart, daß kein statischer Strom von einer Speisespannung durch die Schaltung geleitet wird, wie es bei den meisten Schaltungen des Standes der Technik, in denen eine Komponente fortwährend einen Vorstrom benötigt, stattfindet. Im Kontext dieser Erfindung bedeutet Signalverarbeitung unter anderem die Addition, Differenz, Integration und Ableitung der Spannung eines Signals oder ebensogut einer Ladung oder eines Stroms, wobei dies die Grundoperationen sind, und wobei die Schaltungen, die diese Operationen ausführen, Grundelemente bei der Herstellung verschiedener Filter oder weiterer Signalverarbeitungskonstruktionen sind. Das Verfahren und die Signalverarbeitungsschaltung einer Ausführungsform der vorliegenden Erfindung, die die Signalverarbeitung, die keinen statischen Strom verbraucht, realisieren soll, wird mit Hilfe der Integrationsschaltung eingeführt.
In der Beschreibung wird angenommen, daß die Signal- und Referenzspannung in der Weise bestimmt werden, daß angenommen wird, daß die tiefere Speisespannung VSS das Nullpotential ist. Obgleich dieser Ausnahmefall nicht getrennt behandelt wird, können die jeweiligen Operationen auf der Grundlage der Beschreibung dadurch realisiert werden, daß die höhere Speisespannung als das Nullpotential erhalten wird, während die tiefere Speisespannung VSS negativ gehalten wird.
Die Erfindung wird unten mit Bezug auf die beigefügte Zeichnung ausführlicher beschrieben, in der
Fig. 8 eine Integrationsschaltung der Erfindung in ihrer Gesamtheit darstellt,
Fig. 9 beispielhaft die Operationen der Schaltung wie in Fig. 8 in verschiedenen Taktphasen in tabellarischer Form darstellt,
Fig. 10 reduziert die mit dem Betrieb der Schaltung aus Fig. 8 verknüpften wesentlichen Teile während der Taktphasen 1 und 2 darstellt,
Fig. 11 reduziert die mit dem Betrieb der Schaltung aus Fig. 8 verknüpften wesentlichen Teile während der Taktphase 3 darstellt,
Fig. 12 reduziert die mit dem Betrieb der in Fig. 8 gezeigten Schaltung verknüpften wesentlichen Teile während der Taktphasen 4 und 5 darstellt,
Fig. 13 reduziert die mit dem Betrieb der in Fig. 8 gezeigten Schaltung verknüpften wesentlichen Teile während der Taktphase 6 darstellt,
Fig. 14 eine zweite Ausführungsform der Erfindung darstellt,
Fig. 14a die mit der Abtastung von dem Eingangssignal verknüpften in Fig. 14 gezeigten Teile darstellt,
Fig. 14b die mit der Übertragung der Signalladung auf den Integrationskondensator verknüpften Teile aus Fig. 14 darstellt,
Fig. 14c die mit der Abtastung von der Referenzspannung verknüpften Teile von Fig. 14 darstellt, und
Fig. 14d die mit der Übertragung der Ladungsproben der Referenzspannung auf den Integrationskondensator verknüpften in Fig. 14 gezeigten Teile darstellt,
Fig. 15 die in Fig. 14 gezeigte Taktstufe darstellt,
Fig. 16 das in MOS-Transistoren realisierte Spannungsintegrationsverfahren gemäß der Erfindung darstellt, während die Fig. 16a bis 16d die mit dem Betrieb jeder Taktphase der Schaltung verknüpften in Fig. 16 gezeigten Teile während vierer verschiedener Taktphasen darstellen,
Fig. 17 die in Fig. 16 gezeigte Taktstufe darstellt,
Fig. 18 die Konstruktion der Erfindung, realisiert mit einem Transistor, zeigt, und
Fig. 19 die Taktstufe aus Fig. 18 darstellt.
Das Verfahren gemäß einer Ausführungsform der Erfindung umfaßt eine relativ zu einer Referenzspannung URef mit vorgegebener Größe erzeugte Signalspannung US und das abwechselnde Hinzufügen der Referenzspannung URef mit wenigstens einem Transistor. In Fig. 8 ist dies mit Hilfe der Transistoren T1 und T2 gezeigt, so daß das Endergebnis ein zeitlich diskretes Integral von der Spannung (US-URef) ist, das völlig unabhängig davon ist, wie hoch die Schwellenspannungen Uth1 und Uth2 der Schalttransistoren T1 und T2 sind. Fig. 8 zeigt eine Schaltung zur Realisierung des Verfahrens der Erfindung, die mit Hilfe von Taktsignalen wie den in Fig. 9 gezeigten Taktsignalen getaktet wird. Fig. 9 zeigt, daß die Schalter der Schaltung aus Fig. 8 für verschiedene Phasen 1 bis 6 mit Hilfe der Taktimpulse wie jener in Fig. 9, d. h. sogenannter nicht überschneidender Taktimpulse, geschlossen und geöffnet werden, d. h. während einer gegebenen Phase sind nur die Schalter, die geschlossen sein sollen, leitend, während die anderen Schalter offen sind. Der Betrieb der verschiedenen Taktphasen der Schaltung ist ausführlich in den Fig. 10 bis 13 beschrieben, in denen nur diejenigen Elemente aus Fig. 8 enthalten sind, die für die jeweilige Operation erforderlich sind. Die Schalter sind unten mit den Großbuchstaben 5 und mit Indizes gekennzeichnet, so daß sich der untere Index auf die laufende Nummer des Schalters bezieht, während sich der obere Index auf die Taktphase bezieht, während der der Schalter leitend ist. Entsprechend bezieht sich der obere Index der Spannungen auf die Taktphase, der der Spannungswert entspricht. Somit bezieht sich U²ci auf die Spannung der Kapazität Ci während der Taktphase 2. Die in der Schaltung enthaltenen Schaltelemente werden durch Vorrichtungen und Schaltungsentwürfe gesteuert, die einem Fachmann auf dem Gebiet an sich bekannt sind; somit wurden diese Steuerelemente der Klarheit halber weggelassen. Außerdem können die Schaltelemente mit Hilfe von Vorrichtungen, die dem Fachmann auf dem Gebiet bekannt sind, z. B. mit Hilfe mechanischer Drucktasten oder Halbleiter, realisiert werden. Die Vorzeichen der Signale und Spannungen (die Polarität, z. B. positiv oder negativ) werden relativ zu dem Erdpotential erfaßt.
Fig. 10 stellt den Betrieb während der Taktphasen 1 und 2 dar. Während der Taktphase 1 sind die Schalter S&sub1;, S&sub3; und S&sub4; geschlossen, so daß der hier auch Abtastkondensator Ci genannte Ladungsübertragungskondensator C&sub1;, nachdem er nach der Taktphase 6 der vorausgehenden Taktsignal-Wiederholungsphase Tr (vergleiche Tabelle 1 unten) auf der Spannung Uth2 war, auf die höhere (positive) Speisespannung VDD geladen wird. In der Taktphase 2 sind die Schalter S&sub2;, S&sub3; und S&sub4; geschlossen, wobei der Kondensator C&sub1;, der die Ladung überträgt, über den Transistor T1 mit der Eingangssignalspannung US relativ zu der Referenzspannung URef verbunden ist, wodurch der Abtastkondensator C&sub1; von der Spannung VDD auf die Spannung
U²Ci = U²S + URef + Uth1 (1)
entladen wird, wobei das Entladen des Abtastkondensators C&sub1; aufhört, nachdem die Emitter-Spannung des Transistors T1 (und die über den Abtastkondensator Ci wirkende Spannung) um die Größe der Schwellenspannung Uth1 von der Spannung (US + URef) gemäß Formel (1) auf dessen Basis-Emitter- Übergang verringert wurde. Wenn die Stromverstärkung des Transistors T1 hoch ist, wird die Ladungsübertragung auf den Abtastkondensator Ci oder die Entladung von ihm vollständig von der Speisespannung VDD der Schaltung und nicht von der Signalspannung US ausgesendet.
Der Betrieb der nachfolgenden Taktphase ist in Fig. 11 dargestellt. Während der Taktphase 3 sind die Schalter S&sub6;, S&sub7; und S&sub8; leitend (geschlossen), wobei der positive Anschluß des Abtastkondensators Ci den Basisstrom für den Transistor T2 liefert, bis sich der Abtastkondensator Ci bis auf die Schwellenspannung Uth2 des Basis-Emitter-Übergangs des Transistors T2 entladen hat. Jetzt wird die hier auch Integrationskondensator C&sub0; genannte Summierkapazität C&sub0; über den Abtastkondensator Ci von der oberen (positiven) Speisespannung VDD geladen, wobei der Entladestrom des Abtastkondensators Ci auf die Ladungssummierkapazität C&sub0; übertragen wird, wodurch während der Taktphase 3 die Ladung
ΔQ&sub3; = Ci (U²S + URef + Uth1 - Uth2) (2)
von dem Ladungsübertragungskondensator Ci auf den Ladungssummierkondensator C&sub0; übertragen wird.
Während der Taktphase 4 (Fig. 12) werden die Schalter S&sub1;, S&sub3;, S&sub4; erneut geschlossen, wobei der Abtastkondensator Ci, wie es in Phase 1 der Fall war, wieder auf die höhere (positive) Speisespannung VDD geladen wird. Während der Taktphase 5 sind die Schalter S&sub3; und S&sub5; geschlossen, wodurch der Abtastkondensator Ci über den Transistor T1 mit der Referenzspannung URef verbunden ist, während der Abtastkondensator Ci von der Spannung VDD auf die Spannung
U&sup5;Ci = URef + Uth1 (3)
entladen wird. Während der letzten Taktphase 6 sind die Schalter S&sub6;, S&sub9; und S&sub1;&sub0; geschlossen, wodurch der Abtastkondensator Ci den Basis-Strom an den Transistor T2 liefert, bis er sich bis auf die Schwellenspannung Uth2 des Basis- Emitter-Übergangs des Transistors T2 entladen hat (Fig. 13). Gleichzeitig wird eine negative Ladung auf den Integrationskondensator C&sub0; übertragen, wodurch er über den Abtastkondensator Ci auf die tiefere Speisespannung VSS (die 0 V oder negativ sein kann) entladen wird. Die während der Taktphase 6 in der Integrationskapazität C&sub0; summierte Ladung beträgt
ΔQ&sup6; = -Ci (URef + Uth1 - Uth2). (4)
Wenn die Stromverstärkung des Transistors T2, wie es in einem guten Bipolartransistor der Fall ist, hoch, oder, wie in einem FET-Transistor (z. B. einem MOS-Transistor), unendlich ist, wird in den Ladungsübertragungsphasen auch die Ladungsübertragung von der Speisespannung (VDD, VSS) ausgesendet, wobei diese genau die Größe hat, die die Übertragung der gewünschten Ladung von der Abtastkapazität C&sub1; auf die Integrationskapazität C&sub0; fordert. Während sämtlicher Taktphasen 1 bis 6 ist die von dem Integrationskondensator C&sub0; ausgesendete vom Eingang der Schaltung an ihren Ausgang übertragene Gesamtladung gleich der Summe der Formeln (2) und (4), d. h.
ΔQtot = Ci(US + URef - URef) = Ci US, (5)
während sich der Wert der Spannung des Integrationskondensators C&sub0; während einer Taktphasen-Wiederholungsphase Tr (Fig. 9), d. h. während der Taktphasen 1 bis 6, gemäß der Formel (6):
ΔUC&sub0; = Ci/C&sub0;(US + URef - URef) = Ci/C&sub0; US (6)
ändert. Somit wird aus der wie in Fig. 8 gezeigten Schaltung eine zeitdiskrete Integrationsschaltung der Signalspannung erzeugt, wobei der Gewichtskoeffizient ihrer Integration Ci/C&sub0; ist. Obgleich die einzelnen Taktphasen 1 bis 6 der Integration mit einer der Summe der Signal- und Referenzspannung entsprechenden Ladungsaddition gemäß der Lehre der Erfindung und durch die später auszuführende Verringerung der Ladung entsprechend der Referenzspannung in bezug auf das Vorzeichen der anzuschließenden Spannungen begrenzt sind, können relativ zu der Referenzspannung URef sowohl positive (d. h. Spannungen US + URef, die höher als die Referenzspannung URef sind) als auch negative Signalspannungen US (d. h. Spannungen US + URef, die niedriger als die Referenzspannungen URef sind) integriert werden, wobei somit die durch das in der Patentanmeldung FI-904281 offenbarte Verfahren verursachte potentielle Nichtlinearität beseitigt werden kann, wenn die Schwellenspannungen der als aktive Elemente dienenden Transistoren eine unterschiedliche Größe haben. Dadurch, daß die Phasen 1 bis 6 in der obenbeschriebenen Reihenfolge ausgeführt werden, wird die Schaltung als positiver Integrator verwendet. Durch gegenseitiges Ändern der Ausführungsreihenfolge der obenbeschriebenen Taktphasen 3 bis 6, wodurch die Operation wie etwa in Phase 6 nach Phase 2 ausgeführt wird, während die Operation wie in Phase 3 nach Phase 5 ausgeführt wird, kann das Vorzeichen der Integration in ein negatives geändert werden. Nun werden ebenfalls die obenbeschriebenen Vorzeichen der Formeln (2) und (4) geändert, wobei folglich ebenfalls die Formeln (5) und (6) umgekehrt werden (positiv negativ und negativ positiv wird).
In der Tabelle unten sind die Spannungen der Abtastkapazität Ci in einer Schaltung wie in Fig. 8 während jeder Taktphase sowohl vor als auch nach dem Stattfinden des Schließens der Schalter zusammengefaßt. Außerdem zeigt Tabelle 1 in der letzten Spalte die auf die Integrationskapazität C&sub0; übertragenen Ladungen sowie in der mittleren Spalte die von der positiven Speisespannung VDD genommenen Ladungen der gesamten Schaltung. In Tabelle 2 sind die entsprechenden Werte für Uth1 = 0,4 V und Uth2 = 0,7 V berechnet, d. h., die Schwellenspannungen der Transistoren T1 und T2 unterscheiden sich stark voneinander. Wie in Tabelle 2 zu sehen ist, beträgt die übertragene Gesamtladung für US = 0,5 V (d. h. US + URef = 3 V) erwartungsgemäß + Ci · 0,5 V, wobei eine Größendifferenz zwischen den Schwellenspannungen Uth1 und Uth2 der Transistoren somit keine Wirkung ausübt, da ihre Wirkung, wie in Formel (5) zu sehen ist, vollständig beseitigt wird. Entsprechend wäre die übertragende Gesamtladung für US = -0,5 V, d. h. US + URef = 2 V, -Ci · 0,5 V, d. h. negativ, so daß die Schaltung gemäß der Erfindung auch bei negativen Signalspannungen (US < 0, d. h. US + URef < URef) arbeitet.
Wenn die Taktphasen 1 bis 6 in der in Fig. 8 dargestellten Schaltung bei den Werten aus Tabelle 2 mit einer Frequenz von 100 kHz wiederholt würden, d. h., wenn die Abtastfrequenz von US 100 kHz beträgt, und wenn die Kapazitätswerte Ci = 5 pF und Co = 20 pF (der höchste für u integrierte Wert) verwendet würden, würde die Schaltung in einer Zeitdauer von 10 us von der Speisespannung VDD nur eine Ladung von 5 · 10&supmin;¹² · 11,3 As erfassen, d. h. ein Durchschnittsstrom betrüge nur etwa 5 uA, wobei dies z. B. im Vergleich mit einem typischen Dauerstromverbrauch des Operationsverstärkerintegrators (wie in Fig. 1b) von 100 bis 200 uA äußerst niedrig ist. Tabelle 1. Ladungsübertragungen in den Integrationsphasen wie in den Fig. 10-13 Tabelle 2. Werte gemäß Tabelle 1 für VDD = 5 V US = 0,5 V, URef = 2,5 V, Uth1 = 0,4 V und Uth2 = 0,7 V
Fig. 14 stellt eine alternative Schaltung der Erfindung im Vergleich zu der obenbeschriebenen dar, wobei Fig. 14 zur Beschreibung jeder Taktphase in den Fig. 14a, 14b, 14c und 14d weiter in kleinere Teile unterteilt wurde. Die Schaltung unterscheidet sich von der in Fig. 8 gezeigten dadurch, daß für den Transistor T1 anstelle eines PNP-Transistors ein NPN-Transistor verwendet wird, und daß in dem in der Schaltung verwendeten Verfahren keine Vorladung von einer höheren (positiven) Speisespannung VDD realisiert wird, wodurch die Menge der erforderlichen Taktphasen verringert werden kann. In einer Schaltung wie in Fig. 14 sind die Schalter S&sub1;&sub1;, S&sub1;&sub3; und S&sub1;&sub4; während der Taktphase 1 geschlossen, wobei der Abtastkondensator Ci um den Betrag der Basis-Emitter- Übergangsspannung Uth1 des Transistors T1 auf eine niedrigere Spannung als die relativ zu der Referenzspannung URef erzeugte Eingangssignalspannung US, d. h. auf die Spannung
U¹Ci = U¹S + URef - Uth1, (7)
geladen wird. Dies ist in Fig. 14a gezeigt. Fig. 14b stellt die mit der Taktphase 2 verknüpften Komponenten dar. In der Taktphase 2 sind die Schalter S&sub1;&sub5; und S&sub1;&sub6; geschlossen, so daß der Abtastkondensator Ci den Basis-Strom an den Transistor T2 liefert, bis er sich bis auf die Schwellenspannung Uth2 des Basis- Emitter-Übergangs des Transistors T2 entladen hat, wodurch seine Entladung aufhört. Hierbei wird einige Ladung von dem Abtastkondensator Ci auf den Integrationskondensator C&sub0; übertragen, bis sich die Spannung des Abtastkondensators Ci auf den Wert Uth2 verringert hat, so daß die folgende Ladung auf den Integrationskondensator C&sub0; übertragen wird
ΔQ² = Ci(US + URef - Uth1 - Uth2). (8)
In Taktphase 3 sind die Schalter S&sub1;&sub2;, S&sub1;&sub3; und S&sub1;&sub4; geschlossen (Fig. 14c), wodurch der Abtastkondensator Ci über den Transistor T1 an die Referenzspannung URef angeschlossen ist, was die Ladung des Abtastkondensators Ci auf die Spannung
U³Ci = URef - Uth1 (9)
führt. In der Taktphase 4 sind die Schalter S&sub1;&sub7; und S&sub1;&sub8; geschlossen (Fig. 14d), wodurch der Abtastkondensator Ci den Basis-Strom an den Transistor T2 liefert, bis er sich auf die Schwellenspannung Uth2 des Basis-Emitter-Übergangs von T2 entladen hat, wobei die Entladung somit aufhört. Nun wird auf dem Integrationskondensator C&sub0; eine negative Ladung hinzugefügt, wodurch er über den Abtastkondensator Ci entladen wird, bis sich die Spannung Ci auf den Wert Uth2 verringert hat, wodurch die auf dem Integrationskondensator C&sub0; hinzugefügte negative Ladung
ΔQ&sup4; = -Ci(URef - Uth1 - Uth2) (10)
ist. Die während der Taktphasen 1 bis 4 von der Integrationsschaltung C&sub0; ausgesendete und an den Ausgang der Schaltung übertragene Gesamtladung ist die Summe der Formeln (8) und (10), d. h.
ΔQ¹&supmin;&sup4; = Ci(US + URef - URef) = Ci US, (11)
d. h., es steht ein positiver Integrator in Frage. Das Vorzeichen der Integration kann durch Ändern der Ausführungsreihenfolge der Taktphasen 2 und 4 in ein negatives geändert werden, wodurch die Operation wie in Taktphase 4 nach Phase 1 ausgeführt wird, während die Operation wie in Taktphase 2 nach Phase 3 ausgeführt wird. Nun werden die Vorzeichen der obigen Formeln (8) und (10) bzw. der Formel (11) ebenfalls geändert (wobei positiv negativ und negativ positiv wird). Die Taktsignale der in Fig. 14 gezeigten Schaltung sind in Fig. 15 dargestellt, wobei beschrieben wird, welche der Schalter aus Fig. 14 geschlossen (d. h. leitend) sind, wenn das Signal jeder Taktphase eingeschaltet ist (Signalimpuls).
Fig. 16 stellt eine Fig. 14 entsprechende Schaltung in einem Fall dar, in dem das aktive Element, das den Stromfluß steuert, ein MOS-Transistor, hier ein MOS-Transistor mit einem N-Kanal, ist. In dem Verfahren und in der Schaltung gemäß der Erfindung kann als das aktive Element ebenfalls ein PMOS-Transistor verwendet werden.
Die in Fig. 16 dargestellte Schaltung wird unten mit Hilfe der Fig. 16a, 16b, 16c und 16d beschrieben, die als Schaltplan die mit dem Betrieb während jeder der vier Taktphasen 1 bis 4 zusammenhängenden Komponenten zeigen. In der Schaltung gemäß Fig. 16 sind die Schalter S&sub2;&sub1;, S&sub2;&sub2;, S&sub2;&sub3; und S&sub2;&sub4; geschlossen (wovon die Schalter S&sub2;&sub1; und S&sub2;&sub4; auch von der Schaltung weggelassen werden können), so daß der Abtastkondensator Ci um die Menge der Schwellenspannung des Transistors T1, d. h. um die Gate/Source-Spannung Uth1, auf eine niedrigere Spannung als die relativ zu der Referenzspannung URef erzeugte Eingangssignalspannung US, d. h. auf folgende Spannung, geladen wird:
U¹Ci = U¹S + URef - Uth1. (12)
Dies ist in Fig. 16a dargestellt. Fig. 16b stellt die Komponenten mit Bezug auf Taktphase 2 dar. Während der Taktphase 2 sind die Schalter S&sub2;&sub6;, S&sub2;&sub7; und S&sub2;&sub8; geschlossen, wodurch mit dem Abtastkondensator Ci eine Gate/Source-Spannung für den Transistor T2 erzeugt wird, die somit einen Stromfluß von der positiven Speisespannung VDD auf den Integrationskondensator C&sub0; ermöglicht, bis der Abtastkondensator Ci auf die Schwellenspannung Uth2 des Gate/Source-Übergangs des Transistors T2 entladen wurde, wobei der Stromübergang somit aufhört. Hierdurch wird etwas Ladung von dem Abtastkondensator Ci auf den Integrationskondensator C&sub0; geleitet, bis sich die Spannung Ci auf dem Wert Uth2 verringert hat, wodurch die folgende Ladung auf den Integrationskondensator C&sub0; übertragen wird:
ΔQ² = Ci(US + URef - Uth1 - Uth2). (13)
In Taktphase 3 sind die Schalter S&sub2;&sub1;, S&sub2;&sub3;, S&sub2;&sub4; und S&sub2;&sub5; geschlossen (Fig. 16c), wodurch der Abtastkondensator Ci über den Transistor T1 an die Referenzspannung URef angeschlossen ist, wobei Ci somit auf die Spannung
U³Ci = URef - Uth1 (14)
geladen wird. In der Taktphase 4 sind die Schalter S&sub2;&sub6;, S&sub2;&sub9; und S&sub3;&sub0; geschlossen (Fig. 16d), wodurch durch den Abtastkondensator Ci eine Gate/Source- Spannung für den Transistor T2 erzeugt wird, die somit den Stromfluß von dem Integrationskondensator C&sub0; über den Abtastkondensator Ci auf die negative Speisespannung VSS ermöglicht, bis der Abtastkondensator Ci bis auf die Schwellenspannung Uth2 des Gate/Source-Übergangs von T2 entladen wurde, wodurch dessen Entladung somit aufhört. Hierdurch ist die auf dem Integrationskondensator C&sub0; summierte negative Ladung wie folgt:
ΔQ&sup4; = -Ci(URef - Uth1 - Uth2). (15)
Die in den Taktphasen 1 bis 4 von dem Integrationskondensator C&sub0; ausgesendete und an den Ausgang der Schaltung übertragene Gesamtladung ist die Summe der Formeln (13) und (15), d. h.
ΔQ¹&supmin;&sup4; = Ci(US + URef - URef) = Ci US, (16)
wobei somit ein positiver Integrator in Frage steht. Durch Ändern der Ausführungsreihenfolge der Taktphasen 2 und 4, wodurch die Operation wie etwa in Taktphase 4 nach der Phase 1 ausgeführt wird, während die Operation der Taktphase 2 nach der Phase 1 ausgeführt wird, kann das Vorzeichen der Integration auf ein negatives geändert werden. Nun werden ebenfalls die Vorzeichen der obenbeschriebenen Formeln (13) und (15) bzw. ebenfalls der Formeln (16) (positiv in negativ und negativ in positiv) geändert. Fig. 17 stellt die Taktsignale einer Schaltung wie in Fig. 16 dar, wobei sie auflistet, welche der Schalter aus Fig. 16 geschlossen (d. h. leitend) sind, wenn das Signal jeder Taktstufe eingeschaltet ist (Signalimpuls).
Wie in den Formeln (7) bis (10) und (12) bis (15) zu sehen ist, ist eine Ladungsübertragung (wobei die Ladungsübertragung wie oben eine Ladungsübertragung zunächst auf den Abtastkondensator Ci und danach auf den Integrationskondensator C&sub0; bedeutet) in einer Schaltung unter der Bedingung möglich, daß
US + URef > Uth1 + Uth2 (17)
ist, d. h., die Summe der Signalspannung US und der Referenzspannung URef (d. h. die relativ zu der Referenzspannung URef erzeugte Signalspannung US) sollte in bezug auf das OV-Potential höher als die Summe der Schwellenspannungen der Transistoren T1 und T2 (der Basis-Emitter-Übergangsspannungen) sein. Aus diesem Grund arbeitet eine Schaltung wie etwa in Fig. 14 oder Fig. 16 in einem niedrigeren Spannungsbereich als eine Schaltung wie etwa in den Fig. 8 bis 13, obgleich die Schaltungen wie etwa in den Fig. 14 und 16 jeweils keine Vorladestufen benötigen, wobei der Betrieb somit mit einer niedrigeren Menge von Taktphasen durchgeführt wird, während wesentlich weniger Strom als in den wie etwa in den Fig. 8 bis 13 gezeigten Schaltungen verbraucht wird. Eine Schaltung wie in Fig. 14 arbeitet mit im Vergleich zu PNP-Transistoren schnelleren und leichter herstellbaren NPN-Transistoren.
Die Tatsache, ob getrennte NPN- und PNP-Transistoren oder völlig gleiche NPN- Transistoren für die Transistoren T1 und T2 gewählt werden oder ob nur ein NPN-Transistor oder MOS-Transistor verwendet wird, hängt von dem Spannungsbereich der Schaltung und von den an die Schaltung gestellten Anforderungen wie etwa von der Geschwindigkeit ab. In bezug auf den Leistungsverbrauch und die Integrierbarkeit wird der MOS-Entwurf bevorzugt, während die Verwendung getrennter NPN-Transistoren z. B. eine gute Lösung darstellt, um eine hohe Geschwindigkeit und einen niedrigen Rauschpegel zu erhalten. Somit können in der vorliegenden Erfindung verschiedene Transistoren wie etwa Bipolartransistoren und MOS-Transistoren verwendet werden, wodurch für die jeweiligen Elektroden der verschiedenen Transistoren verschiedene Namen verwendet werden. Da die Erfindung, wie in Verbindung mit Fig. 18 beschrieben wird, lediglich mit einem Ladungsübertragungs-Steuertransistor realisiert werden kann, betreffen die beigefügten Ansprüche gemäß der Lehre der Erfindung einen Transistor allgemein, so daß die Elektroden allgemein wie folgt bestimmt sind: Ein gemeinsamer Name für die Basis (bipolar) und für das Gate (MOS) ist Steuerelektrode, während ein gemeinsamer Name für den Kollektor (bipolar) und für den Drain (MOS) Stromerfassungselektrode und ein gemeinsamer Name für den Emitter (bipolar) und für die Source (MOS) Stromzufuhrelektrode ist.
Eine Zusammenfassung der Ladungsübertragung der Schaltung wie in Fig. 14 ist in Tabelle 3 (bzw. wie in Tabelle 1) dargestellt. Der Stromverbrauch kann mit den Werten des vorangehenden Beispiels: Ci = 5 pE, C&sub0; = 20 pE und mit der Wiederholungsfrequenz von 100 kHz berechnet werden, während als die anderen Werte folgende verwendet werden:
US = OV, URef = 2,5 V, (Ubc1 =) Uth1 = 0,4 V und
(Ubc2 =) Uth2 = 0,7 V.
Hierdurch wird während 10 Mikrosekunden von der Speisespannung VDD eine Ladung von 2,1 · 10&supmin;¹¹ As ausgesendet, was einem Durchschnittsstrom von 2 uA entspricht. Tabelle 3. Übertragungen von Ladung in verschiedenen Taktphasen der Integrationsschaltung gemäß Fig. 14
Fig. 18 stellt dar, wie die Erfindung lediglich mit einem Transistor realisiert werden kann. Durch Kombination der Elektroden der Transistoren T1 und T2 des Entwurfs wie in Fig. 14 kann das Verfahren gemäß der Erfindung mit einem Transistor realisiert werden, als der hier der Transistor T2 gewählt wurde, wodurch ein Entwurf wie in Fig. 18 erzeugt wird, zu dem außerdem ein Schalter S&sub2;&sub0; hinzugefügt wurde (der auch zwischen der Basis des Transistors T2 und der positiven Elektrode des Abtastkondensators Ci in Fig. 14 hinzugefügt werden kann, obgleich es in dem in Fig. 14 gezeigten Entwurf nicht erforderlich ist), wobei der Schalter S&sub1;&sub5; außerdem ebenfalls während der Taktphasen 2 und 3 geschlossen wird, wodurch der Kollektor des Transistors T2 während der Taktphasen 1 bis 3 mit der positiven Speisespannung VDD verbunden wird. Obgleich als das aktive Element lediglich ein Transistor T2 verwendet wird, arbeitet die Schaltung wie in Fig. 18 ansonsten wie die Schaltung gemäß Fig. 14. Fig. 19 stellt die Taktsignale der Schaltung gemäß Fig. 18 dar, wobei sie ebenfalls auflistet, welche der Schalter aus Fig. 18 geschlossen (d. h. leitend) sind, wenn das Signal jeder der Taktphasen eingeschaltet ist (Signalimpuls). Da entsprechend aus einer Schaltung gemäß Fig. 14 eine Schaltung realisiert werden kann, die lediglich mit Hilfe eines Transistors arbeitet, der die Ladungsübertragung steuert, ist für einen Fachmann auf dem Gebiet offensichtlich, daß die Schaltungen gemäß den Fig. 8 und 16 durch Verbinden der Elektroden der Transistoren T1 und T2 und durch Hinzufügen eines Schalters und durch Ändern der Taktung eines Schalters entsprechend dem Verfahren in Fig. 18 ähnlich mit nur einem Transistor realisiert werden können.
Ein gemeinsames Merkmal der beispielhaften Entwürfe der obenbeschriebenen Erfindung besteht darin, daß die negativen und positiven Ladungen nicht getrennt in verschiedenen Transistoren verarbeitet werden, wie es in der Erfindung der Patentanmeldung FI-904281 ausgeführt wird, sondern daß die Ladungen statt dessen unabhängig von der Polarität (positiv oder negativ) der Eingangssignalspannung US gemäß den oben eingeführten Taktphasen in beiden Transistoren verarbeitet werden. Da die Wirkung der Schwellenspannungen, wie in den Formeln (5), (11) und (16) zu sehen ist, beseitigt ist, beeinflussen somit keine Potentialdifferenzen in bezug auf die Schwellenspannungen der Transistoren die Signalverarbeitung.
Mit dem Verfahren und mit der Signalverarbeitungsschaltung der vorliegenden Erfindung wird tatsächlich die Integration der Signalspannung ausgeführt. Mit Hilfe des Verfahrens und der Schaltung können auch andere Formen der Signalverarbeitung ausgeführt werden.
Das Erhöhen oder Verringern der Ladung, die das Signal darstellt, ohne daß in der Schaltung irgendein Stromverbrauch stattfindet, sind die Grundprozesse zur Berechnung der Summe und der Differenz der Signalproben. Ein Fachmann auf dem Gebiet ist mit Hilfe der Schaltung in der Lage, die Werte der verschiedenen Signale zu summieren oder voneinander zu subtrahieren oder Integrale und Ableitungen der Signale und/oder deren Summen zu erzeugen. Zum Beispiel wird die Summierung zweier Signale US1 und US2 dadurch ausgeführt, daß zunächst die Maßnahmen gemäß der Erfindung für das erste Signal US1 und danach die gleichen Maßnahmen für das zweite Signal US2 ausgeführt werden. Die Differenz der zwei Signale US1 und US2 wird dadurch geliefert, daß zunächst die Maßnahmen gemäß der Erfindung für das erste Signal US1 ausgeführt werden, während danach durch das obenbeschriebene Ändern der Ausführungsreihenfolge der zwei Phasen für das zweite Signal US2 die Maßnahmen der Umkehrintegration gemäß der Erfindung ausgeführt werden.
Ein Fachmann auf dem Gebiet kann aus den Konstruktionen gemäß der Erfindung Filter herstellen und die Speisespannungen VDD, URef, VSS in der Schaltung und die Steuerspannungen der Schalter und die Substratspannungen des Halbleitermaterials (falls die Schaltung der Erfindung als integrierte Schaltung in einem Halbleitermaterial realisiert wird) so einrichten, daß der Stromfluß in den gewünschten Signalspannungsbereichen möglich ist, während sämtliche Sperrspannungen der Schaltung einschließlich auch negativer Sperrspannungen in den gewünschten Grenzwerten gehalten werden, die die Operationen der Schaltung ermöglichen. Außerdem kann die Steuerung der Schaltung in der Weise eingerichtet werden, daß die Wirkung der Blindkapazität im Zusammenhang mit der Schaltung minimiert wird.
Die Erfindung ermöglicht, daß außer dem niedrigen Stromverbrauch die Störungen in bezug auf die positive Speisespannung VDD in der Praxis fast nie mit den Signalen zusammenhängen. Dadurch, daß die Taktsignale angehalten werden und beim Übergang zum vollen Betrieb außerdem ohne irgendeine Startverzögerung gestartet werden, wird die Schaltung vollkommen stromlos gemacht.
Die Erfindung ist nicht auf die obigen Beispiele beschränkt, sondern kann in den Grenzen der beigefügten Ansprüche im Umfang des Wissens des Fachmanns auf dem Gebiet angewendet werden.
Das Verfahren und die Signalverarbeitungsschaltung gemäß der vorliegenden Erfindung können in Filtern, insbesondere in aus Integratoren hergestellten Filtern, verwendet werden, wobei eine bevorzugte Ausführungsform der Erfindung eine integrierte Schaltung oder eine Komponente einer integrierten Schaltung ist. Da die Signalverarbeitungsschaltung gemäß der Erfindung als integrierte Schaltung die kleinste Größe hat, wenig Strom verbraucht und rauscharm ist, ist sie ausgezeichnet für Funktelephone, z. B. für einen Funkempfänger, in dem die daraus hergestellten Filter wie z. B. in den Zwischenfrequenz- und Detektorschaltungen die momentan verwendeten Keramikfilter ersetzen können, geeignet. Wenn die Erfindung in einem Funktelephon verwendet wird, können die Taktsignale der Schalter z. B. mit Hilfe eines Taktgenerators aus der lokalen Oszillatorfrequenz des Funktelephons erzeugt werden. Die Erzeugung der Steuersignale der Schalter in einem Funktelephon aus der lokalen Oszillatorfrequenz selbst ist einem Fachmann auf dem Gebiet bekannt und wird somit im vorliegenden Kontext nicht ausführlicher beschrieben.

Claims

1. Schaltung zur Verarbeitung eines Signals, mit:

einem Abtastkondensator (Ci);

einem Integrationskondensator (C&sub0;);

einer Einrichtung zum Zuführen eines Eingangssignals (US);

einer Einrichtung zum Zuführen eines Referenzsignals (VRef) mit einer vorgegebenen Größe, das in der Weise gewählt wird, daß das Summensignal, wenn das Referenzsignal mit dem Eingangssignal summiert wird, unabhängig von der Änderung des Eingangssignals jedesmal die gleiche Polarität wie das Referenzsignal hat;

einer Einrichtung (T1) zum Zuführen einer Ladungsmenge, die proportional zu einem Summensignal (US + URef + Uth) des Eingangssignals und des Referenzsignals ist, an den Abtastkondensator, wobei das Summensignal auf einer Seite durch einen vorgegebenen Grenzwert (Uth) begrenzt ist, und zum Zuführen einer Ladungsmenge, die proportional zu dem Referenzsignal ist, wobei das Referenzsignal auf einer Seite durch den gleichen vorgegebenen Grenzwert (Uth) begrenzt ist, an den Abtastkondensator, wobei der vorgegebene Grenzwert der Zufuhreinrichtung eigentümlich ist;

einer Ladungszufuhreinrichtung (T2) zum Liefern einer Ladungsmenge, die, wenn sie auf dem Abtastkondensator gespeichert ist, eine entsprechende Größe, jedoch eine entgegengesetzte Polarität zu der zu dem Referenzsignal proportionalen Ladungsmenge hat;

Schalteinrichtungen (S1-S10), die die Liefereinrichtungen, den Abtastkondensator, den Integrationskondensator und die Ladungszufuhreinrichtungen elektrisch getrennt anschließen, um nacheinander:

eine zu dem Summensignal proportionale Ladungsmenge auf dem Abtastkondensator zu speichern;

die zu dem Summensignal proportionale Ladungsmenge von dem Abtastkondensator an den Integrationskondensator zu übertragen;

eine zu dem Referenzsignal auf dem Abtastkondensator proportionale Ladungsmenge zu speichern;

eine Ladungsmenge mit einer entsprechenden Größe, jedoch einer entgegengesetzten Polarität zu der zu dem Referenzsignal proportionalen auf dem Abtastkondensator gespeicherten Ladungsmenge, von der Ladungszufuhreinrichtung an den Integrationskondensator zu übertragen, um so eine zu dem Eingangssignal proportionale Spannungsänderung (Ci/C&sub0; US) des Integrationskondensators zu erreichen.

2. Schaltung nach Anspruch 1, wobei die Einrichtung zum Übertragen Schaltelemente umfaßt, die unabhängig das Summensignal an den Abtastkondensator, den Abtastkondensator an den Speicherkondensator, das Referenzsignal an den Abtastkondensator und den Speicherkondensator an die Einrichtung zum Zuführen der Ladungsmenge anschließen.

3. Schaltung nach Anspruch 2, wobei die Schaltelemente ein aktives Element umfassen.

4. Schaltung nach Anspruch 3, wobei das aktive Element einen Transistor umfaßt und wobei der vorgegebene Grenzwert des Summensignals in der Weise gewählt wird, daß der Transistor beim Anlegen des Summensignals an die Steuerelektrode des Transistors betätigt wird.

5. Schaltung nach Anspruch 3, wobei das aktive Element einen Transistor umfaßt und wobei die Steuerelektrode des Transistors in der Weise an den Abtastkondensator des Transistors angeschlossen ist, daß der Transistor abschaltet, wenn die Ladung auf dem Abtastkondensator eine vorgegebene niedrigere Größe erreicht.

6. Schaltung nach einem der Ansprüche 2 bis 5, wobei die Schaltelemente in der Weise gesteuert werden, daß der Stromfluß in der Schaltung beim Abschluß jeder Ladungsübertragung anhält.

7. Schaltung nach einem vorangehenden Anspruch, wobei die Übertragungseinrichtung eine Spannungsquelle umfaßt, die stärker positiv als der stärker positive Grenzwert des Summensignals ist.

8. Schaltung nach einem vorangehenden Anspruch, wobei die Übertragungseinrichtung eine Spannungsquelle umfaßt, die stärker negativ als der stärker negative Grenzwert des Summensignals ist.

9. Verfahren zur Verarbeitung eines Signals in einer Vorrichtung zur Verarbeitung von Signalen, das die folgenden Schritten umfaßt:

Zuführen eines Eingangssignals (US);

Zuführen eines Referenzsignals (VRef) mit einer vorgegebenen Größe, das in der Weise gewählt wird, daß das Summensignal, wenn das Referenzsignal und das Eingangssignal summiert werden, unabhängig von der Änderung des Eingangssignals jedesmal die gleiche Polarität wie das Referenzsignal hat;

Zuführen einer Ladungsmenge, die proportional zu einem Summensignal (US + URef + Uth) des Eingangssignals und des Referenzsignals ist, an einen Abtastkondensator (Ci), wobei das Summensignal auf einer Seite durch einen vorgegebenen Grenzwert (Uth) begrenzt ist, und Zuführen einer Ladungsmenge, die proportional zu dem Referenzsignal ist, wobei das Referenzsignal auf einer Seite durch den gleichen vorgegebenen Grenzwert (Uth) begrenzt ist, an den Abtastkondensator, wobei der vorgegebene Grenzwert der Vorrichtung eigentümlich ist;

Zuführen einer Ladungsmenge, die, wenn sie auf dem Abtastkondensator gespeichert ist, eine entsprechende Größe, jedoch eine entgegengesetzte Polarität zu der zu dem Referenzsignal proportionalen Ladungsmenge hat;

Ausführen der folgenden Schritte nacheinander:

Speichern einer zu dem Summensignal auf dem Abtastkondensator proportionalen Ladungsmenge;

Übertragen der zu dem Summensignal proportionalen Ladungsmenge von dem Abtastkondensator an einen Integrationskondensator (C&sub0;);

Speichern einer zu dem Referenzsignal proportionalen Ladungsmenge auf dem Abtastkondensator;

Übertragen einer Ladungsmenge mit einer entsprechenden Größe, jedoch einer entgegengesetzten Polarität zu der zu dem Referenzsignal proportionalen auf dem Abtastkondensator gespeicherten Ladungsmenge von der Ladungszufuhreinrichtung an den Integrationskondensator, um so eine zu dem Eingangssignal proportionale Spannungsänderung (Ci/C&sub0; US) des Integrationskondensators zu erreichen.

10. Verfahren gemäß Anspruch 9, wobei die Schritte des Übertragens das aufeinanderfolgende Betätigen von Schaltelementen in der Weise umfassen, daß der Stromfluß beim Abschluß jeder Ladungsübertragung angehalten wird.