FI93684B - Menetelmä signaalin käsittelemiseksi ja menetelmän mukainen signaalinkäsittelypiiri - Google Patents

Description

5 93684

Menetelmä signaalin käsittelemiseksi ja menetelmän mukainen signaalinkäsittelypiiri - Förfarande för behandling av en signal och en signalbehandlingskrets enligt förfarandet

Esillä oleva keksintö koskee menetelmää signaalin käsittelemiseksi, jossa menetelmässä kytketään näytteenottokapasi-tanssi valikoivasti toiminnalliseen yhteyteen signaalijännitteen kanssa, talletetaan signaalijännitteeseen verrannol-10 linen määrä varausnäytteitä näytteenottokapasitanssiin sinä aikana kun näytteenottokapasitanssi on toiminnallisessa yhteydessä signaalijännitteeseen, kytketään kytkinelimiä ennalta määrätyin aikavälein näytteenottokapasitanssin kytkemiseksi valikoivasti toiminnalliseen yhteyteen integroivan 15 kapasitanssin kanssa, siirretään varausnäytteitä näytteenot-tokapasitanssista siihen toiminnallisessa yhteydessä olevaan mainittuun integroivaan kapasitanssiin, ja valitaan kyt-kinelimien ajastus ja suoritetaan kytkeminen siten, että virrankulku lakkaa itsestään koko kytkennässä sen jälkeen, 20 kun varausnäyte on otettu tai siirretty. Signaalin käsittelyllä tarkoitetaan tässä signaalia esittävän jännitteen, tai yhtä hyvin varauksen tai virran, summausta, erotusta, integrointia ja derivointia.

25 Jänniteintegraattori on tavallinen piiri esim. CMOS-tekniikalla toteutetuissa suodatinrakenteissa. Tätä havainnollistaa kuvion la tekniikan tason mukainen piiri, joka tavanomaisella tavalla on toteutettu operaatiovahvistimella. Kuviossa Ib on esitetty vaihtoehtoinen tekniikan tason mukai-30 nen toteutus, joka perustuu diskreettiaikaisesti kytkettyjen kondensaattoreiden käyttöön (Switched Capacitor). Kuvion la integraattorin lähtösignaali Uo on tulojännitteen Ui aikain-tegraali, joka saadaan seuraavan kaavan mukaisesti: 35 Uo(t) = -(1/RC) 0ffc Ui(t) dt

Vastaavalla tavalla kuvion Ib integraattorin lähtösignaali Uo saadaan kaavasta: 93684 2

Uo(t) = fs (Ci/Co) 0ifc Ui(t) dt jossa fs on näytteenottotaajuus. Kun kytkimet si ja s4 ovat kiinni ja kytkimet s2 ja s3 auki, näytekondensaattori Ci 5 tallettaa tulosignaalista varausnäytteen. Näytevaraus (Qi =

Ci x Ui) puretaan integroivaan kondensaattoriin Co sulkemalla kytkimet s2 ja S3, ja kytkimet sl ja s4 ovat tällöin auki. Näytteen talletus- ja purkuvaiheiden välillä voi olla taukoja, jolloin kaikki neljä kytkintä sl - s4 ovat auki.

10

Tekniikan tason mukaisten piirien haittapuolena on se, että vahvistin kuluttaa jatkuvasti virtaa, joka on suuruusluokkaa 50 μA:sta useaan 100 fiA:iin. Sen lisäksi vahvistimella on rajallinen, yleensä virrankulutukseen verrannollinen kais-15 tanleveys sekä CMOS-toteutuksessa haitallinen 1/f-kohina.

Kuvassa 2 vahvistimien tehtävä on siirtää näytekondensaatto-riin Ci otettu signaalivaraus integroivaan kondensaattoriin Co. Tämä toteutuu, kun vahvistimen vahvistus on ääretön (käytännössä tuhansia tai jopa miljoonia), mitä tarkoitusta 20 varten vahvistimessa kulkee jatkuva virta.

Julkaisussa DE-29 33 667 on esitetty staattista virtaa ku-luttamaton häviöllinen integraattori, joka vastaa passiivista RC-integraattoria. Tällaisella integraattorilla voidaan 25 toteuttaa ainoastaan passiivisia (eli reaaliakselilla si-' jaitsevia) napoja suodattimiin, joten julkaisussa DE-29 33 667 esitetty ratkaisu ei ole käyttökelpoinen elementti suodattimia varten, joiden siirtofunktiossa on kompleksisia napoja. Julkaisuissa DE-29 33 667, US-5 021 692 ja N.C. Bat-30 tersby, C. Toumazou: A new generation of class AB switched-current memory for analog sampled-data applications, Proc.

” ISCAS 1991 on esitetty virtamuotoiseen signaalinkäsittelyyn pohjautuvia ratkaisuja, joiden staattinen virrankulutus on pieni. Kuitenkin jokaisessa kytkennässä tarvitaan ns. bias-35 virta. Esim. patentissa US-5 021 692 on esitetty integroitu piiri, jossa on näytteenottokondensaattori, joka on aktiivisen elimen kautta kytkevien elementtien avulla kytketty johtavaan yhteyteen käyttöjännitteen kanssa, ja jossa on integ- 3 93684 roiva kondensaattori lähtösignaalin muodostamiseksi, mutta tämä piiri vaatii jatkuvan bias-virran. Myös julkaisut J.B. Hughes, N.C. Bird, I.C. Macbeth: Switched currents, a new technique for analog sampled data signal processing, Proc.

5 ISCAS 1989 ja T.S. Fiez, D.J. Allstot: CMOS switched current ladder filters, IEEE JSSC Vol 25 No 6 (Dec 90), kuvaavat tekniikan tasoa. Siten vain patenttihakemuksessa FI-904281 (jota vastaavia patenttihakemuksia ovat US-752 864 ja julkaisu EP-473436) on staattinen virrankulutus voitu kokonaan 10 eliminoida, mitä selostetaan seuraavassa perusteellisesti esillä olevan keksinnön ymmärtämiseksi.

Suomalaisessa patenttihakemuksessa 904281 on esitetty sellainen integrointmenetelmä, jossa jatkuva virrankulutus on 15 nolla. Tähän päästään käyttämällä aktiivisena elimenä yhtä tai kahta transistoria, joka ohjaa sekä varausnäytteen ottamista että siirtämistä integroivaan kondensaattoriin. Muut kytkennän toiminnassa tarvittavat kytkimet toteutetaan ja niitä käytetään yleisesti tunnetulla tavalla. Siinä esite-20 tyssä piirissä ei tarvita aktiivista jatkuvatoimista vahvistinta, vaan varauksen siirto näytekapasitanssista integroivaan kapasitanssiin ohjataan kytkinelimillä, jotka kytkevät näytekapasitanssin toisen navan joko positiiviseen tai negatiiviseen syöttöjännitteeseen. Kun varauksen siirto on pää-25 tetty, virran kulku lakkaa kokonaan, jolloin jatkuva virrankulutus eliminoituu.

Edullisen suoritusmuodon mukaisesti näytekapasitanssi esiva-rataan kytkemällä se positiiviseen tai negatiiviseen käyttö-30 jännitteeseen näytevarauksen tallettamiseksi.

‘ Patenttihakemuksen FI-904281 mukaiseen menetelmään liitetään edullisesti kaksi varausnäytteen purkamisvaihetta, jolloin ensimmäisessä vaiheessa varausnäyte johdetaan integroivaan 35 kapasitanssiin vain jos sillä on ensimmäinen etumerkki eli polariteetti (esim. positiivinen tai negatiivinen) ja jolloin seuraavassa vaiheessa integroivaan kapasitanssiin johdetaan varausnäyte vain jos sillä on vastakkainen etumerkki 93684 4 (polariteetti, esim. negatiivinen tai positiivinen), jolloin ensimmäinen etumerkki on ennalta valittu. Näytekapasitanssin varauksen etumerkki voidaan tunnistaa vertaavalla piirielimellä, jolloin tunnistetun etumerkin mukaisesti suoritetaan 5 vain jompikumpi varausnäytteen purkamisvaihe.

Patenttihakemuksen FI-904281 eräässä suoritusmuodossa transistoria käytetään kytkinelimenä näytevarauksen purkamiseen. Tässä suoritusmuodossa näytekapasitanssin käyttöjännittee-10 seen kytkevänä kytkinelimenä on bipolaaritransistori. Vaihtoehtoisessa suoritusmuodossa kytkinelin on kanavatransisto-ri.

Edullisessa suoritusmuodossa kytkinelin on EPROM-tyyppinen 15 kanavatransistori, jolla on kelluva hila, jolle on järjestetty ennalta määrätty varaus, niin että kanavatransistorin kynnysjännite on halutun suuruinen, edullisimmin oleellisesti nolla. Tällöin kytkentä toimii lähes ideaalisesti, koska esim. bipolaaritransistoreita varten tarvittava kynnysjän-20 nitteen kompensointi vältetään.

Patenttihakemuksessa FI-904281 esitettyä staattista virtaa kuluttamattoman piirin ja menetelmän perusratkaisua selitetään seuraavassa yksityiskohtaisemmin suoritusesimerkkien 25 avulla viitaten oheisiin piirustuksiin, joissa: kuviot la ja Ib esittävät tekniikan tason mukaisia jatkuvasti virtaa kuluttavia integrointikytkentöjä; kuviot 2a, 2b ja 2c esittävät staattista virtaa kuluttamat-30 toman menetelmän vaiheita voimakkaasti yksinkertaistettujen, periaatteellisten piirikaavioiden avulla; kuviot 3a, 3b, 3c, 3d ja 3e esittävät kaaviollisesti staattista virtaa kuluttamattoman jänniteintegroinnin käytännön toteutusta bipolaaritransistoreilla, jolloin kuvioissa 3a, 35 b, d, e on esitetty vain kulloistakin toimintavaihetta varten oleelliset komponentit ja kuviossa 3c piirin toimintaa havainnollistava jännitekäyrä;

II

5 93684 kuvio 4 esittää keksinnön edullisen suoritusmuodon mukaisen kääntävän integraattorin yksinkertaistetun piirikaavion, joka perustuu komplementaaripariin ja kytkimiin; kuvio 5 havainnollistaa kuvion 4 mukaisen piirin toimintaa, 5 jolloin kuviossa 5a on esitetty signaalijännite ja näytekon-densaattorin yli vaikuttavat jännitteet integrointikytkennän eri toimintavaiheissa, ja kuviossa 5b on vastaavasti esitetty integroivan kondensaattorin yli vaikuttava jännite; kuvio 6 esittää kuvion 4 tapaisen kääntävän integraattorin 10 yksinkertaistetun piirikaavion, jossa integrointisoluna on ideaalinen CMOS-kytkin; ja kuvio 7 esittää kaaviollisesti kuvion 6 ideaalisen kytkimen periaatteellisen rakenteen EPROM-transistorina toteutettuna.

15 Kuviossa 2 esitetään hakemuksessa FI-904281 esitetyn keksinnön mukaisen menetelmän vaiheita yksinkertaistettujen peri-aatepiirikaavioiden avulla. Kuviossa 2a näytekondensaatto-riin Ci varataan näyte tulosignaalista Us, joka voi olla positiivinen tai negatiivinen. Näytevaraus on Qi = Us x Ci.

20 Yksinkertaisuuden vuoksi oletetaan, että näytevaraus on positiivinen, mitä osoitetaan kondensaattorin toisen navan +-merkillä. Toinen napa on tässä vaiheessa kytketty maahan.

Kuvion 2b osoittamassa toisessa vaiheessa näytekondensaatto-25 rin positiivinen varaus puretaan integroivaan kondensaattoriin Co kytkemällä näytekondensaattorin (tässä tapauksessa) negatiivinen napa virtalähteen Is kautta positiiviseen käyttöjännitteeseen +V ja toinen (positiivinen) napa integroivaan kondensaattoriin Co sulkemalla kytkin sl. Tunnistin S 30 on kytketty Ci:n yli ja pitää kytkimen sl suljettuna, kunnes Ci:n jännite alentuu nollaan, jolloin tunnistin S avaa kytkimen sl. Siten näytteen ottokondensaattorin Ci varaus siirtyy integroivaan kondensaattoriin Co. Jos näytevaraus olisi negatiivinen, ei tässä vaiheessa tapahtuisi mitään. Kuvion 35 2c osoittama kolmas vaihe on järjestetty negatiivisen näyte-varauksen purkamiseksi kytkemällä integroiva kondensaattori Ci negatiiviseen käyttöjännitteeseen -V. Jos varaus on positiivinen, tässä vaiheessa ei tapahdu mitään.

6 33684

Kuvion 2 mukaisen menetelmän toista (kuvio 2b) ja kolmatta (kuvio 2c) vaihetta ohjaa tunnistin S, jolla varmistetaan, että näytekondensaattorin Ci varaus puretaan ennalta määrättyyn rajaan saakka.

5

Menetelmä voidaan toteuttaa siten, että edellä mainitulla tunnistimella S jo ensimmäisessä vaiheessa ilmaistaan varauksen polariteetti (esim. positiivinen tai negatiivinen). Tällöin mainitut toinen ja kolmas vaihe voidaan yhdistää, 10 eli näytevarauksen polariteetin mukaisesti toteutetaan vain toinen näistä vaiheista.

Tunnistin S voi olla esim. operaatiovahvistimeen perustuva vertaava elin, kuten komparaattori. Tällä tavalla toteutet-15 tuna menetelmä ei kuitenkaan tuottaisi ratkaisevasti parempaa tulosta kuin kuvion Ib mukainen menetelmä, koska mm. hyvin pienillä signaaleilla mainitun operaatiovahvistimen kohina peittäisi signaalin.

20 Kuviossa 3 on esitetty yksinkertaistettujen piirikaavioiden avulla patenttihakemuksen FI-904281 mukaisen keksinnön menetelmän toteutus kytkinelimillä sll - s42 ja BiCMOS-tekniikkaan perustuvilla bipolaaritransistoreilla Tl - T4. Kuvioiden 3a, b, d, e avulla selitetään integroivan piirin toimin-25 taa menetelmän eri vaiheissa. Kuviossa 3 on yhteensä kaikki ;· oleelliset komponentit, mutta kuvioissa 3a, b, d, e niistä on havainnollisuuden vuoksi esitetty vain kulloisenkin vaiheen kannalta oleelliset komponentit. Piirissä olevia kyt-kinelimiä ohjataan alan ammattilaisen sinänsä tuntemilla 30 välineillä ja piiriratkaisuilla, joten nämä ohjauselimet on havainnollisuuden vuoksi jätetty pois. Myös kytkinelimet voidaan toteuttaa alan ammattilaisen tuntemin välinein, esim. mekaanisin koskettimin tai puolijohdekytkimien avulla.

35 Toimintaa selitetään seuraavassa kaikkiaan kuuden eri toimintavaiheen aikana. Oletetaan maapotentiaaliksi nolla volttia ja käyttöjännitteiden polariteetit (positiivinen Vd ja negatiivinen Vs) muodostuvat maapotentiaalin suhteen.

7 93684

Signaalien ja jännitteiden etumerkit (polariteetti, esim. positiivinen tai negatiivinen) ilmaistaan maapotentiaalin suhteen.

5 Vaiheen 1 aikana (kuvio 3a) Ci varataan maapotentiaaliin nähden positiiviseen käyttöjännitteeseen Vd sulkemalla kytkin slO. Muut kytkimet ovat tällöin .auki. Tämän jälkeen vaiheessa 2 (kuvio 3a) näytekondensaattoriin Ci varataan jännite Uci(2) = Us(2) + Ubel, jossa Us on signaalijännite ja 10 Ubel transistorin Tl kantaemitterijännite sillä hetkellä, kun virran kulku transistorin Tl läpi vaiheen 2 aikana loppuu. Kondensaattorin Ci jännitteen Uci jälkeen suluissa oleva merkintä "(2)" viittaa vaiheen 2 aikaiseen tilanteeseen ja piirustuksessa oleva plus-merkki kondensaattorin kulioils sessakin vaiheessa positiiviseen napaan. Jatkossa suluissa olevia merkintöjä on käytetty eri vaiheisiin vastaavalla tavalla. Vaiheessa 2 transistorin Tl kollektori on kytketty negatiiviseen käyttöjännitteeseen Vs ja kytkimet sll ja sl2 on suljettu. Vaiheen 2 aikana oletetaan, että Us a 0, jol-20 loin Uci a Ubel.

Vaiheen 3 aikana (kuvio 3b) näytekondensaattorin Ci varaus puretaan integroivaan kondensaattoriin Co sulkemalla kytkimet s21 ja s22 kytkemään näytekondensaattorin Ci toinen napa 25 transistorin T2 kautta positiiviseen käyttöjännitteeseen Vd. Transistorin T2 kanta on kytketty näytekondensaattorin Ci yli, jolloin virran kulku eli varauksen siirtyminen loppuu, kun näytekondensaattorin Ci yli oleva jännite on laskenut arvoon Uci(2) = Ube2, jossa Ube2 on transistorin T2 kanta-30 emitterijännite. Vaiheessa 3 integroivaan kondensaattoriin siirtynyt lisävaraus dQ on siten (olettaen tässä vaiheessa transistorin T2 kantavirta oleellisesti nollaksi): dQ(3) = Ci · (Us(2) + Ubel - Ube2)

Transistorien Tl ja T2 kantaemitterijännitteiden Ubel ja Ube2 ollessa yhtä suuret integroi kytkentä tulojännitteen Us synnyttämän varauksen dQ(2) = Ci x Us(2) kapasitanssiin Co.

35 93684 8

Vaiheet 2 ja 3, jotka toiminnaltaan vastaavat kuvion 2 yhteydessä esitettyä ensimmäistä ja toista vaihetta, edellyttävät, että signaalijännite Us on positiivinen, transisto-reiden Tl ja T2 napaisuudesta johtuen. Mikäli vaiheen 2 ai-5 kana Us on negatiivinen, jää Ci:n jännite pienemmäksi kuin Ubel, ja vastaavasti vaiheen 3 aikana pienemmäksi kuin Ube2, minkä takia transistori T2 jää johtamattomaksi vaiheen 3 aikana. Näin ollen Corhon ei siirry vaiheiden 1-3 aikana mitään varausta, jos Us on negatiivinen. Kondensaattorin 10 jännite vaiheiden 1-3 aikana on esitetty kuviossa 3c.

Negatiivinen signaalijännite Us käsitellään vaiheiden 4, 5 ja 6 aikana, jotka siis vastaavat kuvion 2 yhteydessä esitettyä ensimmäistä ja kolmatta vaihetta. Kuviossa 3d esite-15 tyn vaiheen 4 aikana kondensaattori Ci varataan negatiiviseen käyttöjännitteeseen Vs. Vaiheen 5 aikana kytkimet s31 ja s32 on suljettu, jolloin näytekondensaattoriin Ci varattu jännite on Uci(3) = Us - Ube3, jossa Ube3 on transistorin T3 kantaemitterijännite. Vaiheessa 6 (kuvio 3e) kytkimet s41 ja 20 s42 on suljettu, jolloin näytekondesaattorin Ci varaus pur kautuu integroivaan kondensaattoriin Co, jolloin transistori T4 on kytketty negatiiviseen käyttöjännitteeseen Vs. Purkamisen loppuessa kondensaattoriin Ci jää kanta-emitterijännite Ube4, joten integroivaan kondensaattoriin siirtynyt va-2 5 raus on dQ(6) = Ci · (Us(5) - Ube3 + Ube4)

Transistorien T3 ja T4 kantaemitterijännitteiden Ube3 ja 30 Ube4 ollessa yhtä suuret kytkentä integroi tulojännitettä

Us(5) vastaavan varauksen Ci · Us(5) kapasitanssiin Co. Vastaavasti, kuten vaiheiden 1-3 aikana, ei integroivaan kondensaattoriin Co siirry varausta vaiheiden 4-6 aikana, jos signaalijännite Us on positiivinen. Kuviossa 3 esitetty in-35 tegrointikytkentä on edullinen siten, että se kuluttaa virtaa vain näytevarauksia talletettaessa ja purettaessa vaiheiden 1-6 aikana. Vaiheiden välillä voi olla taukoja, joiden aikana kytkentä ei kuluta virtaa. Kuvion 3 mukaisen 9 93684 piirin toteutuksessa on huolehdittava siitä, että transisto-riparien T1/T2 ja T3/T4 kantaemitterijännitteet valitaan yhtä suuriksi. Samoin piirit on mitoitettava siten, että transistorien T2 ja T4 kantavirrat hallitulla tavalla aihe-5 uttavat näytekondensaattorin Ci purkamista/varaamista. Tämä tekijä on kokeiltu ja sen on havaittu vaikuttavan integroin-tikerrointa pienentävästi (suuruusluokka alle 1 %). Integroivan kondensaattorin Co varaukseen mainitut kantavirrat eivät vaikuta.

10

Mainittujen kantaemitterijännitteiden tasapainon vaikutusta voidaan tarkastella tilanteessa, jolloin kuvion 3 tulosig-naali Us = 0. Tällöin vaiheiden 2 ja 3 aikana integroivaan kondensaattoriin Co summataan varaus 15 dQp = Ci · (Ubel - Ube2) , jos Ubel > Ube2 =0 jos Ubel s Ube2 ja vastaavasti vaiheiden 4 ja 5 aikana Co:hon summataan va-2 0 raus dQn = -Ci · (Ube3 - Ube4) ,jos Ube3 > Ube4 =0 jos Ube3 s Ube4 25 Kuvion 3 mukaan suorassa integraattorissa kantaemitterijännite Ubel on likimain yhtä suuri kuin Ube4, ja vastaavasti Ube2 on likimain yhtä suuri kuin Ube3, joten edellä esitetyistä varauserotuksista dQn, dQp vain toinen integroituu signaalin arvon mukana integroivaan kondensaattoriin Co.

30 Näin ollen tällä integraattorilla saattaa esiintyä epäsymmetristä epälineaarisuutta, mikäli kantaemitterijännitteet .- mainituilla pareilla poikkeavat toisistaan.

Invertoiva integraattori saadaan vaihtamalla kuvion 3 kyt-35 kennän vaiheiden 3 (kuvio 3b) ja 6 (kuvio 3e) suoritusjärjestystä. Tällöin Ubel = Ube2 ja Ube3 = Ube4, jolloin edellä mainittua epälineaarisuutta ei kääntävässä integraattorissa esiinny ollenkaan. Ei-invertoiva integraattori on esitetty 93684 10 kokonaisuutena kuviossa 4, siten että kytkimien avulla transistorit Tl ja T3 sekä transistorit T2 ja T4 on yhdistetty transistoreiksi T5 ja T6. Tulosignaalista Us otettavat näytteet johdetaan eri vaiheissa transistorin T5 tai T6 kautta 5 näytekondensaattoriin Ci ja siitä edelleen integroivaan kondensaattoriin Co saman transistorin T5, vastaavasti T6f kautta.

Kuviossa 4 olevan integroivan piirin toiminnan ymmärtämisek-10 si on seuraavaan taulukkoon merkitty kytkimien toiminta esittämättä olevan kellopiirin, jolla on ennalta valittu toimintataajuus, ohjaamissa vaiheissa 1-6. Kytkimien tila jokaisen vaiheen aikana on esitetty seuraavassa taulukossa, jossa merkki x tarkoittaa suljettua kytkintä ja tyhjä avoin-15 ta kytkintä.

vaiheet: kytkin 1234561 s51 xx x xx 20 s52 x x s53 x S54 x s55 x s56 x x 25 s57 x s62 x s63 x s64 x S65 x 30 s67 x

Vaiheessa 2 luetaan tulosignaalin Us näyte kytkimen s54, transistorin T5 ja kytkimen s53 kautta näytekondensaattoriin 35 Ci, jonka toinen napa on kytkimen 51 kautta maassa. Vaiheessa 3 näyte puretaan integroivaan kondensaattoriin Co kytkemällä kondensaattorit yhteen kytkimellä s56. Kondensaattorin . Ci toinen napa on kytketty kytkimen s63 ja transistorin T6 11 93684 kautta positiiviseen käyttöjännitteeseen Vd. Purkaminen jatkuu, kunnes kondensaattorin Ci jännite saavuttaa transistorin T6 kantaemitterijännitteen, sillä transistorin T6 kanta on nyt kytkettynä kytkimen s65 kautta kondensaattorien Ci ja 5 Co väliseen pisteeseen. Vaiheessa 4 näytekondensaattori esi-varataan negatiiviseen käyttöjännitteeseen Vs. Vaiheissa 5 ja 6 luetaan ja puretaan näyte samaan tapaan kuin edellä, mutta nyt transistorin T6 kautta. Vaiheessa l kondensaattori Ci varataan uudelleen positiiviseen käyttöjännitteeseen, 10 jolloin sen jälkeen alkaa uusi kierros.

Kuvion 4 mukaisen piirin toimintaa on myös havainnollistettu kuvioissa 5a ja 5b, jossa tulosignaalin Us, näytekondensaat-torin Ci yli vaikuttavan jännitteen Uci ja integroivan kon-15 densaattorin Co yli vaikuttavan jännitteen Uco väliset yhteydet eräällä aikavälillä on esitetty ajan funktiona. Kuvioiden 5a ja 5b välissä olevalle aika-akselille on merkitty vaiheiden 1-6 järjestys. Kuvio 5 on tarkoitettu toimintaperiaatteen selvittämiseksi, joten jännitekäyrät eivät ole 20 tarkassa mittakaavassa. Nähdään, että lähtöjännite Uco (kuvio 5b) integroiden seuraa tulosignaalia Us (kuvio 5a).

Kuvion 3 kytkennästä saadaan yksinkertainen kokoaaltotasa-suuntaaja siten, että vaiheen 6 (kuvio 3e) sijasta suorite-25 taan vaihe 3 (kuvio 3b) ja nollataan integroiva kondensaattori Co ennen kutakin integrointivaihetta, mikäli tasasuun-nattua jännitettä ei haluta integroida. Vaiheiden 3 ja 6 vaihto voidaan myös tehdä päinvastoin, ts. vaiheen 3 sijasta suoritetaan vaihe 6. Kytkentä voidaan myös hyvin yksinker-30 täisellä tavalla muuttaa vahvistimeksi.

. Koska kuvion 4 kytkennässä varaus- ja purkamisvaiheet toteu tuvat samalla transistorilla T5 ja vastaavasti T6, yksittäiseen näytteeseen ei liity kuvion 3 yhteydessä havaittua mah-35 dollista epäideaalisuutta. Tämän piirin valmistuksessa on kuitenkin huolellisesti pyrittävä saamaan PNP/NPN-transisto-reiden T5, T6 kantaemitterijännitteet samoiksi, koska muutoin signaalin nollan ylityskohtien läheisyydessä saattaa 93684 12 esiintyä epävarmuutta, ts. jännite-eron kertaantumista vain toiseen suuntaan.

Kuviossa 6 oleva invertoiva integraattori perustuu CMOS-5 transistoriin. Tulosignaalista Us luetaan näyte näytekonden-saattoriin Ci transistorin T8 ja kytkimien s81 - s88 avulla. Näyte siirretään sitten integroivaan kondensaattoriin Co, jonka toinen napa on kiinteästi kytketty lähtöön, jossa saadaan käänteinen, integroitu lähtösignaali Uo. Transistorin 10 T8 toinen napa S (kuviossa 7) on kytketty positiiviseen käyttöjännitteeseen Vd.

Kuvion 6 piirin toimintaa kuvaavassa kytkintaulukossa x tarkoittaa kulloisessakin vaiheessa 1-4 suljettua kytkintä.

15 Merkitsemättömissä vaiheissa kytkin on auki: vaiheet: kytkin 1234 s81 x s82 x 20 s83 x s84 x s85 x x s86 x S87 x 25 S88 x

Kuvion 6 piirin toiminta poikkeaa kuvion 5 vastaavasta siten, että sekä positiiviset että negatiiviset näytteet käsitellään samassa näytteenottovaiheessa. Vaihe 1 on näytteen 30 talletus kondensaattoriin Ci, vaiheet 2 ja 3 näytteen polariteetista riippuva näytteen purkaminen kondensaattoriin Co, ja vaihe 4 on transistorin T8 kelluvan hilan G1 (esitetty kuviossa 7) varausvaihe. Varausvaiheessa transistorin T8 kelluvalle hilalle G1 järjestetään ennalta määrätty varaus, 35 joka kuvion 6 tapauksessa tuodaan hilalle G (kuvio 7) maapo-tentiaalista.

93684 13

Kuviossa 6 olevalla transistorilla T8 on tavallisuudesta hieman poikkeava rakenne, jota selitetään lyhyesti kuvion 7 avulla. Kuvion tarkoituksena on ainoastaan havainnollistaa periaatteellista rakennetta voimakkaasti suurennetun kaa-5 viollisen poikkileikkauksen avulla, joten eri osien kokosuh-teet ja mittasuhteet eivät ole todellisia. Transistori valmistetaan esim. sinänsä tunnetulla EPROM-prosessilla ja kuvion 7 mukainen transistori on alan ammattimiehelle sinänsä tunnettu. Kuviossa 7 CMOS-transistorilla on liitännät: lähde 10 S, nielu D ja hila G. Eristettynä hilan G ja alustan SUB

välissä on kelluva hila Gl. Kuvion 6 varausvaiheessa 4 kelluvalle hilalle Gl järjestetään ennalta määrätty varaus. Tämän kelluvan hilan ansiosta vältetään perinteisten bipo-laari- ja kanavatransistorien mahdollisesti aiheuttamat epä-15 symmetriat integrointipiirissä. Alan ammattilainen ymmärtää kuvion avulla transistorin muun periaatteellisen rakenteen ja sen toiminnan muut piirteet. Kuvion 7 mukaista transistoria voidaan myös käyttää kuvioiden 2, 3 ja 4 mukaisissa in-tegrointipiireissä, jolloin niiden mahdolliset epäsymmetriat 20 vastaavasti muuttuvat. Kuvion 6 mukaista piiriä pidetään kuitenkin edullisempana, koska kytkinelimien määrä on pienempi kuin piireissä 2, 3 tai 4.

Patenttihakemuksessa FI-904 281 ja tässä edellä esitettyjen 25 kytkentöjen avulla voidaan toteuttaa suodattimia, tasasuuntaajia, modulaation ilmaisimia ja muita signaalinkäsittely-kytkentöjä. Kytkentöjen toiminta edellyttää PNP- ja NPN-transistorien kantaemitterijännitteiden Ubel ja Ube2 saman-suuruisuutta, joka voidaan saavuttaa erikoisesti toteutetta-30 essa kytkentä yhdeksi integroiduksi piiriksi.

Edellä kuvattujen integroivien kytkentöjen suurena etuna on se, että ne eivät lainkaan kuluta staattista virtaa. Lisäksi kytkennöillä on pieni kohina ja laaja dynamiikka-alue. Kyt-35 kennät vaativat integroidulla piirillä vain noin puolet siitä tilasta, jonka tekniikan tason ratkaisut vaativat. Näiden seikkojen ansiosta kytkennät ovat ihanteellisia pienikokoisissa kannettavissa laitteissa, kuten radiohakulaitteiden 93684 14 datailmaisu- ja suodatuspiireissä, radiopuhelinten puheenkä-sittelypiireissä tai modeemipiireissä ja muissa mikroteho-sovellutuksissa.

5 Kuten edellä olevasta selostuksesta kävi ilmi, patenttihakemuksessa FI-904281 esitettyjen kytkentöjen ja menetelmän mahdollisena rajoituksena on kuitenkin se, että signaalinkäsittely on riippuvainen tulosignaalijännitteen polariteetista (positiivinen tai negatiivinen), jolloin on jouduttu jär-10 jestämään eri vaiheita erimerkkisen (positiivisen tai negatiivisen) varauksen siirtämiseksi, kuten kuvion 2 yhteydessä selostettiin vaiheita 2 ja 3. Tämän seurauksena haittana on, kuten kuvion 3 yhteydessä selostettiin, se, että mikäli aktiivisina eliminä käytettävien transistoreiden kynnysjännit-15 teet poikkeavat toisistaan, integraattorilla saattaa esiintyä epäsymmetristä epälineaarisuutta, koska positiivinen ja negatiivinen signaalijännite käsitellään eri transistorilla.

Esillä olevan keksinnön tarkoituksena on poistaa tämä haitta 20 ja esittää menetelmä ja signaalinkäsittelypiiri, joilla tu-losignaalia voidaan käsitellä usealla eri tavalla eli voidaan suorittaa signaalien summausta, erotusta, integrointia ja derivointia, ja tämä signaalin käsittely on lineaarista tulosignaalin polariteetista (positiivinen tai negatiivinen) 25 riippumatta siten, ettei kytkennän läpi kulje käyttöjännitteestä staattista virtaa.

Keksintö perustuu siihen, että käytetään koko kytkennän aktiivisena elimenä yhtä tai kahta transistoria, jotka voivat 30 olla virtaohjattuja (bipolaarista) tai jänniteohjattuja (kanava) transistoreita, joiden läpi kulkevaa varausta ohjaa • kytkimien lisäksi siirrettävissä oleva varaus itse siten, että varauksen siirryttyä kaikki virrankulku kytkennässä lakkaa itsestään. Siten varauksen siirtovaiheiden aikana 35 liitäntä ottaa käyttöjännitteistään siirrettävän näyteva- rauksiin verrannollisen varauksen eikä kytkennällä ole jatkuvaa virrankulutusta ollenkaan. Lisäksi esillä olevalla . keksinnöllä signaalin käsittely on sekä signaalin polaritee- 93684 15 tista (positiivinen tai negatiivinen) että transistoreiden kynnysjännitteistä riippumatta lineaarista.

Tämä saadaan aikaan, kuten nyt on oivallettu, muodostamalla 5 tulosignaalijännite ennalta määrätyn suuruisen vertailujän- nitteen suhteen ja ottamalla tästä tulosignaalijännitteen ja vertailujännitteen summasta näytevarauksia näyttenottokon-densaattoriin ja siirtämällä nämä näytevaraukset integroivaan kondensaattoriin, ja tämän jälken otetaan mainitusta 10 ennalta määrätyn suuruisesta vertailujännitteestä näytevarauksia näytteenottokondensaattoriin ja summataan nämä näytevaraukset integroivaan kondensaattoriin siinä jo olevaan varaukseen nähden polariteetiltaan vastakkaisina. Ennalta määrätyn suuruinen vertailujännite valitaan joko positiivi-15 seksi tai negatiiviseksi absoluuttiselta arvoltaan signaali-jännitettä suuremmaksi siten, että signaalijännitteen ja vertailujännitteen summalla on aina sama polariteetti kuin vertailujännitteellä signaalijännitteen arvosta riippumatta. Tällä tavalla varmistutaan, että näytevaraukset otetaan aina 20 ennalta määrätyn polariteetin omaavasta signaalista, eikä saman kytkennän siten tarvitse käsitellä erikseen positiivisia ja negatiivisia signaalijännitteitä, kuten patenttihakemuksen FI-904281 mukaisessa keksinnössä. Kun integroivaan kapasitanssiin varattuun varaukseen myöhemmässä vaiheessa, 25 kuten edellä mainittiin, summataan vertailujännitteestä • otettuja näytevarauksia polariteetiltaan vastakkaisina kuin integroivaan kondensaattoriin aikaisemmin varatut varaus-näytteet, eliminoituvat varauksen siirroista sekä vertailu-jännitteen että transistoreiden kynnysjännitteiden vaikutuk-30 set ja lähtöön saadaan piirin käsittelemä signaalijännite.

• Keksinnölle on tunnusomaista se, että signaalijännite muo dostetaan ennalta määrätyn suuruisen vertailujännitteen suhteen siten, että muodostuu signaalijännitteen ja mainitun 35 vertailujännitteen summa ja tämän summan polariteetti on signaalijännitteen vaihtelusta huolimatta aina sama kuin vertailujännitteen polariteetti, ja otettaessa signaalijännitteeseen verrannollsia varausnäytteitä, niitä otetaan mai- 93684 16 nittuun signaali jännitteen ja vertailu jännitteen suminaan verrannollinen määrä, ja kun mainitun signaalijännitteen ja vertailujännitteen summaan verrannolliset varausnäytteet on siirretty näytteenottokapasitanssista integroivaan kapasi-5 tanssiin, summataan integroivaan kapasitanssiin mainittuun summaan verrannollisten varausnäytteiden polariteettiin nähden polariteetiltaan vastakkaisina vertailujännitteeseen (URef) verrannollinen määrä varausnäytteitä.

10 Keksinnön mukaiselle signaalinkäsittelypiirille on lisäksi ominaista, että käyttöjännitteestä otettava virta vastaa suuruudeltaan vain siirrettävää varausta.

Tässä esitetään menetelmä signaalin (jännitteen) käsittele-15 miseksi siten, ettei kytkennän läpi kulje ollenkaan käyttö-jännitteestä staattista virtaa, kuten on asianlaita useimmissa tekniikan tason mukaisissa kytkennöissä, joissa aina jokin osa tarvitsee eo. biasvirran. Signaalin käsittelyllä tarkoitetaan signaalin jännitteen, tai yhtä hyvin varauksen 20 tai virran, summausta, erotusta, integrointia ja derivointia, jotka ovat perustoimintoja ja näitä toimintoja suorittavat piirit ovat peruselementtejä muodostettaessa erilaisia suodattimia tai muita signaalinkäsittelyrakenteita. Keksinnön mukainen menetelmä ja signaalinkäsittelypiiri virtaa ku-25 luttamattoman signaalinkäsittelyn toteuttamiseksi esitellään integrointikytkennän avulla.

Selostuksessa oletetaan, että signaali- ja referenssijännitteet on määritetty siten, että alempi käyttöjännite VSS ole-30 tetaan nollapotentiaaliksi. Selostuksen perusteella on mahdollista toteuttaa vastaavat toiminnot pitäen nollapotenti-aalina suurempaa käyttöjännitettä ja alempaa käyttöjännitettä VSS negatiivisena, mutta tätä poikkeuksellista tapausta ei käsitellä erikseen.

Keksintöä selostetaan seuraavassa yksityiskohtaisesti viittaamalla oheisiin piirustuksiin, joissa li 35 93684 17 kuvio 8 esittää erästä keksinnön mukaista integrointikyt kentää kokonaisuudessaan, kuvio 9 esittää esimerkinomaisesti taulukoituna kuvion 8 5 kytkennän toiminnot eri kellovaiheissa, kuvio 10 esittää pelkistettynä kuvion 8 kytkennän kello-vaiheiden 1 ja 2 aikana toimintaan liittyvät oleelliset osat, 10 kuvio 11 esittää pelkistettynä kuvion 8 kytkennän kello-vaiheen 3 aikana toimintaan liittyvät oleelliset osat, 15 kuvio 12 esittää pelkistettynä kuvion 8 kytkennän kello- vaiheiden 4 ja 5 aikana toimintaan liittyvät oleelliset osat, kuvio 13 esittää pelkistettynä kuvion 8 kytkennän kello-20 vaiheen 6 aikana toimintaan liittyvät oleelliset osat, kuvio 14 esittää keksinnön toisen toteutustavan, 25 kuvio 14a esittää kuvion 14 näytteenottoon tulosignaalista liittyvät osat, kuvio 14b esittää kuvion 14 signaalivarauksen siirtoon integroivaan kondensaattoriin liittyvät osat, 30 kuvio 14c esittää kuvion 14 näytteenottoon referenssijän-, nitteestä liittyvät osat, ja kuvio 14d esittää kuvion 14 referenssijännitteen varaus 35 näytteiden siirtoon integroivaan kondensaattoriin liittyvät osat, kuvio 15 esittää kuvion 14 kellovaiheistusta, 93684 18 kuvio 16 esittää keksinnön mukaista jännitteen integroin timenetelmää MOS-transistoreilla toteutettuna ja kuviot 16a - 16d esittävät kuvion 16 kytkennän neljän eri kellovaiheen aikana kunkin kellovai-5 heen toimintaan liittyvät osat, kuvio 17 esittää kuvion 16 kellovaiheistusta, kuvio 18 esittää keksinnön mukaisen ratkaisun 10 yhdellä transistorilla toteutettuna, ja kuvio 19 esittää kuvion 18 kellovaiheistusta.

15 Keksinnön mukainen menetelmä käsittää signaalijännitteen Us, joka muodostetaan ennalta määrätyn suuruisen referenssijännitteen URef suhteen, ja mainitun referenssijännitteen URef vuorottaisen summaamisen ainakin yhden transistorin avulla. Kuviossa 8 tämä on esitetty transistoreiden Tl ja T2 avulla 20 siten, että lopputuloksena on aikadiskreetti integraali jännitteestä (Ug-URef) täysin riippumatta siitä, kuinka suuria kytkintransistoreiden Tl ja T2 kynnysjännitteet Uthl ja Uth2 ovat. Kuviossa 8 on keksinnön mukaisen menetelmän toteuttamiseksi esitetty eräs kytkentä, jota kellotetaan kuvion 9 25 mukaisilla kellosignaaleilla. Kuviosta 9 voidaan nähdä, että eri vaiheita 1-6 varten kuviossa 8 esitetyn kytkennän kytkimiä suljetaan ja avataan kuvion 9 mukaisin kellopulssein, jotka ovat ns. non-overlapping-kellopulsseja, eli tietyn vaiheen aikana vain kyseisen vaiheen aikana suljettavaksi 30 tarkoitetut kytkimet ovat johtavassa tilassa ja muut kytkimet ovat auki. Kytkennän eri kellovaiheiden toimintaa selostetaan yksityiskohtaisesti kuvioissa 10 - 13, joissa esitetään kuviosta 8 vain kulloisenkin toiminnan kannalta tarpeelliset elementit. Kytkimiä merkitään seuraavassa suuren 35 S-kirjaimen ja indeksien avulla siten, että alaindeksi viittaa kytkimen numeroon, joka on juokseva, ja yläindeksi viittaa siihen kellojaksoon, jonka aikana kytkin on johtavassa tilassa. Vastaavasti jännitteiden yläindeksi merkitsee sitä

II

93684 19 kellojaksoa, jonka mukainen ko. jännitteen arvo on. Siten merkitsee kapasitanssin jännitettä kellojakson 2 aikana. Piirissä olevia kytkinelimiä ohjataan alan ammattilaisen sinänsä tuntemilla välineillä ja piiriratkaisuilla, joten nämä 5 ohjauselimet on havainnollisuuden vuoksi jätetty pois. Myös kytkinelimet voidaan toteuttaa alan ammattilaisen tuntemin välinein, esim. mekaanisin koskettimin tai puolijohdekytki-mien avulla. Signaalien ja jännitteiden etumerkit (polariteetti, esim. positiivinen tai negatiivinen) ilmaistaan maa-10 potentiaalin suhteen.

Kuvio 10 esittää toimintaa kellojaksojen l ja 2 aikana. Kel-lovaiheen 1 aikana suljetaan kytkimet S1# S3 ja S4, jolloin varausta siirtävä kondensaattori Ci# jota tässä kutsutaan 15 myös näytteenottokondensaattoriksi C^, varataan ylempään (positiiviseen) käyttöjännitteeseen VDD sen oltua edellisen kellosignaalien kertautumisjakson Tr kellovaiheen 6 jäljiltä jännitteessä Uth2 (vrt. jäljempänä esitettävään taulukkoon 1). Kellovaiheen 2 aikana kytkimet S2, S3 ja S4 sulkeutuvat, 20 ja varausta siirtävä kondensaattori kytkeytyy transistorin Tl kautta tulosignaalijännitteeseen Us vertailujännitteen URef suhteen, jolloin näytteenottokondensaattori purkautuu jännitteestä VDD jännitteeseen 25 UCi = US + URef + Uthl (1) ja näytteenottokondensaattorin ^ purkautuminen lakkaa, kun transistorin Tl emitterijännite (ja näytteenottokondensaat-30 torin yli oleva jännite) on laskeutunut sen kantaemitte-riliitokseen kynnysjännitteen Uthl päähän jännitteestä (Us + : uRef) yhtälön (1) mukaisesti. Kun transistorin Tl virtavah- vistus on suuri, näytteenottokondensaattoriin Ci siirtyvä tai siitä purkautuva varaus tulee kokonaan piirin käyttöjän-35 nitteestä VDD eikä signaalijännitteestä Us.

Toiminta seuraavassa kellovaiheessa 3 on esitetty kuviossa 11. Kellovaiheen 3 aikana kytkimet S6, S7 ja S8 ovat johta- 93684 20 vassa tilassa (suljettuja), jolloin näytteenottokondensaat-torin Ci positiivinen napa syöttää transistorille T2 kanta-virtaa, kunnes näytteenottokondensaattori Ci on purkautunut transistorin T2 kantaemitteriliitoksen kynnysjännitteeseen 5 Uth2 asti. Tällöin summaava kapasitanssi C0, jota tässä kutsutaan myös integroivaksi kondensaattoriksi C0, varautuu ylemmästä (positiivisesta) käyttöjännitteestä VDD näytteen-ottokondensaattorin CA kautta ja näytteenottokondensaattorin Ci purkausvirta siirtyy varausta summaavaan kapasitanssiin 10 C0, jolloin kellovaiheen 3 aikana varausta siirtävästä kon densaattorista Ci siirtyy varausta summaavaan kondensaattoriin C0 varaus AQ3 = Ci (1¾ + URef + Uthl - Uth2) (2) 15

Kellovaiheen 4 aikana (kuvio 12) suljetaan taas kytkimet Slf S3 ja S4, jolloin näytteenottokondensaattori Ci varataan uudelleen ylempään (positiiviseen) käyttöjännitteeseen VDD, kuten vaiheen 1 aikana. Kellovaiheen 5 aikana kytkimet S3 ja 20 S5 suljetaan, jolloin näytteenottokondensaattori CA kytkeytyy transistorin Tl kautta vertailujännitteeseen URef ja näytteenottokondensaattori Ci purkautuu jännitteestä VDD jännitteeseen 25 U&. = URef + Uthl (3)

Viimeisen kellovaiheen 6 aikana kytkimet S6, Sg ja S10 suljetaan, jolloin näytteenottokondensaattori Ci syöttää transistorille T2 kantavirtaa, kunnes se on purkautunut transisto-30 rin T2 kantaemitteriliitoksen kynnysjännitteeseen Uth2 saakka (kuvio 13). Samalla integroivaan kondensaattoriin C0 siirtyy negatiivista varausta, jolloin se purkautuu alempaan käyttöjännitteeseen VSS (joka voi olla 0 V tai negatiivinen) näytteenottokondensaattorin CA kautta. Integroivaan kapasi-35 tanssiin C0 summautunut varaus kellovaiheen 6 aikana on AQ6 = - Ci(URef + Uthl - Uth2) (4) 93684 21

Kun transistorin T2 virtavahvistus on suuri, kuten on asianlaita hyvälaatuisella bipolaaritransistorilla tai ääretön kuten kenttävaikutteisella kanavatransistorilla (esim. MOS-transistori), myös varauksen siirtovaiheissa siirtyvä varaus 5 otetaan käyttöjännitteestä (VDD, VSS) ja tarkalleen sen suuruisena kuin halutun varauksen siirtäminen näytteenottokapa-sitanssista Cx integroivaan kapasitanssiin C0 edellyttää. Kaikkien kellovaiheiden 1-6 aikana kytkennän tulosta sen lähtöön, joka saadaan integroivasta kondensaattorista C0, 10 siirtynyt varaus on yhteensä yhtälöiden (2) ja (4) summa, eli AQtot - Ci <US + URef - W = Ci Us (5) 15 tai vastaavasti yhden kellojaksojen kertautumisvaiheen Tr (kuvio 9) aikana eli kellojaksojen 1-6 aikana integroivan kondensaattorin C0 jännite muuttaa arvoa yhtälön (6) verran: C· C· 20 AUC = — (Us + URef - URef) = — Us (6) C0 C0 Täten kuvion 8 mukaisesta kytkennästä muodostuu signaalijännitteen diskreettiaikainen integrointikytkentä, jonka aika-25 integroinnin painokerroin on C^/Cq. Vaikka integroinnin yksittäiset kellovaiheet 1-6 ovat rajoittuneita kytkettävinä olevien jännitteiden etumerkin suhteen, keksinnön mukaisella signaali- ja referenssijännitteiden summaa vastaavan varauksen lisäyksellä ja sen jälkeen suoritettavalla referenssi-30 jännitettä vastaavan varauksen vähennyksellä voidaan integroida referenssijännitteeseen URef nähden sekä positiivisia (eli jännitteitä Us + URef, jotka ovat suurempia kuin refe-• renssijännite URef) että negatiivisia signaalijännitteitä Us (eli jännitteitä Us + URef, jotka ovat pienempiä kuin refe-35 renssijännite URef) ja täten saadaan poistetuksi patenttihakemuksessa FI-904281 esitetystä menetelmästä johtuva mahdollinen epälineaarisuus, mikäli aktiivisina eliminä toimivien transistoreiden kynnysjännitteet ovat erisuuruiset. Suorittamalla vaiheet 1-6 edellä esitetyssä järjestyksessä, toi- 93684 22 mii kytkentä positiivisena integraattorina. Integroinnin etumerkki voidaan vaihtaa negatiiviseksi vaihtamalla edellä selostettujen kellovaiheiden 3 ja 6 suoritusjärjestys keskenään, jolloin kellovaiheen 6 mukainen toiminta suoritetaan 5 vaiheen 2 jälkeen ja kellovaiheen 3 mukainen toiminta suoritetaan vaiheen 5 jälkeen. Tällöin myös edellä esitettyjen yhtälöiden (2) ja (4) ja siten myös yhtälöiden (5) ja (6) etumerkit muuttuvat (positiivinen muuttuu negatiiviseksi ja negatiivinen muuttuu positiiviseksi).

10

Seuraavassa taulukossa 1 on yhteenvetona esitetty kuvion 8 mukaisessa piirissä näytteenottokapasitanssin jännitteet sekä ennen että jälkeen kunkin kellojakson aikana tapahtuvaa kytkimien sulkeutumista. Lisäksi taulukossa 1 on viimeisellä 15 palstalla esitetty integroivaan kapasitanssiin C0 siirtyvät varaukset sekä keskimmäisessä koko kytkennän positiivisesta käyttöjännitteestä VDD ottamat varaukset. Taulukkoon 2 on laskettu vastaavat arvot, kun Uthl = 0,4 V ja Uth2 = 0,7 V eli transistoreiden Tl ja T2 kynnysjännitteet poikkeavat 20 suuresti toisistaan. Kuten taulukosta 2 nähdään, siirtynyt kokonaisvaraus on odotusten mukaisesti +(^ * 0,5 V, kun Us = 0,5 V (eli Us + URef = 3 V) , joten transistoreiden kynnysjän-nitteiden Uthl ja Uth2 suuruuden ero ei vaikuta, koska niiden vaikutus eliminoituu täysin, kuten yhtälöstä (5) voidaan 25 nähdä. Vastaavasti mikäli Us = -0,5 V eli Us + URef = 2 V, siirtyvä kokonaisvaraus olisi -Ci * 0,5 V eli negatiivinen, joten keksinnön mukainen kytkentä toimii myös negatiivisilla signaali jännitteillä (Us < 0 eli Us + URef < URef) .

30 Mikäli kuviossa 8 esitetyssä kytkennässä taulukon 2 mukaisilla arvoilla kellon vaiheet 1-6 toistuisivat 100 kHz taajuudella, so. näytteenottotaajuus Us:sta on 100 kHz, ja käytettäisiin kapasitanssiarvoja = 5 pF ja C0 = 20 pF (suurimpia arvoja, joita piille voidaan integroida), ottaisi 35 kytkentä käyttöjännitteestä VDD vain 5 x 10'12 x 11.3 As varauksen ajassa, joka on 10 μβ eli keskimääräisenä virtana vain noin 5 μΑ, joka on erittäin pieni verrattuna esimerkik- 23 93684 si tyypilliseen operaatiovahvistinintegraattorin (kuten kuviossa lb) 100 - 200 μΑ jatkuvaan virrankulutukseen.

Taulukko 1. Varauksen siirtymiset kuvioiden 10 - 13 mukai-5 sissa integrointivaiheissa

Kellcrvaihe AQ AQ

ennen jälkeen VDD:sta CQ :aan kytkimen sulk.

1 Uth2 VED q (VED - Uth2) 2 VED Ug+Upef+Uthl 10 3 Ug+Upef+Uthl Uth2 q (Ug+q^+Uthl- q (Ug+URef+Uthl-

Uth2) Uth2) 4 Uth2 VED q (VED - Uth2) 5 VED Upef+Uthl 6 Uggf+Uthl Uth2 - -ci(^?ef + 131:111 '

Uth2

Yhteensä - - q{2VED+Us+URef+ ^ (%^ef _URef ^ *

Uthl - 3 Uth2} q Us 15 « 93684 24

Taulukko 2. Taulukon 1 mukaiset arvot, kun VDD s 5 V

Us = 0,5 V, URef = 2,5 V, Uthl = 0,4 V ja Uth2 -0,7 V

5 Kellovaihe Uci AQ AQ

ftnnm jälkeen VDD:stä Cgtaan

1 0,7V 5V q * 4,3 V

2 5V 3,4V

3 3,4V 0,7 V Ci * 2,7 V +Ci * 2,7 V

4 0,7 V 5 V Ci * 4,3 V

10 5 5 V 2,9 V

6 2,9 V 0,7 V - -Ci * 2,2 V

Yhteensä Ci * 11,3 V +CL * 0,5 V

15 Kuviossa 14 on esitetty edellä kuvattuun verrattuna keksinnön vaihtoehtoinen kytkentä ja kuvio 14 on edelleen jaettu pienemmiksi osiksi kunkin kellovaiheen selitystä varten kuvioissa 14a, 14b, 14c ja 14d. Tämä kytkentä eroaa kuvion 8 kytkennästä siten, että transistorina Tl käytetään PNP-tran-20 sistorin sijaan NPN-transistoria, eikä kytkennässä käytettävässä menetelmässä toteuteta esivarausta ylemmästä (positiivisesta) käyttöjännitteestä VDD, jolloin tarvittavien kello-vaiheiden määrää voidaan vähentää. Kuvion 14 mukaisessa kytkennässä suljetaan kellovaiheen l aikana kytkimet Sn, S13 ja 25 S14, jolloin näytteenottokondensaattori CA varautuu transis torin Tl kantaemitteriliitosjännitteen Uthl verran alempaan jännitteeseen kuin referenssijännitteen URef suhteen muodostettu tulosignaalijännite Us eli jännitteeseen 30 = U| + URef - Uthl (7) Tämä on esitetty kuviossa 14a. Kuviossa 14b on esitetty kel-lovaiheeseen 2 liittyvät komponentit. Kellovaiheen 2 aikana

II

93684 25 suljetaan kytkimet S15 ja S16, jolloin näytteenottokonden-saattori C± syöttää kantavirtaa transistorille T2, kunnes se on purkautunut transistorin T2 kantaemitteriliitoksen kynnys jännitteeseen Uth2, jolloin sen purkautuminen lakkaa.

5 Tällöin näytteenottokondensaattorista C± siirtyy varausta integroivaan kondensaattoriin C0 kunnes näytteenottokonden-saattorin Ci jännite on alentunut arvoon Uth2, jolloin integroivaan kondensaattoriin C0 on siirtynyt varaus 10 AQ2 = Ci (Us + URef - Uthl - Uth2) (8)

Kellovaiheen 3 aikana kytkimet S12, S13 ja S14 suljetaan (kuvio 14c), jolloin näytteenottokondensaattori Ci kytkeytyy transistorin Tl kautta vertailujännitteeseen URef, jolloin 15 näytteenottokondensaattori Ci varautuu jännitteeseen uCi = uRef - uthl <9>

Kellovaiheen 4 aikana suljetaan kytkimet S17 ja S18 (kuvio 20 I4d), jolloin näytteenottokondensaattori Ci syöttää kanta- virtaa transistorille T2, kunnes se on purkautunut T2:n kantaemitteriliitoksen kynnysjännitteeseen Uth2, jolloin sen purkautuminen lakkaa. Tällöin integroivaan kondensaattoriin C0 summautuu negatiivista varausta, jolloin se purkautuu 25 näytteenottokondensaattorin Ci kautta kunnes Ci:n jännite on alentunut arvoon Uth2, jolloin integroivaan kondensaattoriin C0 summautunut negatiivinen varaus on AQ4 = - Ci (URef - Uthl - Uth2) (10) 30

Kellovaiheiden 1-4 aikana kytkennän lähtöön, joka saadaan integroivasta kondensaattorista CQ, yhteensä siirtynyt varaus on yhtälöiden (8) ja (10) summa eli 35 AQ1'4 = Ci (Us + URef - URef) = Ci Us (11) eli kyseessä on positiivinen integraattori. Integroinnin etumerkki on vaihdettavissa negatiiviseksi vaihtamalla kel- 93684 26 lovaiheiden 2 ja 4 suoritusjärjestys keskenään, jolloin kel-lovaiheen 4 mukainen toiminta suoritetaan vaiheen 1 jälkeen ja kellovaiheen 2 mukainen toiminta suoritetaan vaiheen 3 jälkeen. Tällöin myös edellä esitettyjen yhtälöiden (8) ja 5 (10) ja siten myös yhtälön (11) etumerkit muuttuvat (posi tiivinen muuttuu negatiiviseksi ja negatiivinen muuttuu positiiviseksi) . Kuviossa 15 on esitetty kuvion 14 mukaisen kytkennän kellosignaalit ja selostettu, mitkä kuvion 14 kytkimistä ovat suljettuja (eli johtavassa tilassa) kunkin kello lovaiheen signaalin ollessa päällä (signaalipulssi).

Kuviossa 16 on esitetty kuviota 14 vastaava kytkentä siinä tapauksessa, että virran kulkua ohjaavana aktiivisena elimenä käytetään MOS-transistoria, tässä tapauksessa N-kanavais-15 ta MOS-transistoria. Keksinnön mukaisessa menetelmässä ja piirissä voidaan aktiivisena elimenä käyttää myös PMOS-transistoria.

Kuvion 16 esittämää kytkentää selostetaan seuraavassa kuvi-20 oiden 16a, 16b, 16c ja 16d avulla, jotka esittävät piirikaa-viona kunkin neljän kellovaiheen 1-4 aikana toimintaan liittyvät komponentit. Kuvion 16 mukaisessa kytkennässä suljetaan vaiheessa 1 kytkimet S21, S22# S23 ja S24 (joista kytkimet S21 ja S24 voidaan jättää myös kytkennästä pois) jolloin 25 näytteenottokondensaattori Ci varautuu transistorin Tl kyn-’·' nysjännitteen eli hila/lähdejännitteen (gate/source voltage)

Uthl verran alempaan jännitteeseen kuin vertailujännitteen URef suhteen muodostettu tulosignaalijännite Us eli jännitteeseen 30 UCi = us + URef " uthl (12) Tämä on esitetty kuviossa 16a. Kuviossa 16b on esitetty kel-lovaiheeseen 2 liittyvät komponentit. Kellovaiheen 2 aikana 35 suljetaan kytkimet S26, S27 ja S28, jolloin näytteenottokon-densaattori Ci muodostaa hila/lähdejännitteen transistorille T2 mahdollistaen virran kulun positiivisesta käyttöjännit-.· teestä VDD integroivaan kondensaattoriin C0, kunnes näyt-

II

93684 27 teenottokondensaattori Ci on purkautunut transistorin T2 hila/lähdeliitoksen kynnysjännitteeseen Uth2, jolloin virran kulku lakkaa. Tällöin näytteenottokondensaattorista siirtyy varausta integroivaan kondensaattoriin C0 kunnes Ci:n 5 jännite on alentunut arvoon Uth2, jolloin integroivaan kondensaattoriin C0 on siirtynyt varaus: AQ2 = Ci (Us + URef - Uthl - Uth2) (13) 10 Kellovaiheen 3 aikana kytkimet S21, S23, S24 ja S25 suljetaan (kuvio 16c), jolloin näytteenottokondensaattori Ci kytkeytyy transistorin Tl kautta referenssijännitteeseen URef, jolloin Ci varautuu jännitteeseen 15 U^i = URef - Uthl (14)

Kellovaiheen 4 aikana suljetaan kytkimet S26, S2g ja S30 (kuvio 16d), jolloin näytteenottokondensaattori Ci muodostaa hila/lähdejännitteen transistorille T2 mahdollistaen virran-20 kulun näytteenottokondensaattorin Ci läpi integroivasta kondensaattorista C0 negatiiviseen käyttöjännitteeseen VSS kunnes näytteenottokondensaattori C* on purkautunut T2:n hila/ lähdeliitoksen kynnysjännitteeseen Uth2, jolloin sen purkautuminen lakkaa. Tällöin integroivaan kondensaattoriin C0 25 summautunut negatiivinen varaus on: AQ4 = - Ci (URef - Uthl - Uth2) (15)

Kellovaiheiden 1-4 aikana yhteensä kytkennän lähtöön, joka 30 saadaan integroivasta kondensaattorista C0, siirtynyt varaus on yhtälöiden (13) ja (15) summa eli AQ1’4 - C£ <US + URe£ - URe£) - C£ JJ3 (16) 35 eli kyseessä on positiivinen integraattori. Integroinnin etumerkki on vaihdettavissa negatiiviseksi vaihtamalla kellovaiheiden 2 ja 4 suoritusjärjestys keskenään, jolloin kellovaiheen 4 mukainen toiminta suoritetaan vaiheen l jälkeen ja kellovaiheen 2 mukainen toiminta suoritetaan vaiheen 1 93684 28 jälkeen. Tällöin myös edellä esitettyjen yhtälöiden (13) ja (15) ja siten myös yhtälön (16) etumerkit muuttuvat (positiivinen muuttuu negatiiviseksi ja negatiivinen muuttuu positiiviseksi) . Kuviossa 17 on esitetty kuvion 16 mukaisen 5 kytkennän kellosignaalit ja lueteltu, mitkä kuvion 16 kytkimistä ovat suljettuja (eli johtavassa tilassa) kunkin kello-vaiheen signaalin ollessa päällä (signaalipulssi).

Kuten yhtälöistä (7)-(10) ja (12)-(15) havaitaan, varauksen 10 siirtyminen (tällä varauksen siirtymisellä tarkoitetaan, kuten edellä on kuvattu, varauksen siirtymistä ensin näytteen-ottokondensaattoriin ja sen jälkeen integroivaan kondensaattoriin C0) kytkennässä on mahdollista, mikäli 15 Us + URef > Uthl + Uth2 (17) eli signaalijännitteen Us ja vertailujännitteen URef summan (eli vertailujännitteen URef suhteen muodostetun signaalijän-nitteen Us) tulee suhteessa OV-potentiaaliin olla suurempi 20 kuin transistoreiden Tl ja T2 kynnysjännitteiden (kantaemit-teriliitosjännitteiden) summa. Tästä syystä kuvioiden 14 tai 16 mukainen kytkentä toimii rajoitetummalla jännitealueella kuin kuvioissa 8-13 esitetty kytkentä, mutta vastaavasti kuvioiden 14 ja 16 mukaiset kytkennät eivät vaadi esivaraus-25 vaiheita ja toimivat siten vähemmillä kellovaiheilla ja kuluttavat olennaisesti vähemmän virtaa kuin kuvioiden 8-13 mukaiset kytkennät. Kuvion 14 mukainen kytkentä toimii PNP-transistoreihin nähden nopeammilla ja helpommin valmistettavilla NPN-transistoreilla.

30

Se, valitaanko transistoreiksi Tl ja T2 erilliset NPN- ja PNP-transistorit, identtiset NPN-transistorit vai käytetäänkö vain yhtä NPN-transistoria tai MOS-transistoreita, riippuu kytkennän jännitealueesta ja kytkennälle asetetta-35 vista vaatimuksista, kuten nopeudesta. Tehonkulutuksen ja integroitavuuden kannalta MOS-ratkaisu on edullinen, kun taas esimerkiksi suuren nopeuden ja pienen kohinatason saavuttamiseksi erillisten NPN-transistoreiden käyttö on hyvä .· ratkaisu. Keksinnössä voidaan siis käyttää erilaisia tran- fl 93684 29 sistoreita, kuten bipolaaritransistoreita ja MOS-transistoreina, jolloin käytännössä eri transistoreiden vastaavista elektrodeista käytetään eri nimityksiä. Oheiset patenttivaatimukset on keksinnön mukaisesti kohdistettu transistoriin 5 yleensä, koska keksintö voidaan toteuttaa pelkästään yhdellä varauksen siirtoa ohjaavalla transistorilla, kuten jäljempänä kuvion 18 yhteydessä selostetaan, ja siten elektrodit on määritelty yleisesti seuraavasti: kannalle (bipol.) ja hilalle (MOS) käytetään yhteisesti nimitystä ohjaava elekt-10 rodi, kollektorille (bipol.) ja nielulle (MOS) käytetään yhteisesti nimitystä virtaa ottava elektrodi ja emitterille (bipol.) ja lähteelle (MOS) käytetään yhteisesti nimitystä virtaa antava elektrodi.

15 Yhteenveto kuvion 14 mukaisen kytkennän varauksensiirrosta on esitetty taulukossa 3 (vastaavasti kuten taulukossa 1). Virrankulutus voidaan laskea käyttämällä edellisen esimerkin mukaisia arvoja Ci = 5 pF, C0 = 20pF ja toistumataajuus 100 kHz, ja muina arvoina: 20

Us = OV, URef = 2,5 V, (Ubel =) Uthl = 0,4 V ja (Ube2 =) Uth2 = 0,7 V.

Tällöin 10 mikrosekunnin aikana käyttöjännitteestä VDD ote-25 taan 2,1 * 10"11 As varaus vastaten 2 μΑ keskimääräistä virtaa.

93684 30

Taulukko 3. Varauksen siirtymiset kuvion 14 mukaisen integrointikytkennän eri kellovaiheissa

5 Kellovaihe ^Ci AQ

ennen varauksen VEDistä Casaan varauksen siirtymisen siirtymistä jälkeen 1 uth2 Ug+Upef-Uthl q (U^U^f-Uthl-

Uth2) 2 Ug+Upef-Uthl Uth2 q -Othl- q (Us+Upef-Uthl-

Uth2) Uth2) 3 Uth2 Upgf - Uthl q (¾^-Uthl-Uth2) 4 Upef - Uthl Uth2 - -q (Upef-UtM.-

Uth2) 10 Yhteensä ci (3URef+2us‘ q (Us+^Ref'^ef) 3Uthl-3Uth2) = q us

Kuviossa 18 on esitetty kuinka keksintö voidaan toteuttaa käyttämällä pelkästään yhtä transistoria. Keksinnön mukainen menetelmä voidaan toteuttaa yhdellä transistorilla, joka ·* 15 tässä on valittu transistoriksi T2, yhdistämällä kuvan 14 mukaisen ratkaisun transistoreiden Tl ja T2 elektrodit, jolloin saadaan kuvan 18 mukainen ratkaisu, johon on vielä lisätty kytkin S20 (joka voidaan myös lisätä kuvioon 14 transistorin T2 kannan ja näytteenottokondensaattorin q posi-20 tiivisen elektrodin välille, mutta kuvion 14 ratkaisussa se ei ole välttämätön) ja lisäksi kytkin S15 suljetaan myös kel-lovaiheiden 2 ja 3 aikana, jolloin transistorin T2 kollekto-ri kytketään positiiviseen käyttöjännitteeseen VDD kello-vaiheiden 1-3 aikana. Muuten kuvion 18 mukainen kytkentä 25 toimii kuten kuvion 14 mukainen kytkentä, mutta aktiivisena elimenä käytetään pelkästään yhtä transistoria T2. Kuviossa 19 on esitetty kuvion 18 mukaisen kytkennän kellosignaalit i< 93684 31 ja lueteltu, mitkä kuvion 18 kytkimistä ovat suljettuja (eli johtavassa tilassa) kunkin kellovaiheen signaalin ollessa päällä (signaalipulssi). Vastaavasti kuten kuvion 14 mukaisesta kytkennästä voidaan toteuttaa kytkentä, joka toimii 5 pelkästään yhden varauksen siirtoa ohjaavan transistorin avulla, on alan ammattimiehelle selvää, että myös kuvion 8 ja 16 mukaiset kytkennät voidaan vastaavalla tavalla toteuttaa pelkästään yhdellä transistorilla yhdistämällä transis-toreiden Tl ja T2 elektrodit ja lisäämällä kytkin ja muutta-10 maila jonkin kytkimen kellotusta, vastaavasti kuten kuviossa 18.

Edellä esitetyille keksinnön mukaisille esimerkkiratkaisuil-le on yhteistä se, että negatiivisia ja positiivisia varauk-15 siä ei käsitellä erikseen eri transistoreilla, kuten hakemuksessa FI-904281 esitetyssä keksinnössä tehdään, vaan molemmilla transistoreilla käsitellään varauksia edellä esitettyjen kellovaiheiden mukaisesti tulosignaalijännitteen Us polariteetista (positiivinen tai negatiivinen) riippumatta.

20 Tästä syystä eivät mahdolliset erot transistoreiden kynnys-jännitteissä vaikuta signaalin käsittelyyn, koska kynnysjän-nitteiden vaikutus eliminoituu, kuten yhtälöistä (5), (11) ja (16) nähdään.

25 Keksinnön mukainen menetelmä ja signaalinkäsittelypiiri suorittaa itse asiassa signaalijännitteen integroinnin. Menetelmän ja piirin avulla voidaan myös suorittaa muita signaalinkäsittelyjä.

30 Signaalia edustavan varauksen lisääminen tai vähentäminen ilman kytkennässä tapahtuvaa virrankulutusta ovat perusprosesseja signaalinäytteiden summan ja erotuksen laskemiselle. Alan ammattilaisen on kytkennän avulla mahdollista summata tai vähentää eri signaalien arvoja toisistaan tai 35 muodostaa signaalien ja/tai niiden summien integraaleja ja derivaattoja. Esim. kahden signaalin US1 ja US2 summaaminen tapahtuu suorittamalla ensin ensimmäiselle signaalille US1 keksinnön mukaiset toimenpiteet ja sen jälkeen toiselle sig- 93684 32 naalille US2 samat toimenpiteet. Kahden signaalin US1 ja US2 erotus saadaan suorittamalla ensin ensimmäiselle signaalille US1 keksinnön mukaiset toimenpiteet ja sen jälkeen toiselle signaalille Us2 keksinnön mukaisen invertoivan integroinnin 5 toimenpiteet, vaihtamalla kahden vaiheen suoritusjärjestys, kuten tässä on aikaisemmin selostettu.

Ammattilaiselle on mahdollista edellä esitetyn perusteella muodostaa keksinnön mukaisista rakenteista suodattimia sekä 10 järjestää kytkennän sisäiset käyttöjännitteet VDD, URef, VSS sekä kytkimien ohjausjännitteet ja puolijohdemateriaalin substraattijännitteet (jos keksinnön mukainen kytkentä toteutetaan puolijohdemateriaalille integroituna piirinä) siten, että virran kulku halutuilla signaalijännitealueilla on 15 mahdollista ja että kaikki kytkennän solmujännitteet pysyvät halutuissa ja kytkennän toiminnan mahdollistavissa rajoissa, mukaan lukien negatiiviset solmujännitteet. Lisäksi on mahdollista järjestää kytkimien ohjaus siten, että kytkentään liittyvien loiskapasitanssien vaikutus minimoidaan.

20

Keksintö mahdollistaa pienen virrankulutuksen lisäksi sen, että positiivisessa käyttöjännitteessä VDD olevat häiriöt eivät käytännössä juuri ollenkaan kytkeydy signaaleihin. Kytkentä saadaan täysin virrattomaksi pysäyttämällä kel-25 losignaalit ja edelleen täyteen toimintaan ilman mitään käynnistymisviivettä käynnistämällä kellosignaalit.

Keksintö ei rajoitu edellä esitettyihin esimerkkeihin, vaan on sovellettavissa eri tavoin alan ammattilaisen osaamisen 30 piirissä oheisten patenttivaatimusten rajoissa.

Keksinnön mukaista menetelmää ja signaalinkäsittelypiiriä voidaan käyttää suodattimissa, erityisesti integraattoreista muodostettavissa suodattimissa ja keksinnön edullinen sovel-35 lutus on integroituna piirinä tai integroidun piirin komponenttina. Koska keksinnön mukainen signaalinkäsittelypiiri on pieninkokoinen integroituna piirinä ja kuluttaa vähän tehoa ja on vähäkohinainen, se soveltuu erinomaisesti ra- li 93684 33 diopuhelimiin, esim. radiovastaanottimeen, jossa siitä muodostetut suodattimet voivat korvata esim. tällä hetkellä käytettävät keraamiset suodattimet, esim. vastaanottimen vä-litaajuus- ja ilmaisinpiirissä. Käytettäessä keksintöä ra-5 diopuhelimessa voidaan kytkimien ohjaussignaalit muodostaa radiopuhelimen paikallisoskillaattoritaajuudesta esim. kel-logeneraattorin avulla. Tällaisten kytkimien ohjaussignaalien muodostaminen radiopuhelimessa paikallisoskillaattoritaa-juudesta on alan ammattimiehelle sinänsä tunnettua, eikä si-10 ten selosteta tarkemmin tässä.

Claims (23)

1. 93684 34
2. 1. Menetelmä signaalin käsittelemiseksi, jossa menetelmässä - kytketään näytteenottokapasitanssi (Cvalikoivasti toiminnalliseen yhteyteen signaalijännitteen (Us) kanssa, 5. talletetaan signaalijännitteeseen (Us) verrannollinen mää rä varausnäytteitä näytteenottokapasitanssiin (C±) sinä aikana kun näytteenottokapasitanssi (C^) on toiminnallisessa yhteydessä signaalijännitteeseen (Us) , - kytketään kytkinelimiä (S6 - S8; S15 - S16; S26 - S28) en-10 naita määrätyin aikavälein näytteenottokapasitanssin (C^) kytkemiseksi valikoivasti toiminnalliseen yhteyteen integroivan kapasitanssin (C0) kanssa, - siirretään varausnäytteitä näytteenottokapasitanssista (Ci) siihen toiminnallisessa yhteydessä olevaan mainittuun 15 integroivaan kapasitanssiin (C0), ja - valitaan kytkinelimien (Sx - S4, S6 - S8; Sllf S13 - S16; S21 ‘ s24» ®26 " S28) ajastus ja suoritetaan kytkeminen siten, että virrankulku lakkaa itsestään koko kytkennässä sen jälkeen, kun varausnäyte on otettu tai siirretty, tunnettu sii- 20 tä, että - signaalijännite (Us) muodostetaan ennalta määrätyn suuruisen vertailujännitteen (URef) suhteen siten, että muodostuu signaalijännitteen (Us) ja mainitun vertailujännitteen (URef) summa ja tämän summan polariteetti on signaalijännitteen 25 (Us) vaihtelusta huolimatta aina sama kuin vertailujännitteen (URef) polariteetti, ja otettaessa signaalijännitteeseen (Us) verrannollsia varausnäytteitä, niitä otetaan mainittuun signaalijännitteen (Us) ja vertailujännitteen (URef) summaan (Us + URef) verrannollinen määrä, ja 30 - kun mainitun signaalijännitteen (Us) ja vertailujännitteen (ΤΙ**) summaan (Us + URef) verrannolliset varausnäytteet on siirretty näytteenottokapasitanssista (C^) integroivaan kapasitanssiin (C0), summataan integroivaan kapasitanssiin (C0) mainittuun summaan (Us + URef) verrannollisten varausnäyttei-35 den polariteettiin nähden polariteetiltaan vastakkaisina vertailujännitteeseen (URef) verrannollinen määrä varausnäytteitä. 93684 35
3. 2. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että mainittu vertailujännitteeseen (URef) verrannollisten varausnäytteiden summaaminen integroivaan kapasitanssiin (C0) siihen ensin siirrettyjen varausnäytteiden polariteet- 5 tiin nähden polariteetiltaan vastakkaisina käsittää seuraa-vat vaiheet: - kytketään näytteenottokapasitanssi (C^) valikoivasti toiminnalliseen yhteyteen mainitun vertailujännitteen (URef) kanssa, 10. talletetaan mainittuun vertailujännitteeseen (URef) verran nollinen määrä varausnäytteitä näytteenottokapasitanssiin (Cj^) sinä aikana kun näytteenottokapasitanssi (C^) on toiminnallisessa yhteydessä mainittuun vertailujännitteeseen <W. 15. kytketään kytkinelimiä (S6, S9, S10; S17 - S18; S26, S29, S30) ennalta määrätyin aikavälein näytteenottokapasitanssin (q) kytkemiseksi valikoivasti toiminnalliseen yhteyteen integroivan kapasitanssin (C0) kanssa, - siirretään integroivassa kapasitanssissa (C0) olevien va-20 rausnäytteiden polariteettiin nähden polariteetiltaan vastakkaisina vertailujännitteeseen (URef) verrannollinen määrä varausnäytteitä näytteenottokapasitanssista (Csiihen toiminnallisessa yhteydessä olevaan mainittuun integroivaan kapasitanssiin (C0), ja 25. valitaan myös toiseksi mainittujen kytkinelimien (S5, S6, S9, S10; / S^7 - S^gi S25, S2g, S29, S3q) ä]cistus suori tetaan kytkeminen siten, että virrankulku lakkaa itsestään koko kytkennässä sen jälkeen, kun varausnäyte on otettu tai siirretty. 30
4. 3. Patenttivaatimuksen 1 tai 2 mukainen menetelmä, tunnettu siitä, että varausnäytteiden tallettamis- ja siirtämisvai-heita ohjataan aktiivisella elimellä (Tl, T2).
5. 4. Patenttivaatimuksen 3 mukainen menetelmä, tunnettu sii tä, että signaalijännitteen (Us) ja vertailujännitteen (URef) summaan (Us + URef) verrannolliset varausnäytteet ja vertai-lujännitteeseen (URef) verrannolliset varausnäytteet tallete- 93684 36 taan näytteenottokapasitanssiin (Ckytkemällä valikoivasti kulloinkin mainitut näytteistettävät jännitteet (Us + URef, URef) mainittujen näytteistettävien jännitteiden (Us + URef, URef) ja näytteenottokapasitanssin (C^) välille kytketyn 5 näytteistystä ohjaavan transistorin (Tl) ohjaavalle elektrodille ja näytteenottokapasitanssi (C^) on transistorin (Tl) kautta toiminnallisessa yhteydessä käyttöjännitteeseen (VDD, VSS), jolloin mainitut varausnäytteet tallettuvat näytteenottokapasitanssiin (Ci) käyttöjännitteestä (VDD, VSS) ja 10 mainittujen varausnäytteiden siirtyminen näytteenottokapasitanssiin (Ci) loppuu itsestään kun näytteenottokapasitanssin (Ci) transistorin (Tl) virtaa antavaan elektrodiin toiminnallisessa yhteydessä olevan elektrodin jännite (Uci) eroaa mainitun transistorin (Tl) ohjaavalle elektrodille 15 tuodusta jännitteestä (Us + UReff URef) transistorin kynnys-jännitteen (Uthl) verran.
6. 5. Patenttivaatimuksen 4 mukainen menetelmä, tunnettu siitä, että ennen varausnäytteiden tallettamista näytteenotto-20 kapasitanssiin (Cj^) se esivarataan sellaiseen jännitteeseen, että näytteistystä ohjaavan transistorin (Tl) ohjaavalle elektrodille kulloinkin kytkettävän jännitteen (Us + URef, uRef) 3a näytteenottokapasitanssin (C^ näytteistystä ohjaavan transistorin (Tl) virtaa antavaan elektrodiin toiminnal-25 lisessa yhteydessä olevan elektrodin jännitteen jännite-ero on varausnäytteiden ottamisen alkamishetkellä polariteetiltaan sama ja arvoltaan suurempi kuin mainitun näytteistystä ohjaavan transistorin (Tl) kynnysjännite (Uthl).
7. 6. Patenttivaatimuksen 5 mukainen menetelmä, tunnettu sii tä, että varausnäytteiden tallettamiseksi näytteenotto-kapasitanssiin (C^) se esivarataan kytkemällä ylempään käyttöjännitteeseen (VDD).
8. 7. Patenttivaatimuksen 5 mukainen menetelmä, tunnettu sii tä, että varausnäytteiden tallettamiseksi näytteenotto-kapasitanssiin (C£) se esivarataan kytkemällä alempaan käyttöjännitteeseen (VSS) . 93684 37
9. 8. Patenttivaatimuksen 4 mukainen menetelmä, tunnettu siitä, että ennen varausnäytteiden tallettamista näytteenotto-kapasitanssiin (C^) se esivarataan varausnäytteiden siirtoa näytteenottokapasitanssista (C^) integroivaan kapasitanssiin 5 (C0) ohjaavan transistorin (T2) kynnysjännitteeseen (Uth2).
10. 9. Patenttivaatimuksen 3 mukainen menetelmä, tunnettu siitä, että varausnäytteet siirretään näytteenottokapasitanssista () siihen toiminnallisessa yhteydessä olevaan integ- 10 roivaan kapasitanssiin (C0) kumpaankin kapasitansiin kytketyn transistorin (T2) avulla kytkemällä näytteenottokapasi-tanssin () yli oleva jännite transistorin (T2) ohjaavan elektrodin ja virtaa antavan elektrodin välille, jolloin varausnäytteiden siirtyminen integroivaan kapasitanssiin (C0) 15 lakkaa itsestään, kun näytteenottokapasitanssin (C^ yli oleva jännite laskee transistorin (T2) kynnysjännitteeseen (Uth2).
11. 10. Patenttivaatimuksen 1 tai 2 mukainen menetelmä, tun-20 nettu siitä, että mainittu ennalta määrätyn suuruinen vertailu jännite (URef) on positiviinen jännite.
12. 11. Patenttivaatimuksen 1 tai 2 mukainen menetelmä, tunnettu siitä, että mainittu ennalta määrätyn suuruinen ver- 25 tailujännite (URef) on negatiivinen jännite. 1 2 Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että suoritettu signaalinkäsittely on signaalijännitteen (Us) integrointi. 30 2 Signaalinkäsittelypiiri, jossa on - näytteenottokapasitanssi (Cj_) signaalijännitteeseen (Us) verrannollisten näytevarausten tallettamiseksi, - ensimmäiset kytkinelimet (Sx - S3; SX1 - S13; S21 - S23) ja 35 ainakin yksi aktiivinen elin (Tl, T2) kytkettyinä signaali- jännitteen (Us) ja näytteenottokapasitanssin (Cx) välille näytteenottokapasitanssin {C±) kytkemiseksi valikoivasti . toiminnalliseen yhteyteen signaalijännitteen (Us) kanssa 93684 38 näytevarausten tallettamiseksi näytteenottokapasitanssiin (C^ aktiivisen elimen (Tl, T2) ohjaamana, - integroiva kapasitanssi (C0) , johon näytteenottokapasitanssiin (Ci) talletetetut varausnäytteet siirretään, 5. toiset kytkinelimet (S6 - S8; S15 - S16; S26 - S28) kyt kettyinä näytteenottokapasitanssin (Ci) ja integroivan kapasitanssin (C0) välille näytteenottokapasitanssin (Ci) kytkemiseksi valikoivasti toiminnalliseen yhteyteen integroivan kapasitanssin (C0) kanssa näytteenottokapasitanssin (Ci) valo rausnäytteiden siirtämiseksi integroivaan kapasitanssiin (C0) aktiivisen elimen (Tl, T2) ohjaamana, - integroivan kapasitanssin (C0) yli muodostettu lähtö, ja - mainituilla ensimmäisillä ja toisilla kytkinelimillä sellainen ajastus, että virrankulku lakkaa itsestään koko pii- 15 rissä sen jälkeen, kun varausnäyte on otettu tai siirretty, tunnettu siitä, että siinä on - ennalta määrätyn suuruinen vertailujännitelähde (URef) , jonka yli signaalijännite (Us) on kytketty siten, että kytkettäessä näytteenottokapasitanssi (Ci) valikoivasti 20 toiminnalliseen yhteyteen signaalijännitteen (Us) kanssa, kytkeytyy näytteenottokapasitanssin (C^ kanssa toiminnalliseen yhteyteen signaalijännitteen (Us) ja mainitun vertailu-jännitteen (URef) summa (Us + URef) , vertailu jännitelähteen (URef) jännitteen ollessa valittu siten, että mainitun summan 25 polariteetti on signaalijännitteen (Us) vaihtelusta huolimatta aina sama kuin vertailujännittelähteen (URef) jännitteen polariteetti, ja - välineet varausnäytteiden summaamiseksi integroivaan kapasitanssiin (C0) vertailujännitteeseen (URef) verrannollinen 30 määrä mainitun signaalijännitteen (Us) ja vertailujännitteen (URef) summaan (Us + URef) verrannollisten varausnäytteiden polariteettiin nähden polariteetiltaan vastakkaisina.
13. 14. Patenttivaatimuksen 13 mukainen signaalinkäsittelypii-35 ri, tunnettu siitä, että mainitut summausvälineet käsittävät - näytteenottokapasitanssin (C^ ja vertailujännitelähteen (URef) välillä kolmannet kytkinelimet (S5; S12; S25) näytteenottokapasitanssin (Ci) kytkemiseksi valikoivasti toimin- I! 93684 39 nalliseen yhteyteen vertailujännitteen (URef) kanssa näyte-varausten tallettamiseksi vertailujännitteeseen (URef) verrannollinen määrä näytteenottokapasitanssiin (Caktiivisen elimen (Tl, T2) ohjaamana, 5. neljännet kytkinelimet (S9; S18; S30) kytkettyinä näytteenottokapasitanssin (Ci) ja integroivan kapasitanssin (C0) välille näytteenottokapasitanssin (Ci) kytkemiseksi valikoivasti toiminnalliseen yhteyteen integroivan kapasitanssin (C0) kanssa varausnäytteiden siirtämiseksi näytteen-10 ottokapasitanssista (Ci) siihen toiminnallisessa yhteydessä olevaan mainittuun integroivaan kapasitanssiin (C0) vertailujännitteeseen (URef) verrannollinen määrä polariteetiltaan vastakkaisina kuin mainitut signaalijännitteen (Us) ja ver-tailujännitteen (URef) summaan (Us + URef) verrannolliset va-15 rausnäytteet, ja - myös mainituilla kolmansilla ja neljänsillä kytkinelimillä sellainen ajastus, että virrankulku lakkaa itsestään koko piirissä sen jälkeen, kun varausnäyte on otettu tai siirretty. 20
14. 15. Patenttivaatimuksen 14 mukainen signaalinkäsittelypiiri, tunnettu siitä, että ensimmäisten kytkinelimien (Sj^ - S3; S1X - S13; s21 - S23) ollessa kytkettynä johtaviksi kytkeytyy aktiivisena elimenä toimivan transistorin (Tl) ohjaavalle 25 elektrodille mainittu signaalijännitteen (Us) ja vertailu-jännitteen (URef) summa (Us + URef) ja näytteenottokapasi-tanssi (C^ on transistorin (Tl) kautta toiminnallisessa yhteydessä ylempään käyttöjännitteeseen (VDD).
15. 16. Patenttivaatimuksen 14 mukainen signaalinkäsittelypiiri, tunnettu siitä, että kolmansien kytkinelimien (S5; S12'* S25) ollessa kytkettynä johtaviksi kytkeytyy aktiivisena elimenä toimivan transistorin (Tl) ohjaavalle elektrodille mainittu vertailujännite (URef) ja näytteenottokapasitanssi (Ci) on 35 transistorin (Tl) kautta toiminnallisessa yhteydessä ylempään käyttöjännitteeseen (VDD). 93684 40
16. 17. Patenttivaatimuksen 14 mukainen signaalinkäsittelypiiri, tunnettu siitä, että ensimmäisten kytkinelimien (Sj^ - S3; S31 - S13; S21 - S23) ollessa kytkettynä johtaviksi kytkeytyy aktiivisena elimenä toimivan transistorin (Tl) ohjaavalle 5 elektrodille mainittu signaalijännitteen (Us) ja vertailu-jännitteen (URef) summa (Us + URef) ja näytteenottokapasi-tanssi (¢£) on transistorin (Tl) kautta toiminnallisessa yhteydessä alempaan käyttöjännitteeseen (VSS).
17. 18. Patenttivaatimuksen 14 mukainen signaalinkäsittelypiiri, tunnettu siitä, että kolmansien kytkinelimien (S5; S12; S25) ollessa kytkettynä johtaviksi kytkeytyy aktiivisena elimenä toimivan transistorin (Tl) ohjaavalle elektrodille mainittu vertailujännite (URef) ja näytteenottokapasitanssi (CA) on 15 transistorin (Tl) kautta toiminnallisessa yhteydessä alempaan käyttöjännitteeseen (VSS).
18. 19. Patenttivaatimuksen 14 mukainen signaalinkäsittelypiiri, tunnettu siitä, että toisten kytkinelimien (S6 - S8; S15 -20 S16; S26 - S28) ollessa kytkettynä johtaviksi kytkeytyy näyt teenottokapasitanssi (Cj^) aktiivisena elimenä toimivan transistorin (T2) ohjaavan elektrodin ja virtaa antavan elektrodin välille, transistorin (T2) virtaa ottava elektrodi kytkeytyy ylempään käyttöjännitteeseen (VDD) ja näytteenottoka-25 pasitanssin (C^ positiivisen elektrodin ja transistorin • (T2) ohjaavan elektrodin yhteinen piste kytkeytyy integ roivaan kapasitanssiin (C0) , jonka toinen elektrodi kytkeytyy alempaan käyttöjännitteeseen (VSS).
19. 20. Patenttivaatimuksen 14 mukainen signaalinkäsittelypiiri, tunnettu siitä, että neljänsien kytkinelimien (S9; S18; S30) ollessa kytkettynä johtaviksi kytkeytyy näytteenottokapasitanssi (C^) aktiivisena elimenä toimivan transistorin (T2) ohjaavan elektrodin ja virtaa antavan elektrodin välille, 35 transistorin (T2) virtaa ottava elektrodi kytkeytyy integroivaan kapasitanssiin (C0), jonka toinen elektrodi kytkeytyy alempaan käyttöjännitteeseen (VSS), ja transistorin (T2) ohjaavan elektrodin ja näytteenottokapasitanssin (Ci) ylem- (f 93684 41 mässä jännitteessä olevan elektrodin yhteinen piste kytkeytyy alempaan käyttöjännitteeseen (VSS).
20. 21. Patenttivaatimuksen 13 tai 14 mukainen signaalinkäsitte-5 lypiiri, tunnettu siitä, että vertailu jännitelähde (URef) on positiivinen jännitelähde.
21. 22. Patenttivaatimuksen 13 tai 14 mukainen signaalinkäsitte-lypiiri, tunnettu siitä, että vertailu jännitelähde (URef) on 10 negatiivinen jännitelähde.
22. 23. Patenttivaatimuksen 13 tai 14 mukainen signaalinkäsitte-lypiiri, tunnettu siitä, että siinä on lisäksi kytkinelimet (S,, S21) näytteenottokapasitanssin (Q) ja käyttöjännitteen 15 (VDD, VSS) välillä näytteenottokapasitanssin (C;) kytkemiseksi valikoivasti näytteistystä ohjaavan transistorin (Tl) kautta toiminnalliseen yhteyteen käyttöjännitteen (VDD, VSS) kanssa.
23. 20 Patentkrav