DE69131244T2

DE69131244T2 - Dynamisches Spannungsintegrationsverfahren und Schaltungen zur Durchführung und Anwendung desselben

Info

Publication number: DE69131244T2
Application number: DE69131244T
Authority: DE
Inventors: Juha Rapeli
Original assignee: Nokia Mobile Phones Ltd
Current assignee: Nokia Oyj
Priority date: 1990-08-30
Filing date: 1991-08-30
Publication date: 1999-12-16
Anticipated expiration: 2011-08-31
Also published as: JP3084097B2; EP0473436A3; ATE180340T1; FI89838B; DE69131244D1; EP0473436B1; EP0473436A2; FI904281A; JPH0749917A; US5387874A; FI904281A0; FI89838C

Description

Die Erfindung betrifft ein Verfahren und eine Schaltung zum Erzeugen des zeitlichen Integrals einer Signalspannung, wobei bei diesem Verfahren von der Signalspannung Ladungsabtastwerte erfasst werden, wie es im Anspruch 1 beschrieben ist.
Ein Spannungsintegrierer ist eine übliche Schaltung, die z. B. unter Verwendung der CMOS-Technik realisiert ist. Spannungsintegration kann entweder durch passive oder durch aktive Schaltungen ausgeführt werden. Eine passive Schaltung enthält nur passive Komponenten, wobei ein Beispiel für eine solche in DE 29 33 667 offenbart ist. Eine aktive Schaltung enthält mindestens eine aktive Komponente. Ein aktiver Spannungsintegrierer ist durch eine bekannte Schaltung veranschaulicht, wie sie in Fig. 1a unter Verwendung eines Operationsverstärkers dargestellt ist. Ein ähnlicher aktiver RC- Integrierer ist in US-3 286 100 dargestellt, bei dem ein Transistor als aktive Komponente verwendet wird und die Laderate des Kondensators durch die Stromverstärkung des Transistors beeinflusst ist. Ferner ist eine Diode zum Durchlassen oder Sperren entweder positiver oder negativer Impulse verwendet. Fig. 1b zeigt eine alternative bekannte Realisierung auf Grundlage der Verwendung von zu diskreten Zeitpunkten geschalteten Kondensatoren. Das Ausgangssignal Uo des in Fig. 1a dargestellten Integrierers ist das zeitliche Integral der Eingangsspannung Ui, entsprechend der folgenden Formel:
Uo(t) = -(1/RC) Ui(t)dt
In ähnlicher Weise ist das Ausgangssignal Uo des in Fig. 1b dargestellten Integrierers das folgende:
Uo(t) fs·(Ci/Co) Ui(t)dt
wobei fs die Abtastfrequenz ist. Wenn die Schalter s1 und s4 geschlossen sind und die Schalter s2 und s3 offen sind, speichert der Abtastkondensator Ci einen Ladungsabtastwert des Eingangssignals. Die abgetastete Ladung (Qi = Ci · Ui) wird dadurch in den Integrierkondensator Co entladen, dass die Schalter s2 und s3 geschlossen werden, wobei die Schalter s1 und s4 nun offen sind. Zwischen den Stadien des Einspeichern des Abtastwerts und des Entladens des Abtastwerts können Pausen existieren, in denen alle vier Schalter s1 bis s4 offen sind.
Ein Nachteil in Zusammenhang mit den in den Fig. 1a und 1b angegebenen bekannten Schaltungen besteht darin, dass der Verstärker dauernd Energie verbraucht. Darüber hinaus ist der Verstärker mit einer begrenzten Bandbreite versehen, die im allgemeinen proportional zum Energieverbrauch ist, und bei der CMOS-Realisierung existieren schädliche Störsignale 1/f.
Durch die beanspruchte Erfindung sind ein Verfahren und eine Schaltung offenbart, bei denen die obigen Nachteile vermeidbar sind. Die Konzeption der Erfindung ermöglicht es, die Integrierschaltungen so zu realisieren, dass keinerlei statischer Strom verbraucht wird. Ferner steuert eine einzelne aktive Komponente sowohl die Speicherung als auch die Entladung von Ladungsabtastwerten.
Wie es durch die Erfindung angegeben ist, wird die Integrierkapazität dadurch von der Schaltung getrennt, dass die Schaltelemente geöffnet werden, nachdem jeder Ladungsabtastwert entladen wurde. Außerdem werden die aktiven Elemente nur zum Einspeichern der Abtastladung in die Abtastkapazität sowie zum Entladen der Abtastladung in den Integrierkondensator in leitende Verbindung mit den Versorgungsspannungsanschlüssen geschaltet. Eine Schaltung auf Grundlage dieses Designs benötigt keinen aktiven Verstärker, sondern die Ladungsübertragung von der Abtastkapazität in die Integrierkapazität wird durch Schaltelemente gesteuert, die, gemäß der Erfindung, einen der Anschlüsse der Abtastkapazität entweder mit der positiven oder der negativen Versorgungsspannung verbinden. Wenn die Ladungsübertragung abgeschlossen ist, endet der Strom ganz.
Gemäß einer vorteilhaften Ausführungsform wird die Abtastkapazität dadurch vorab geladen, dass sie zum Einspeichern der Abtastladung mit der positiven oder negativen Versorgungsspannung verbunden wird.
Eine andere Ausführungsform der Erfindung enthält in vorteilhafter Weise zwei Entladestufen für Ladungsabtastwerte, wobei ein Ladungsabtastwert in der ersten Stufe nur dann zu einer Integrierkapazität geleitet wird, wenn er ein erstes Vorzeichen (z. B. positiv oder negativ) aufweist, und wobei in der nächsten Stufe ein Ladungsabtastwert nur dann an die Integrierkapazität geleitet wird, wenn er das entgegengesetzte Vorzeichen (z. B. negativ oder positiv) aufweist, wobei das erste Vorzeichen vorab ausgewählt wird. Das Vorzeichen der Ladung einer Abtastkapazität kann mit einem Vergleichsschaltungselement erkannt werden, wodurch abhängig vom erkannten Vorzeichen nur eine der zwei Stufen zum Entladen von Abtastladungen ausgeführt wird.
Bei einer ersten Ausführungsform eines integrierenden Schalters gemäß der Erfindung ist die Erfindung unter Verwendung eines Transistors als Schaltelement realisiert, der den logischen Vorgang zum Entladen einer Abtastladung steuert. Bei dieser Ausführungsform ist das Schaltelement, das die Abtastkapazität mit der Versorgungsspannung verbindet, ein bipolarer Transistor. Bei einer alternativen Ausführungsform ist das Schaltelement ein FET-Transistor.
Bei einer bevorzugten Ausführungsform ist das Schaltelement ein FET-Transistor vom EPROM-Typ mit einem potentialungebundenen Gate, das so ausgebildet ist, dass es eine vorbestimmte Ladung führt, so dass die Schwellenspannung des FET-Transistors von gewünschter Größe ist, am bevorzugtesten im wesentlichen null. Hierbei arbeitet die Schaltung beinahe ideal, da z. B. eine Schwellenspannungskompensation, wie sie für bipolare Transistoren notwendig ist, vermieden ist.
Nun werden Beispiele von Ausführungsformen der Erfindung unter Bezugnahme auf die Zeichnungen beschrieben.
Fig. 1a und 1b zeigen bekannte Integrierschaltungen;
Fig. 2 zeigt die Stadien eines erfindungsgemäßen Verfahrens unter Zuhilfenahme stark vereinfachter Prinzipschaltbilder;
Fig. 3a, 3b, 3c, 3d und 3e veranschaulichen den Betrieb der Integrierschaltung in verschiedenen Stadien des erfindungsgemäßen Verfahrens;
Fig. 4 zeigt ein Schaltbild eines invertierenden Integrierers gemäß einem bevorzugten Ausführungsbeispiel der Erfindung auf Grundlage eines komplementären Paars von Transistoren und Schaltern;
Fig. 5a und 5b veranschaulichen die Funktion einer in Fig. 4 dargestellten Schaltung, wobei Fig. 5 die Änderung der Signalspannung sowie Spannungen zeigt, die über den Abtastkondensator in verschiedenen Betriebsstadien der Integrierschaltung wirken. Fig. 5b zeigt die Änderung der am Integrierkondensator wirkenden Spannung;
Fig. 6 zeigt ein vereinfachtes Schaltbild eines invertierenden Integrierers, wie in Fig. 4 dargestellt, wobei für die integrierende Zelle ein idealer CMOS-Schalter verwendet ist; und
Fig. 7 zeigt schematisch das prinzipielle Design des idealen Schalters von Fig. 6, wenn er in Form eines EPROM-Transistors realisiert ist.
Fig. 2 zeigt verschiedene Stadien eines Beispiels des erfindungsgemäßen Verfahrens unter Zuhilfenahme vereinfachter Prinzipschaltbilder. In Fig. 2a wird ein Abtastwert (entweder positiv oder negativ) aus einem Eingangssignal Us in einen Abtastkondensator Ci eingespeichert. Die Abtastladung ist Qi = Us · Ci. Der Einfachheit halber ist angenommen, dass die Abtastladung positiv ist, was durch das Zeichen + eines der Kondensatoranschlüsse gekennzeichnet ist. Der andere Anschluss ist in diesem Stadium geerdet.
Während des zweiten Stadiums wird, wie es in Fig. 2b dargestellt ist, die positive Ladung des Abtastkondensators Ci dadurch in einen Integrierkondensator Co entladen, dass der negative Anschluss des Abtastkondensators (im vorliegenden Fall) mit der positiven Versorgungsspannung +V verbunden wird und der andere (positive) Anschluss durch Schließen eines Schalters s1 mit dem Integrierkondensator Co verbunden wird. Ein Detektor S ist über Ci angeschlossen, und er hält den Schalter s1 geschlossen, bis die Spannung an Ci auf null abgefallen ist, wodurch der Detektor 5 den Schalter s1 öffnet. So wird die Ladung im Abtastkondensator Ci in den Integrierkondensator Co übertragen. Wenn die Abtastladung negativ wäre, würde in diesem Stadium nichts geschehen. Das dritte Stadium, wie es in Fig. 2c dargestellt ist, wird dadurch hergeleitet, dass der Abtastkondensator Ci mit der negativen Versorgungsspannung -V verbunden wird, um die negative Abtastladung zu entladen; wenn die Ladung positiv wäre, würde in diesem Stadium nichts geschehen.
Das zweite Stadium (2b) und das dritte Stadium (2c) des in Fig. 2 dargestellten Verfahrens werden durch den Detektor S gesteuert, der gewährleistet, dass der Abtastkondensator Ci bis auf eine bestimmte Grenze entladen wird.
Das Verfahren kann so geändert werden, dass der Detektor S das Ladungsvorzeichen, d. h. die Polarität (z. B. positiv oder negativ) bereits im ersten Stadium anzeigt. Hierbei werden das zweite und dritte Stadium kombiniert, was bedeutet, dass nur eines der Stadien ausgeführt wird, das durch das Vorzeichen der Abtastladung wiedergegeben ist.
Der Detektor S könnte ein Vergleichselement wie ein Operationsverstärker oder ein Komparator sein. Wenn das Verfahren auf die obige Weise realisiert ist, würde es kein wesentliches besseres Ergebnis als das in Fig. 1b dargestellte bekannte Verfahren liefern, da das Verstärkerrauschen z. B. bei sehr niedrigen Signalen das Signal überdecken würde. Statt dessen liegt ein Vorteil der Schaltung dieses Ausführungsbeispiels darin, dass das aktive Element nur durch die Eingangskapazitäten der Schalter, nicht durch den viel größeren Integrierkondensator Co, geladen wird. Bei der Schaltung und beim Verfahren gemäß der Erfindung besteht der größte Vorteil darin, dass in den in Fig. 2 dargestellten Stadien die Versorgungsspannung nur durch den Detektor S und die Schalter s1, s2 geladen wird, wobei selbst diese in vorteilhafter Weise z. B. unter Verwendung eines einzelnen CMOS- oder bipolaren Transistor realisierbar sind, wie dies unten beschrieben ist.
Fig. 3 zeigt die Funktion verschiedener Schritte der Erfindung unter Zuhilfenahme vereinfachter Schaltbilder mit verschiedenen Transistoren für verschiedene Schritte für einfaches Verständnis der verschiedenen Schritte, die in den später beschriebenen Fig. 4 und 6 durch einen einzelnen Transistor ausgeführt werden. In Fig. 3 sind Schaltelemente s1-s42 sowie bipolare Transistoren T1-T4 auf Grundlage der BiCMOS-Technik verwendet. Fig. 3 veranschaulicht den Betrieb der Integrierschaltung in verschiedenen Stadien des Verfahrens. Alle wesentliche Komponenten sind in Fig. 3 dargestellt, jedoch zeigen die Fig. 3a, 3b, 3d, 3e nur diejenigen Komponenten, die für jedes Stadium wesentlich sind. Die in der Schaltung enthaltenen Schaltelemente und Schaltungsdesigns gesteuert, die dem Fachmann vertraut sind, so dass dieses Steuerungsglieder der Deutlichkeit halber weggelassen sind. Die Schaltelemente können auch unter Verwendung von dem Fachmann bekannten Bauteilen realisiert werden, z. B. durch mechanische Kontakte oder Halbleiterschalter. Die Vorzeichen (Polarität, z. B. positiv oder negativ) der Signale und Spannungen sind relativ zum Erdpotential (Masse) angegeben.
Die Funktion wird unten auf prinzipiellem Niveau mittels sechs verschiedener Betriebsstadien beschrieben. Das Erdpotential (Masse) ist als null Volt angenommen, und die Versorgungsspannungspolaritäten (positiv Vd sowie negativ Vs) beziehen sich auf das Erdpotential (Masse).
Während eines Stadiums 1 (Fig. 3a) wird Ci durch Schließen der Schalter s10 und s12 auf die Spannung Vd (positive Versorgungsspannung) bezüglich des Erdpotentials (Masse) geladen. Der Rest der Schalter ist nun offen. Danach wird in einem Stadium 2 (Fig. 3a) die Ladung Uci(2) = Us(2) + Ube1 in den Abtastkondensator Ci geladen, wobei Us die Signalspannung und Ube1 die Basis-Emitter-Spannung des Transistors T1 zum Zeitpunkt ist, zu dem der Energieverbrauch durch den Transistor T1 während des Stadiums 1 endet. Die auf die Spannung Uci am Kondensator Ci folgende Markierung "(2)" bezieht sich auf das Stadium 2, und das Pluszeichen in der Zeichnung bezieht sich auf den positiven Pol des Kondensators in jedem Stadium. Klammernangaben für andere Stadien sind unten verwendet. Im Stadium 2 ist der Kollektor des Transistors T1 mit der negativen Versorgungsspannung Vs verbunden, und die Schalter s11 und s12 sind geschlossen.
Während des Stadiums 2 ist angenommen, dass Us ≥ 0 gilt, wodurch Uci ≥ Ube1 gilt.
Während eines Stadiums 3 (Fig. 3b) wird die Ladung des Abtastkondensators Ci durch Schließen des Schalters s21, um den anderen Anschluss des Abtastkondensators Ci über den Transistor T2 mit der positiven Versorgungsspannung Vd zu verbinden, in den Integrierkondensator Co entladen. Die Basis des Transistors T2 wird über den Abtastkondensator Ci angeschlossen, wodurch der Stromfluss oder die Ladungsübertragung endet, wenn die Spannung an Ci den Wert Uci(2) = Ube2 hat, wobei Ube2 die Basis-Emitter-Spannung des Transistors T2 ist. Im Stadium 3 sind die Schalter S21 und S22 geschlossen. Eine Zusatzladung dQ, wie sie im Stadium 3 an den Integrierkondensator übertragen wird, ist daher (unter der Annahme, dass der Basisstrom des Transistors T2 in diesem Stadium im wesentlichen null ist):
dQ(3) = Ci·(Us(2) + Ube1 - Ube2)
Wenn die Basis-Emitter-Spannungen Ube1 und Ube2 der Transistoren T1 und T2 gleich sind, integriert die Schaltung die durch die Eingangsspannung Us erzeugte Ladung dQ(2) = Ci · US(2) in der Kapazität Co. Die Stadien 2 und 3, die im Betrieb dem in Bezug auf Fig. 2 beschriebenen ersten und zweiten Stadium entsprechen, erfordern es, dass die Signalspannung Us positiv ist, und zwar wegen der Polarität der Transistoren T1 und T2. Wenn Us während des Stadiums 2 negativ ist, verbleibt die Spannung an Ci während des Stadiums 2 unter Ube1, und sie bleibt im Stadium 3 unter Ube2, was bewirkt, dass der Transistor T2 im Stadium 3 nichtleitend bleibt. Daher wird während der Stadien 1 bis 3 keine Ladung an den Integrierkondensator Co übertragen, wenn Us negativ ist. Die Spannung am Integrierkondensator Co während der Stadien 1 bis 3 ist in Fig. 3c dargestellt.
Die negative Signalspannung Us wird in den Stadien 4, 5 und 6 verarbeitet, wobei diese dem ersten und dritten Stadium entsprechen, wie sie in Bezug auf Fig. 2 erörtert sind. Während des in Fig. 3d dargestellten Stadiums 4 wird der Abtastkondensator Ci auf die Spannung Vs (die negative Versorgungsspannung) geladen. Während des Stadiums 5 sind die Schalter S31 und S32 geschlossen, so dass die in den Abtastkondensator Ci geladene Spannung den Wert Uci(3) = Us - Ube3 hat, wobei Ube2 die Basis-Emitter-Spannung des Transistors T3 ist. In einem Stadium 6 (Fig. 3e) wird die Ladung des Abtastkondensators Ci in den Integrierkondensator Co entladen, wobei Schalter s41 und s42 geschlossen sind, so dass der Transistor T4 mit der negativen Versorgungsspannung Vs verbunden ist. Nach Abschluss des Entladevorgangs verbleibt die Basis-Emitter-Spannung Ube4 im Kondensator Ci, weswegen die in den Integrierkondensator Co übertragene Ladung die folgende ist:
dQ(6) Ci·(Us(5) - Ube3 + Ube4)
Wenn die Basis-Emitter-Spannungen Ube3 und Ube4 der Transistoren T3 und T4 gleich sind, integriert die Schaltung die Eingangsspannung Us in den Kondensator Co. Die in Fig. 3 dargestellte Integrierschaltung ist dahingehend bevorzugt, dass sie Strom nur dann verbraucht, wenn Abtastladungen während der Stadien 1 bis 6 eingespeichert und entladen werden. Zwischen den Stadien können Pausen existieren, in den die Schaltung keinerlei Strom verbraucht. Bei der Realisierung einer Schaltung ähnlich der in Fig. 3 dargestellten ist darauf geachtet, dass die Basis-Emitter-Spannungen der Transistorpaare T1/T2 und T3/T4 mit gleicher Größe ausgewählt werden. Auf ähnliche Weise müssen die Schaltungen so dimensioniert werden, dass die Basisströme der Transistoren T2 und T4 in steuerbarer Weise für das Laden und Entladen des Abtastkondensators Ci sorgen. Dieser Faktor wurde getestet, und es zeigte sich, dass er einen Verkleinerungseffekt auf den Integrationskoeffizienten ausübt (Größenordnung unter 1%). Der Ladevorgang des Integrierkondensators Co wird durch diese Basisströme nicht beeinflusst.
Es ist nützlich, den Effekt des Gleichgewichts der Basis-Emitter-Spannungen in einer solchen Situation zu untersuchen, in der für das Eingangssignal US = 0 gilt, wie in Fig. 3 dargestellt. In diesem Fall wird während der Stadien 2 und 3 die Ladung
dQp = Ci·(Ube1 - Ube2), wenn Ube1 > Ube2 ist
= 0, wenn Ube1 ≤ Ube2 ist
am Integrierkondensator Co hinzugefügt, und während der Stadien 3 und 4 wird die Ladung
dQn = -Ci·(Ube3 - Ube4), wenn Ube3 > Ube4 ist
= 0, wenn Ube3 ≤ Ube4 ist
an Co hinzugefügt.
Wie es in Fig. 3c dargestellt ist, ist die Basis-Emitter-Spannung Ube1 im direkten Integrierer ungefähr gleich Ube4, und Ube2 ist ungefähr gleich Ube3; demgemäß wird von den oben angegebenen Ladungsdifferenzen dQn, dQp nur eine gemeinsam mit dem Signalwert am Integrierkondensator Co integriert. Daher kann im Integrierer eine asymmetrische Nichtlinearität auftreten, wenn die Basis-Emitter-Spannungen in den Paaren voneinander verschieden sind.
Aus der in Fig. 3 dargestellten Schaltung kann ein invertierter Integrierer dadurch erhalten werden, dass die Reihenfolge umgekehrt wird, in der die Stadien 3 (Fig. 3b) und 6 (Fig. 3e) ausgeführt werden. Hierbei gelten Ube1 = Ube2 sowie Ube3 = Ube4, wenn im invertierten Integrierer keine Nichtlinearität, wie oben angegeben, auftritt. Der direkte Integrierer ist ganz in Fig. 4 angegeben, jedoch sind die Transistoren T1 und T3, und die Transistoren T2 und T4, unter Verwendung von Schaltern zu Transistoren T5 und T6 kombiniert. Die dem Eingangssignal Us zu entnehmenden Abtastwerte werden in verschiedenen Stadien über den Transistor T5 oder T6 in den Abtastkondensator Ci geleitet. Dann werden sie über denselben Transistor T5 bzw. T6 in den Integrierkondensator Co entladen.
Um den Betrieb der in Fig. 4 dargestellten Integrierschaltung vollständig zu verstehen, ist in der untenstehenden Tabelle der Betrieb der Schalter in den Stadien 1 bis 6 dargestellt, wie er durch die vorausgewählte Betriebsfrequenz einer Taktsignalschaltung (nicht dargestellt) gesteuert wird. Der Zustand der Schalter während jedes Stadiums ist in der untenstehenden Ta belle dargestellt. Das Zeichen "x" kennzeichnet einen geschlossenen Schalter, während eine Leerstelle einen offenen Schalter kennzeichnet. Stadien
Im Stadium 2a wird ein Abtastwert des Eingangssignals Us über den Schalter s54, den Transistor T5 und den Schalter s53 in den Abtastkondensator Ci eingelesen. Ein Anschluss des Abtastkondensators Ci ist über den Schalter s51 geerdet. Im Stadium 3 sind Kondensatoren über den Schalter s56 miteinander verbunden, so dass der Abtastwert in den Integrierkondensator Co entladen wird. Der Transistor T6 ist mit der positiven Versorgungsspannung Vd verbunden, und der andere Anschluss des Abtastkondensators Ci ist über den Schalter s63 mit T6 verbunden. Der Entladevorgang wird fortgesetzt, bis die Spannung des Kondensators Ci die Basis-Emitter-Spannung des Transistors T6 erreicht hat, da die Basis des Transistors T6 nun über den Schalter s65 mit einem Punkt zwischen den Kondensatoren Ci und Co verbunden ist. Im Stadium 4 wird der Abtastkondensator Ci vorab auf die negative Versorgungsspannung Vs geladen. In den Stadien 5 und 6 wird der Abtastwert gelesen und auf die obige Weise entladen, nun jedoch über den Transistor T6. Im Stadium 1 wird der Kondensator Ci erneut auf die positive Versorgungsspannung geladen, wodurch wieder ein neuer Zyklus beginnt.
Die Funktion der Schaltung gemäß Fig. 4 ist auch in den Fig. 5a und 5b veranschaulicht, in denen, als Funktion der Zeit t, die Zusammenhänge zwischen dem Eingangssignal Us, der am Abtastkondensator Ci wirkenden Spannung Uci und der am Integrierkondensator wirkenden Spannung Uco in einem Zeitintervall dargestellt sind. Auf der Zeitachse ist zwischen den Fig. 5a und 5b die Reihenfolge der Stadien 1-6 eingetragen. Fig. 5 soll das Betriebsprinzip der Erfindung veranschaulichen, weswegen die Spannungsbilder nicht genau maßstäblich sind. Es ist erkennbar, dass die Ausgangsspannung Uco (Fig. 5b) integrierende dem Eingangssignal Us folgt.
Da in der Schaltung von Fig. 4 jeder Schalter s nur eine positive oder negative Spannung aufweist, können die Schalter auf bekannte Weise unter Verwendung nur eines Transistors für jeden Schalter realisiert werden, so dass die Schaltung von Fig. 4 einfacher als die in Fig. 1b dargestellte Schaltung ist.
Außer der in Fig. 3 dargestellten Schaltung wird ein einfacher Vollwellen- Gleichrichter erhalten, so dass an Stelle des Stadiums 6 (Fig. 3e) das Stadium 3 ausgeführt wird und der Integrierkondensator Co vor jedem Integrierschritt auf null gesetzt wird, solange nicht die Integration der gleichgerichteten Spannung erwünscht ist. Eine Umkehrung der Stadien kann ebenfalls ausgeführt werden, und zwar durch Ausführen der Schritte in umgekehrter Reihenfolge, d. h., dass das Stadium 6 an Stelle des Stadiums 3 ausgeführt wird. Die Schaltung kann auch leicht in einen Verstärker umgewandelt werden. Eine bevorzugte Schaltung ist ein invertierender Verstärker, der frei von nichtidealen Merkmalen ist.
In der Schaltung kann der Energieverbrauch, falls erforderlich, weiter verringert werden, z. B. dadurch, dass die passiven Taktsignalstadien entsprechend dem Signalvorzeichen (z. B. positive oder negative Polarität) nicht ausgeführt werden und die Abtastkapazität Ci nicht vorab geladen wird.
Da in der Schaltung die Fig. 4 die Lade- und Entladestadien im selben Transistor T5 bzw. T6 realisiert sind, steht kein nichtideales Potential, wie in Fig. 3 beobachtet, in Zusammenhang mit einem einzelnen Abtastwert. Jedoch ist beim Herstellen der Schaltung dahingehend besondere Sorgfalt zu wahren, dass die Basis-Emitter-Spannungen der pnp/npn-Transistoren T5, T6 gleich sind, da andernfalls in der Nähe der Nulldurchgänge des Signals, d. h. bei einer Wiederholung der Spannungsdifferenz in nur einer Richtung, eine Unsicherheit entstehen könnte. Die Schaltung von Fig. 4 genügt dem am Anfang angegebenen Wunsch, so dass zwischen Speicher- und Entladeperioden keinerlei Strom verbraucht wird.
Die in Fig. 4 dargestellte Schaltung kann ferner mittels eines invertieren den Integrierers verbessert werden, bei dem durch die Differenz der Schwellenspannungen der npn- und pnp-FET-Transistoren hervorgerufenes nichtideales Verhalten dadurch beseitigt ist, dass die Schwellenspannungen der Transistoren gleichgemacht sind. Wenn die Schwellenspannung darüber hinaus null ist, kann die vollständig gesonderte Verarbeitung negativer und positiver Signalabtastwerte vermieden werden.
Der in Fig. 6 dargestellte invertierende Integrierer beruht auf einem CMOS- Transistor. Ein Abtastwert aus dem Eingangssignal Us wird mit Hilfe eines Transistors T8 und Schaltern s81 bis s88 in den Abtastkondensator Ci eingelesen. Der Abtastwert wird dann in den Integrierkondensator Co eingegeben, dessen einer Anschluss fest mit demjenigen Ausgang verbunden ist, an dem das invertierte, integrierte Ausgangssignal Uo erhalten wird. Der andere Anschluss S (Fig. 7) des Transistors T8 ist mit der positiven Versorgungsspannung Vd verbunden. In der Schalttabelle, die die Funktion der in Fig. 6 dargestellten Schaltung beschreibt, kennzeichnet x in jedem Stadium 1 bis 4 einen geschlossenen Schalter. In nicht markierten Stadien ist der Schalter offen: Stadien
Die Funktion der in Fig. 6 dargestellten Schaltung unterscheidet sich von der der in Fig. 5 dargestellten Schaltung dahingehend, dass im selben Abtaststadium sowohl ein positiver als auch ein negativer Abtastwert verarbeitet werden. Das Stadium 1 speichert Abtastwerte in den Kondensator Ci ein, die Stadien 2 und 3 entladen die Abtastwerte abhängig vom Anschluss des Abtastwerts in den Kondensator Co, und das Stadium 4 lädt das potentialungebundene Gate G1 des Transistors T8 (Fig. 7). Für das Ladestadium (Stadium 4) ist das potentialungebundene Gate Gl des Transistors T8 so ausgebildet, dass es eine vorbestimmte Ladung trägt, die, im in Fig. 6 dargestellten Fall, vom Massepotential zum Gate G (Fig. 7) gebracht wird.
Der in Fig. 6 dargestellte Transistor T8 ist mit einer Struktur versehen, die nicht ganz die normale ist und die durch die Darstellung in Fig. 7 kurz beschrieben wird. Der Zweck der Figur besteht lediglich darin, die prinzipielle Struktur durch ein stark vergrößertes Querschnittsdiagramm zu veranschaulichen; daher ist die Figur nicht maßstabsgetreu. Der Transistor wird unter Verwendung des in der Technik bekannten EPROM-Prozesses hergestellt. Der in Fig. 7 dargestellte CMOS-Transistor ist mit den folgenden Anschlüssen versehen: Source S. Drain D und Gate G. Zwischen dem Gate G und der Basis SUB liegt in isolierter Weise das potentialungebundene Gate G1. Für das in Fig. 6 dargestellte Ladestadium 4 ist das potentialungebundene Gate G1 so ausgebildet, dass es eine vorbestimmte Ladung trägt. Auf Grund dieses potentialungebundenen Gates werden in der Integrierschaltung Asymmetrien vermieden, wie sie möglicherweise durch herkömmliche bipolare und FET-Transistoren hervorgerufen werden. Der Fachmann versteht unter Zuhilfenahme der Figur den Rest der prinzipiellen Struktur des Transistors und der anderen Merkmale der Funktion desselben. Der Transistor gemäß Fig. 7 kann auch in Integrierschaltungen ähnlich denen, wie sie in den Fig. 2, 3 und 4 dargestellt sind, vermieden werden, wodurch sich ihre Potentialasymmetrien jeweils ändern. Die in Fig. 6 dargestellte Schaltung wird jedoch als vorteilhafte angesehen, da die Anzahl der Schaltelemente kleiner als in den Schaltungen 2, 3 und 4 ist.
Unter Zuhilfenahme der offenbarten Schaltungen können Filter, Gleichrichter, Modulationsdetektoren und andere Signalverarbeitungsschaltungen realisiert werden. Die Funktion der Schaltungen erfordert gleiche Größe der Basis-Emitter-Spannungen der pnp- und npn-Transistoren, was insbesondere dann erzielt werden kann, wenn die Schaltung als integrierte Schaltung realisiert ist.
Ein großer Vorteil der Integrierschaltungen der bevorzugten Ausführungsbeispiele besteht darin, dass sie keinerlei statischen Strom verbrauchen. Außerdem weisen die Schaltungen nur kleine Störsignalpegel und einen großen dynamischen Bereich auf. Eine erfindungsgemäße Schaltung unter Verwendung einer Integrierschaltung erfordert nur den halben Raum, den bekannte Designs erfordern. Diese Vorteile machen die Erfindung für kleine tragbare Geräte, wie Datenerfassungs- und Datenfilterschaltungen in Funkpagern, Sprachverarbeitungsschaltungen oder Modemschaltungen von Funktelefonen und bei anderen Anwendungen mit Mikroleistung ideal.
Die Leistung P einer erfindungsgemäßen Schaltung wird näherungsweise unter Verwendung der Formel P = U² · Ctot · fs erhalten, wobei U die Versorgungsspannung von 5 V ist, Ctot die Gesamtkapazität von 50 pF des Kondensators (Ci) für Anschluss in einem Zehnpolfilter ist, und fs die Schaltfrequenz von 100 kHz ist. Hierbei beträgt die Leistung P = 125 uW, so dass sie in der Größenordnung von 10 uW pro Pol liegt, was sehr klein angesehen werden kann.
Die oben beschriebenen Ausführungsbeispiele sollen die Erfindung veranschaulichen. Der Schutzumfang ist durch die folgenden Ansprüche bestimmt.

Claims

1. Verfahren zum Erzeugen entweder eines invertierten oder eines unmittelbaren zeitlichen Integrals einer Signalspannung, mit den folgenden Schritten:

a. selektives Verbinden einer Abtastkapazität (Ci) mit der Signalspannung (Us);

c. Einspeichern von die Signalspannung repräsentierenden Ladungsabtastwerten in die Abtastkapazität (Ci), während diese angeschlossen ist;

d. Schalten von Schaltelementen mit vorbestimmten Intervallen, um die Abtastkapazität (Ci) wahlweise mit einer Integrierkapazität (Co) zu verbinden;

e. Entladen der Ladungsabtastwerte aus der Abtastkapazität (Ci) in die angeschlossene Integrierkapazität (Co), während diese angeschlossen ist;

f. Isolieren der Integrierkapazität (Co) nachdem die Abtastladung vollständig entladen wurde;

gekennzeichnet durch

g. Auswählen des Schaltzeitpunkts der Schaltelemente in solcher Weise, dass Strom nur dann in der Schaltung fließt, wenn einer der Schritte des Speicherns und Entladens ausgeführt wird; und

h. Steuern des Einspeicherns und Entladens der Ladungsabtastwerte mittels einer aktiven Komponente (T5-T6, T8) in solcher Weise, dass dann, wenn die Ladungsübertragung ausgeführt wird, der Strom vollständig abgeschaltet ist, wobei dieser Steuerungsschritt folgendes umfasst:

- Einspeichern von die Signalspannung repräsentierenden Ladungsabtastwerten über die aktive Komponente in die Abtastkapazität (Ci);

- Steuern des Entladens der Ladungsabtastwerte aus der Abtastkapazität (Ci) in die Integrierkapazität (Co); und

- den Schritt des Verbindens der aktiven Komponente mit entweder einer positiven Spannungsversorgung (+V, Vd) oder einer negativen Spannungsversorgung (-V, Vs) oder Masse.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass es vor dem Schritt c ferner den folgenden Schritt aufweist:

b. Vorab-Laden der Abtastkapazität (Ci) durch selektives Verbinden dieser Abtastkapazität (Ci) mit entweder einer positiven (+V, Vd) oder einer negativen (-V, Vs) Versorgungsspannung.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Entladen der Ladungsabtastwerte im Schritt e in zwei Stadien erfolgt:

1. einem ersten Stadium, in dem die Abtastladung nur dann zur Integrierkapazität (Co) geleitet wird, wenn die Abtastladung eine erste vorbestimmte Polarität aufweist; und

2. einem zweiten Stadium, in dem die Abtastladung nur dann zur Integrierkapazität (Co) geleitet wird, wenn die Abtastladung eine zweite, entgegengesetzte, vorbestimmte Polarität aufweist.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass es ferner den Schritt des Identifizierens der Polarität der Ladung der Abtastkapazität vor dem Entladeschritt umfasst.

5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass der Entladeschritt e ferner das Ausführen nur des ersten Stadiums der zwei Stadien umfasst, wenn die Abtastladung die erste vorbestimmte Polarität aufweist, und nur das zweite Stadium, wenn die Abtastladung die zweite, entgegengesetzte, vorbestimmte Polarität aufweist.

6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Entladeschritt e für Abtastladungen mit entweder einer ersten oder einer zweiten vorbestimmten Polarität erfolgt, wodurch im Ergebnis im Schritt g die Signalspannung (Us) gleichgerichtet wird.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass es ferner den Schritt des Integrierens der gleichgerichteten Signalspannungen umfasst.

8. Integrierschaltung zum Erzeugen entweder eines invertierten oder eines unmittelbaren zeitlichen Integrals einer Signalspannung (Us), mit:

a. einem Eingang für eine Signalspannung (Us);

b. einer Abtastkapazität (Ci);

c. einer Integrierkapazität (Co) und

d. einer ersten Schalteinrichtung, die gemäß einer Funktionsverbindung zwischen den Eingang für die Signalspannung (Us) und die Abtastkapazität (Ci) geschaltet ist, um selektiv die Signalspannung (Us) mit der Abtastkapazität (Ci) zu verbinden, um Ladungsabtastwerte der Signalspannung zu erfassen und um die Ladungsabtastwerte in die Abtastkapazität (Ci) einzuspeichern;

e. einer zweiten Schalteinrichtung, die gemäß einer Funktionsverbindung zwischen die Abtastkapazität (Ci) und die Integrierkapazität (Co) geschal tet ist, um die Abtastkapazität (Ci) selektiv mit der Integrierkapazität (Co) zu verbinden, um die Ladungsabtastwerte von der Abtastkapazität (Ci) in die angeschlossene Integrierkapazität (Co) zu entladen, während der Anschluss besteht und um die Integrierkapazität (Co) zu isolieren, nachdem die Abtastladung vollständig entladen wurde;

gekennzeichnet durch

f. eine Einrichtung zur zeitlichen Steuerung der ersten und zweiten Schalteinrichtung in solcher Weise, dass Strom nur dann in der Schaltung fließt, wenn einer der Schritte des Einspeicherns und Entladens ausgeführt wird;

g. eine aktive Komponente (T5-T6, T8) zum Steuern des Einspeichern der Ladungsabtastwerte in die Abtastkapazität (Ci) und des Entladens der Ladungsabtastwerte aus der Abtastkapazität (Ci) in die Integrierkapazität (Co), so dass dann, wenn die Ladungsübertragung ausgeführt wird, der Strom vollständig unterbrochen ist, wobei diese aktive Komponente in funktioneller Verbindung zwischen den Eingang der Signalspannung (Us) und die Abtastkapazität (Ci) geschaltet ist, um die Ladungsabtastwerte über die aktive Komponente in die Abtastkapazität (Ci) einzuspeichern; und

h. eine Einrichtung zum Verbinden der aktiven Komponente (T5-T6, T8) mit entweder einer positiven Spannungsversorgung (+V, Vd) oder einer negativen Spannungsversorgung (-V, Vd) oder Masse.

9. Schaltung nach Anspruch 8, dadurch gekennzeichnet, dass sie ferner eine dritte Schalteinrichtung aufweist, die in funktioneller Verbindung zwischen die Abtastkapazität (Ci) und eine positive (+V, Vd) oder eine negative (-V, Vd) Versorgungsspannung geschaltet ist, um die Abtastkapazität (Ci) entweder mit der positiven (+V, Vd) oder der negativen (-V, Vd) Versorgungsspannung zu verbinden, um dadurch die Abtastkapazität (Ci) vorab zu laden.

10. Schaltung nach Anspruch 8, dadurch gekennzeichnet, dass die aktive Komponente ein Transistor (T5, T6 oder T9) ist.