DE68906601T2 - Symmetrischer integrierter Verstärker mit gesteuerter Offset-Gleichspannung. - Google Patents

Description

Hintergrund der Erfindung 1. Gebiet der Erfindung
• Die Erfindung betrifft einen symmetrischen integrierten Verstärker mit gesteuerter Offset-Gleichspannung und insbesondere einen solchen Verstärker, der unempfindlich gegen Änderungen der Versorgungsspannung oder der Transistor- Schwellenwertspannung ist.
2. Stand der Technik
• Im Augenblick in der Entwicklung befindliche optische Kommunikationsanlagen beginnen opto-elektronische integrierte Schaltungen (OEIC) als voll integrierte Lichtwellensender, Wiederholverstärker, Empfänger usw. zu verwenden. Ein deutlicher Vorteil solcher OEIC's ist ihre geringe Größe mit Bezug auf die umfangreichen Geräte, die jetzt in Benutzung sind. Ein im Stand der Technik angesprochenes Problem ist die Bereitsstellung eines Substratmaterials und entsprechender Herstellungsverfahren, die sowohl mit den optischen als auch den elektronischen Bauteilen kompatibel sind. Die meisten heute benutzten elektronischen integrierten Schaltungen werden auf einem Silicium-Substrat aufgebaut, wobei Silicium kein bevorzugtes Substratmaterial für Lichtwellen-Bauteile einschließlich von Lasern, LED's oder Fotodioden ist. Im Gegensatz dazu ist das bei der Herstellung von Lichtwellen-Bauteilen verwendete GaAs-Substratmaterial nur für Kommunikationen bei kurzen Wellenlängen (0,8-0,9 um) brauchbar, während Systeme für große Entfernungen und/oder hohe Bitraten Wellenlängen oberhalb des Bereiches von GaAs ( 1,3-1,5 um) erforderlich machen. Ein brauchbarer Kompromiß hat sich herausgestellt, wenn OEICs auf Indiumphosphid-(InP)-Substraten mit gitterangepaßtem GaInAsP-Material auf dem InP-Substrat aufgewachsen für die Herstellung von Lichtwellen-Bauteilen gebildet werden. Für eine große Vielzahl von OEICs ist irgendeine Art elektronischer Verstärker erforderlich. Im Gegensatz zu Silicium und GaAs gibt es jedoch für InP keine gut eingeführte Feldeffekt-(FET)-Technologie. Aufgrund der Gate- Halbleiterzwischenschichtprobleme erscheinen Metall-Isolator- Halbleiter-(MIS) und Metall-Halbleiter-(MES)FETs in der Praxis mit InP nicht verwirklichbar zu sein.
• Ein kürzlicher Versuch zur Herstellung eines integrierten Fotoempfängers auf einem InP-Substrat ist in dem Aufsatz "InGaAs Monolithic Photoreceiver Integrated PIN/JFET With Diffused Junctions and a Resistor" von J.C. Renaud, erschienen als Papier WF3 in "Optical Fiber Communication Technical Digest", 1988, beschrieben. Im einzelnen beschreibt Renaud die Herstellung einer PIN/JFET-Struktur auf der Grundlage einer Drei-Schicht- InGaAs-Struktur, die auf einem halb isolierenden InP-Substrat aufgewachsen ist. Ein Problem verbleibt bei der JFET-Struktur dieser speziellen Anordnung dahingehend, daß die Offset- Gleichspannung des JFET als Funktion von Änderungen der Stromversorgung schwanken kann. Darüber hinaus können ähnliche JFETs in getrennten Fotoempfängern stark unterschiedliche Schwellenwertspannungen aufgrund des verhältnismäßig komplizierten JFET-Herstellungsprozesses auf der Grundlage von InP zeigen. Dieses Problem stellt ein bedeutsames Hindernis bei der Herstellung vielstufiger Verstärker dar, da die Ausgangsspannungen der in Reihe geschalteten Stufen unbekannt und daher nicht kontrollierbar sind.
• Ein üblicher bekannter FET-Verstärker wird von D.P. Hornbuckle et al in einem Aufsatz "Monolithic GaAs Direct-Coupled Amplifiers in IEEE Transactions on Electron Devices, Bd. ED-28, Nr.2, 2/81, S. 175-182 beschrieben. Der Verstärker nach Hornbuckle et al enthält einen ersten FET, an den ein Eingangsspannungssignal VIN angelegt wird. Eine aktive Last, bestehend aus einem zweiten FET mit verbundener Gate-Source- Elektrode, ist zwischen die Drain-Elektrode des ersten FET und einen ersten Stromversorgungsanschluß VDD geschaltet. Eine aktive Last wird für besser als eine normale Widerstandslast zwischen der Drain-Elektrode und der Stromversorgung erachtet, da die aktive Last ein verbessertes Großsignalverhalten zeigt. Die bekannte Anordnung verstärkt und invertiert die angelegte Spannung VIN. Der bis hierher beschriebene Teil der Schaltung kann mit einer geeigneten kapazitiven Kupplung unter Bildung eines mehrstufigen Verstärkers kaskadiert werden, wobei die Verstärkung der vielstufigen Anordnung eine multiplikative Erhöhung gegenüber der Verstärkung der einzelnen Stufe ist. Die Bandbreite einer solchen Anordnung wäre jedoch aus zwei Gründen wesentlich verringert: (1) der Kondensator zwischen den Stufen begrenzt das niederfrequente Verhalten und (2) das hochfrequente Ansprechen wird durch die hohe Ausgangsimpedanz der Inverterschaltung beschränkt. Eine kapazitive Kopplung ist erforderlich, um die durch die FETs eingeführte Offset- Gleichspannung des verstärkten Signals zu beseitigen.
• Die kapazitive Belastung wird demgemäß bei dem Verstärker nach Hornbuckle et al dadurch wesentlich verringert, daß die invertierte Spannung VIN , die an der Drain-Elektrode des ersten FET erscheint, an die Gate-Elektrode eines dritten FET angelegt wird, der als Puffer-FET bezeichnet wird, wobei die Drain- Elektrode des Puffer-FET direkt mit VDD verbunden ist. Zwischen die Sourcve-Elektrode des Puffer-FET und den Ausgang des Verstärkers sind zwei Pegelschiebedioden geschaltet, wobei jede Diode einen Spannungsabfall von etwa 1V zu der invertierten VIN beiträgt, die an dem FET erscheint. um die Herstllung dieses Verstärkers weiter zu vereinfachen, können die Dioden als FETs ausgebildet sein, deren Source- und Drain-Elektroden miteinander verbunden sind. Demgemäß führt für einen Gleichspannungspegel von +2V an der Gate-Elektrode des Puffer-FET ein Spannungsabfall von -2V durch die Dioden zu einer Offset-Gleichspannung von 0V am Ausgang des Verstärkers, wobei diese Offset-Gleichspannung von 0V eine direkte Verbindung des Eingangs einer weiteren Verstärkerstufe an den Ausgang der ersten Verstärkerstufe erlaubt. Diese Anordnung beseitigt daher die Notwendigkeit einer kapazitiven Kopplung zwischen den Stufen und verringert die Ausgangsimpedanz des Verstärkers (weil der Puffer-FET ein Source-Folger ist), wodurch die Bandbreite der vielstufigen Anordnung im Vergleich zu einer Anordnung erhöht ist, die eine kapazitive Kopplung benötigt. Es sei darauf hingewiesen, daß die Anzahl der in einer solchen Anordnung verwendeten Dioden so gewählt wird, daß sich der gewünschte Gleichspannungsabfall zwischen dem Puffer-FET und dem Ausgang ergibt. Unter bestimmten Umständen kann es beispielsweise wünschenswert sein, eine negative Gleichvorspannung für ein Ausgangssignal bereitzustellen. In diesem Fall kann eine größere Anzahl von Dioden in Reihe geschaltet werden. Ein Problem mit dem Verstärker nach Hornbuckle et al besteht darin, daß die Offset- Gleichspannung aufgrund von Änderungen der Versorgungsspannung schwankt. Beispielsweise ändert sich für VIN=OV (typischer Fall, in welchem dem Eingangssignal keine Gleichvorspannung zugeordnet ist) die Offset-Gleichspannung (VOUT ) von etwa -1,7V für eine Versorgungsspannung von 5V auf einen Wert von etwa + 0,5V für eine Versorgungsspannung von 9V, also eine Änderung von mehr als 2V für ein Eingangsgleichsignal. Wenn das Eingangssignal keine Gleichvorspannung besitzt, wird die Änderung sogar noch größer und kann weit über 3V für eine Änderung der Versorgungsspannung von 5 auf 9V betragen.
• Gleichzeitig kann eine Offset-Gleichspannung auftreten, wenn individuelle FET-Kennwerte, insbesondere die Schwellenspannung, sich für eine feste Versorgungsspannung ändern. Diese Offset- Gleichspannung kann beseitigt werden, indem man entweder die Versorgungsspannungen (VSS, VDD) getrennt einstellt oder die Vorspannung für die Gate-Elektrode eines Stromquellen-FET einstellt, der wiederum den Vorstrom für die Pegelschiebedioden ändert. Für die meisten Anwendungen, die eine Gleichspannungskopplung erfordern, ist keine dieser Alternativen zweckmäßig.
• Beim Stand der Technik verbleibt daher ein Bedarf nach einem Transistorverstärker, der kompatibel mit den Fortschritten bei OEICs ist und in kaskadierter Form aufgebaut werden kann, ohne die oben beschriebenen Probleme zu zeigen.
Zusammenfassung der Erfindung
• Das sich aus dem Stand der Technik ergebende Problem wird durch die Erfindung angegangen, die sich auf einen symmetrischen integrierten Verstärker mit gesteuerter Offsetspannung bezieht, und im einzelnen auf einen solchen Verstärker, der unempfindlich gegen Änderungen der Stromversorgungsspannungen oder Transistor- Schwellenwertspannungen ist.
• Entsprechend der vorliegenden Erfindung wird eine symmetrische Verstärkeranordnung offenbart, die (im Ruhezustand) einen identischen Spannungabfall zwischen jedem Stromversorgungsanschluß (VDD, VSS) und dme Verstärkerausgang bereitstellt. Dieser Spannungsabfall wird durch eine Anzahl von Transistoren und Dioden geliefert, die zwischen jedem Stromversorgungsanschluß und den Ausgangsknoten eingefügt sind. Die Anzahl von Dioden kann entsprechend der Auslegung gewählt werden, wobei die Dioden durch JFET-Bauteile mit verbundener Gate-Source-Elektrode gebildet werden können.
• Wie oben erwähnt, kann sich die Schwellenspannung von JFET- Bauteilen auf InP-Grundlage um mehrere Volt als Ergebnis von Schwankungen beim Herstellungsprozeß ändern. Demgemäß kann die Offset-Gleichspannung herkömmlicher JFET-Verstärker, die auf der Grundlage von InP gebildet sind, ebenfalls schwanken. Diese Schwankung der Offset-Gleichspannung macht die Herstellung jeder Art von mehrstufigen Verstärkern unmöglich. Ein Vorteil der symmetrischen Anordnung nach der vorliegenden Erfindung besteht daher darin, daß scheinbar keine Offset-Gleichspannung vorhanden ist, wenn der Teil der Schaltung, der zwischen VDD und dem Ausgang liegt, identisch mit demjenigen Teil der Schaltung ist, der zwischen VSS und der gleichen Ausgangsknoten liegt. Demgemäß kann ein mehrstufiger Verstärker bei Verwendung der symmetrischen Anordnung nach der Erfindung einfach dadurch gebildet werden, daß einzelne Verstärkerstufen direkt in Reihe geschaltet werden. Eine direkte Kopplung ist , wie noch erläutert werden soll, vorteilhaft gegenüber einer kapazitiven Kopplung, da sie die Bandbreite des mehrstufigen Verstärkers nicht nachteilig beeinflußt.
• Weitere Vorteile der Erfindung ergeben sich im Verlauf der folgenden Beschreibung unter Bezugnahme auf die Zeichnungen.
Kurze Beschreibung der Zeichnungen
• Es zeigen:
• Fig. 1 ein Beispiel für eine symmetrische JFET-(oder MESFET)-Verstärkeranordnung nach der Erfindung;
• Fig. 2 eine graphische Darstellung der Verstärker- Übertragungskurve und der Verstärkung für die symmetrische Verstärkeranordnung nach Fig. 1;
• Fig. 3 eine graphische Darstellung der Offset-Gleichspannung als Funktion der JFET-Schwellenspannung sowohl für eine Anordnung nach dem Stand der Technik als auch die symmeterische Anordnung nach der Erfindung gemäß Fig. 1;
• Fig. 4 ein Beispiel für einen mehrstufigen symmetrischen Verstärker nach der Erfindung.
Ins einzelne gehende Beschreibung
• Eine symmetrische Verstärkeranordnung nach der Erfindung zeigt Fig. 1. Der symmetrische Verstärker 30 verwendet wie der oben beschriebene Verstärker nach Hornbuckle et al einen FET in Source-Schaltung zur Lieferung der Verstärkung. Im einzelnen ist eine Eingangsspannung VIN an die Gate-Elektrode eines ersten FET 32 angelegt. Ein zweiter FET 34 wird als aktive Last zwischen einem ersten Stromversorgungsanschluß VDD und der Drain- Elektrode des FET 32 benutzt, wobei die Gate-Elektrode des Last- FET 34 mit seiner Source-Elektrode und der Drain-Elektrode des Eingangs-FET 32 verbunden ist. Man beachte, daß alternativ eine übliche Widerstandslast zwischen dem Eingangs-FET 32 und VDD benutzt werden kann. Wie bei der Anordnung nach Hornbuckle et al ist das am Knoten A (Drain-Elektrode des FET 32) erscheinende Signal eine verstärkte und invertierte Version des Eingangssignals VIN . Dieses Signal wird dann als Gate-Signal an einen Puffer FET 36 angelegt, dessen Drain-Elektrode direkt an VDD liegt. Zwischen die Source-Elektrode des Puffer FET 36 und den Ausgang des Verstärkers 30 ist eine Dioden- Pegelschiebeanordnung 38 gelegt. Für die spezielle, in Fig. 1 dargestellte Anordnung besitzt die Pegelschiebeanordnung 38 zwei Dioden 40 und 42. Wie oben erläutert, kann jedoch eine solche Pegelschiebeanordnung eine beliebige Anzahl von Dioden umfassen, die zur Bereitstellung der gewünschten Gleichspannungs- Pegelverschiebung erforderlich sind. Außerdem können, wie oben erläutert, diese Dioden durch FETs mit verbundenen Source-Drain- Elektroden gebildet werden, um den Herstellungsprozeß für den Verstärker zu vereinfachen.
• Entsprechend Fig. 1 weist die Spannung an der Gate-Elektrode des Puffer-FET 36 eine Gleichvorspannung von VA auf. Die Pegelschiebeanordnung 38 liefert eine Spannungsverringerung VD für die Spannung VA , wobei VD = 2xVdiode, Vdiode als der Spannungsabfall über einer Diode als Beispiel definiert ist. Für die meisten Fälle beträgt Vdiode etwa 1,0V. Da die Ausgangsspannung aufgrund der symmetrischen Anordnung 0V ist, beträgt die Gate-Source-Spannung Vgs des FET 36 VA - 2xVdiode. Für JFETs und MESFETs ist es wünschenswert, zu verhindern, daß Vgs positiver als etwa 0,5V wird, um einen größeren Gate- Stromfluß zu vermeiden.
• Entsprechend den Lehren der Erfindung werden die Probleme in Verbindung mit dem Stand der Technik dadurch beseitigt, daß der Verstärker 30 als symmetrischer Verstärker aufgebaut ist. Im einzelnen wird der Eingangszweig des Verstärkers mit dem Eingangs-FET 32 und dem Last-FET 34 durch ein Paar von Widerstandselementen 44 und 46 symmetriert, wobei die Elemente 44 und 46 in Reihe zwischen Erde oder einem gemeinsamen Knoten (bezeichnet als Knoten B) und einen zweitem Stromversorgungsanschluß VSS geschaltet sind. Die speziellen Werte für die Elemente 44 und 46 sind nicht kritisch. Ihre Funktion besteht darin, eine Gate-Vorspannung für einen zusätzlichen FET 48 (der unten beschrieben wird) bereitzustellen, die mit der Gate-Vorspannung des FET 36 übereinstimmt (ein Wert von etwa 10K Ohm ist zweckmäßig). Das bedeutet, daß der Wert des Widerstandselements 44 so gewählt ist, daß er mit der Impedanz des Last-FET 34 übereinstimmt und der Wert des Widerstandselementes 46 ist so gewählt, daß er mit der Impedanz des Eingangs-FET 32 übereinstimmt. Die Widerstandselemente 44, 46 sind in Fig. 1 als übliche Widerstände dargestellt. Stattdessen können jedoch aktive Lastelemente benutzt werden, beispielsweise FETs mit verbundenen Gate- und Source-Elektroden.
• Mit der durch die Elemente 44 und 46 bereitgestellten Symmetrie stimmt der Spannungsabfall zwischen VDD und dem Knoten A (im Betrag) mit dem Spannungsabfall zwischen dem Knoten B und der Gate-Elektrode des FET 48 überein. Die Symmetrie des Verstärkers 30 wird durch Einschalten des FET 48 als Puffer-FET (wie der FET 36) und einer Dioden-Pegelschiebeanordnung 50 zwischen dem Ausgang des Verstärkers 30 (bezeichnet als Knoten C) und dem Stromversorgungsanschluß VSS vervollständigt. Die Symmetrie bleibt aufrechterhalten, solange der Puffer-FET 48 mit dem Puffer-FET 36 und die Diodenanordnung 50 mit der Diodenanordnung 38 übereinstimmt. In diesem Fall stimmt derSpannungsabfall zwischen VDD und dem Knoten C (im Betrag) mit dem Spannungsabfall zwischen VSS und dem Knoten C überein und folgt diesem.
• Fig. 2 zeigt Kurven für die Gleichspannungsübertragung und die Verstärkung der Anordnung gemäß Fig. 1. Man erkennt, daß die Gleichspannungsübertragung für den Verstärker 30 nach der Erfindung wesentlich verbessert gegenüber bekannten Verstärkeranordnungen ist. Im einzelnen bleibt für den Fall VIN=0V (keine Gleichvorspannung des Eingangssignals) die Offset- Gleichspannung bei 0V unabhängig von Änderungen der Versorgungsspannung zwischen 5V und 9V. Man beachte, daß für die symmetrische Verstärkeranordnung nach der Erfindung die verschiedenen Übertragungskurven sich bei VIN=VOUT=0V schneiden, statt bei extremer negativer Offset-Gleichspannung zusammenzulaufen, wie das für bekannte Verstärker typisch ist.
• Ein weiterer Vorteil der symmetrischen Anordnung nach der Erfindung besteht darin, wie oben erläutert, daß sie unempfindlich gegen Änderungen der FET-Schwellenspannung ist. Dieser Vorteil tritt besonders hervor, wenn FETs auf der Grundlage von InP zur Verwendung bei OEICs hergestellt werden, bei denen, wie oben beschrieben, die InP-Herstellungstechnologie heute noch nicht die FET-Erzeugung so genau steuern kann, daß sich identische Schwellenspannungen von Wafer zu Wafer ergeben. Fig. 3 zeigt diesen Vorteil. Es ist ein Graph für die Offset- Gleichspannung als Funktion der FET-Schwellenspannung (für ein gegebenes VSS=VDD) gezeigt. Dieser Graph ist das Ergebnis von Rechnersimulationen eines Verstärkers nach dem Stand der Technik und eines symmetrischen Verstärkers 30 gemäß Fig. 1 unter Verwendung der Werte, die typischen FETs auf der Grundlage von InP zugeordnet sind. Wie Fig. 3 zeigt, steigt die Offset- Ausgangsgleichspannung des Verstärkers 10 nach dem Stand der Technik etwa linear von eine mWert von etwa -0,33V für eine Schwellenspannung Vth von -3,0V auf einen Wert von +0,18V für eine Schwellenspannung Vth von etwa -1,0V an. Im Gegensatz dazu bleibt die Offset-Gleichspannung des symmetrischen veerstärkers 30 unabhängig von dem Wert der Schwellenspannung bei 0V.
• Wie oben beschrieben, besteht ein Vorteil der Verstärkeranordnung nach der Erfindung, daß eine Offset- Gleichspannung aufgrund der symmetrischen Anordnung gewonnen wird. Daher kann ein symmetrischer Verstärker hergestellt werden, der eine Offset-Gleichspannung von 0V zeigt, und zwar unabhängig von Änderungen der Versorgungsspannung oder der Transistor-Schwellenspannung. Mit dieser Möglichkeit zur Bereitstellung einer reproduzierbaren Offset-Gleichspannung von 0V kann ein mehrstufiger symmetrischer Verstärker einfach dadurch gebildet werden, daß eine Anzahl von einstufigen Verstärkern in Reihe geschaltet wird. Ein solcher mehrstufiger symemtrischer Verstärker ist in Fig. 4 gezeigt.
• In Fig. 4 ist ein mehrstufiger symmetrischer Verstärker 50 dargestellt, der eine erste (oder Eingangs-)Stufe 52, eine zweite Stufe 54 und eine dritte (oder Ausgangs-)Stufe 56 enthält. Jede Stufe ist identisch wie der Verstärker 30 gemäß Fig. 1 aufgebaut, wobei lediglich die Größe der verschiedenen, zur Bildung jeder Stufe benutzten FETs geändert werden kann, um unterschiedliche Impedanzpegel für jede Stufe zu schaffen. Im einzelnen enthält die Stufe 52 einen Eingangs-FET 60, an dessen Gate-Elektrode das Eingangsspannungsignal VIN angelegt ist. Ein aktiver Last-FET 62 ist zwischen den Stromversorgungsanschluß VDD und die Drain-Elektrode des FET 60 gelegt. Impedanzanpasselemente 64 und 66 liegen im Eingangszweig der ersten Stufe 52 zwischen der Source-Elektrode des Eingangs-FET 60 und dem zweiten Stromversorgungsanschluß VSS. Wie oben erläutert, sind die Elemente 64 und 66 so bemessen, daß sie eine Gate-Vorspannung für den FET 72 liefern, die im wesentlichen gleich der Vorspannung für den Puffer-FET 68 ist. Bei dieser speziellen Anordnung umfassen die Impedanzanpasselemente 64 und 66 aktive Lastelemente, gebildet durch ein Paar von FETs mit verbundenen Gate- und Source-Elektroden, die in Reihe zwischen die Source-Elektrode des Eingangs-FET 60 und VSS geschaltet sind. Wie in Fig. 1 können Widerstände anstelle der FETs eingesetzt werden.
• Wie bei dem oben beschriebenen Verstärker 30 ist die Drain- Elektrode des Eingangs-FET 60 mit der Gate-Elektrode eines ersten Puffer-fET 60 verbunden, wobei die Drain-Elektrode des ersten Puffer-FET 68 direkt an VDD liegt. Eine erste Dioden- Pegelschiebeanordnung 70 (die gemäß Fig. 4 aus drei FETs mit verbundenen Source-Drain-Elektroden besteht) ist zwischen die Source-Elektrode des ersten Puffer-FET 68 und den Ausgang der ersten Stufe 52 (bezeichnet als C&sub1; in Fig. 4) gelegt. Die Symmetrie der ersten Stufe wird durch einen zweiten Puffer-FET 72 und eine zweite Dioden-Pegelschiebeanordnung 74 bewirkt, die in Reihe zwischen den Ausgangsknoten C&sub1; und VSS geschaltet ist. Zur Aufrechterhaltung der Symmetrie muß der zweite Puffer-FET identisch (in seiner Größe) mit dem Puffer-FET 68 sein. Zusätzlich muß die zweite Dioden-PEgelschiebeanordnung 74 die gleiche Anzahl von FETs mit verbundenen Source-Drain-Elektroden wie die erste Anordnung 70 umfassen.
• Gemäß Fig. 4 ist der Ausgang der ersten Stufe 52 direkt mit dem Eingang der zweiten Stufe 54 verbunden. Das heißt, die Drain-Elektrode des zweiten Puffer-FET 72 ist direkt mit der Gate- Elektrode des Eingangs-FET 76 der zweiten Stufe 54 verbunden. Diese enthält in ihrem Eingangszweig einen aktiven Last-FET 68 und aktive Lastimpedanz-Anpasselemente 80,82 (zur Erläuterung als FETs mit verbundenen Gate-Source-Elektroden dargestellt). Der Ausgangszweig der zweiten Stufe 54 enthält einen ersten Puffer-FET 84, dessen Gate-Elektrode mit der Drain-Elektrode des Eingangs-FET 76 verbunden ist, und eine erste Dioden- Pegelschiebeanordnung 86, die eine Reihenschaltung von 3 FETs mit gekoppelten Source- und Drain-Elektroden umfaßt. Die Symmetrie wird vervollständigt durch einen zweiten Puffer-FET 88 und eine zweite Dioden-Pegelschiebeanordnung 90, die so hergestellt sind, daß sie mit dem ersten Puffer-FET 84 bzw. der ersten Dioden-Pegelschiebeanordnung 86 übereinstimmen. Der Ausgang der zweiten Stufe, bezeichnet mit C&sub2; in Fig. 4, ist direkt mit dem Eingang der dritten Stufe 56, nämlich der Gate- Elektrode des Eingangs-FET 92 verbudnen. Die dritte Stufe 56 umfaßt einen aktiven Last-FET 94, Impedanzanpass-FETs 96,98, einen ersten und einen zweiten Puffer-FET 100,104 und eine erste und eine zweite Dioden-Pegelschiebeanordnung 102,106. Alle diese Bauteile arbeiten wie oben beschrieben. Der Ausgang der dritten Stufe 56 liefert dann das verstärkte Ausgangssignal VOUT des vielstufigen Verstärkers 50, wobei die Höhe der Verstärkung für das Signal VOUT eine Funktion der Verstärkung jeder Stufe ist.
• Es sei darauf hingewiesen, daß zwar die symmetrische Verstärkerkonstruktion nach der Erfindung als besonders vorteilhaft für eine Herstellung mit FETs auf der Grundlage von InP beschrieben worden ist, daß aber verschiedene andere Materialien einschließlich von aber nicht eingeschränkt auf GaAs benutzt werden können, um eine symmetrische Verstärkeranordnung nach der Erfindung zu bilden und die gleichen Vorteile bezüglich der Unempfindlichkeit hinsichtlich der Schwellenspannung und der Versorgungsspannung zu liefern.

Claims (9)

1. Symmetrischer integrierter FET-Verstärker mit einem auf ein angelegtes Eingangsspannungssignal ansprechenden Eingangs-FET (32) mit einer Gate-, Source- und Drain-Elektrode, einer zwischen die Drain-Elektrode des Eingangs-FET und einen ersten Stromversorgungsanschluß (VDD) geschaltete Eingangs- Lasteinrichtung (34), einem erstem Puffer-FET (36) mit einer Gate-, Source- und Drain-Elektrode, wobei die Gate-Elektrode mit der Drain-Elektrode des Eingangs-FET und die Drain-Elektrode mit dem ersten Stromversorgungsanschluß verbunden sind, und einer ersten, zwischen die Source-Elektrode des ersten Puffer-FET und den Verstärkerausgang geschalteten Spannnungspegel- Schiebeeinrichtung (38), die einen vorbestimmten Gleichspannungsabfall für das an der Gate-Elektrode des ersten Puffer-FET erscheinende Signal bereitstellt,

gekennzeichnet durch

eine erste, mit der Source-Elektrode des Eingangs-FET verbundene Impedanzanpasseinrichtung (44), deren Wert im wesentlichen gleich der Impedanz der Eingangs-Lasteinrichtung ist,

eine zweite, zwischen die erste Impedanzanpasseinrichtung und einen zweiten Stromversorgungsanschluß geschaltete Impedanzanpasseinrichtung (46), deren Wert im wesentlichen gleich der Impedanz des Eingangs-FET ist,

einen zweiten Puffer-FET (48) mit einer Gate-, Source- und Drain-Elektrode, wobei die Gate-Elektrode mit dem Verbindungspunkt zwischen der ersten und der zweiten Impedanzanpasseinjichtung und die Source-Elektrode mit der ersten Spannungspegel-Schiebeeinrichtung am Verstärkerausgang verbunden sind und der zweite Puffer-FET im wesentlichen identische Größe wie der erste Puffer-FET besitzt, und

eine zweite, zwischen die Drain-Elektrode des zweiten Puffer-FET und den zweiten Stromversorgungsanschluß geschaltete Spannungspegel-Schiebeeinrichtung (50), die die vorbestimmte Gleichspannung für das an der Gate-Elektrode des zweiten Puffer- FET erscheinende Signal bereitstellt.

2. Mehrstufiger integrierter FET-Verstärker mit einer Vielzahl von N getrennten, direkt in Reihe geschalteten Stufen, bei dem jede getrennte Verstärkerstufe einen Verstärker nach Anspruch 1 aufweist.

3. Verstärker nach Anspruch 1 oder 2, bei dem die oder jede Eingangs-Lasteinrichtung ein Widerstandselement umfaßt.

4. Verstärker nach Anspruch 1 oder 2, bei dem die oderjede Eingangs-Lasteinrichtung eine aktive, einen FET (34) mit einer Gate-, Drain- und Source-Elektrode umfassende Last ist, wobei die Drain-Elektrode des Last-FET mit dem ersten Stromversorgungsanschluß verbunden ist und die Gate- und die Source-Elektrode miteinander und mit der Drain-Elektrode des Eingangs-FET verbunden sind.

5. Verstärker nach Anspruch 1, 2, 3 oder 4, bei dem die erste und die zweite Impedanzanpasseinrichtung je ein Widerstandselement (44,46) umfassen.

6. Verstärker nach Anspruch 1, 2, 3 oder 4, bei dem die oder jede erste Impedanzanpasseinrichtung einen FET (64) mit einer Gate-, Drain- und Source-Elektrode umfaßt, wobei die Drain-Elektrode des ersten Impedanzanpass-FET mit der Source-Elektrode des oder des zugeordneten Eingangs-FET verbunden ist und die Gate- und die Source-Elektrode miteinander verbunden sind, und die oder jede zweite Impedanzanpasseinrichtung einen FET (66) mit einer Gate-, Drain- und Source-Elektrode umfassen, wobei die Drain-Elektrode des zweiten Impedanzanpass-FET mit der zusammengeschalteten Gate- und Source-Elektrode des oder des zugeordneten ersten Impedanzanpass-FET verbunden ist und die Gate- und Source- Elektrode des zweiten Impedanzanpass-FET miteinander und mit dem zweiten Stromversorgungsanschluß verbunden sind.

7. Verstärker nach einem der Ansprüche 1 bis 6, bei dem die erste und die zweite Spannungspegel- Schiebeeinrichtung je eine Reihenschaltung aus N (N> 1) Diodenelementen (40,42; 52,54) umfassen, wobei jedes Diodenelement einen bestimmten Spannungsabfall (Vdiode ) bereitstellt.

8. Verstärker nach einem der Ansprüche 1 bis 6, bei dem die erste und die zweite Spannungspegel-Schiebeeinrichtung je eine Vielzahl von M (M> 1) Diodenelementen umfassen, wobei der vorbestimmte Gleichspannungsabfall, der von jeder der ersten und der zweiten Spannungspegel-Schiebeeinrichtung bereitgestellt wird, im wesentlichen gleich M*Vdiode ist.

9. Verstärker nach Anspruch 7 oder 8, bei dem jedes Diodenelement einen Source-Drain-geschalteten FET umfaßt.