JP2002163025A - 定電流回路 - Google Patents

Abstract

(57)【要約】 【課題】 低電圧電源での動作と、外部入力電圧による
出力電流の調整・制御と、ソース、シンク両方向の出力
電流の確保と、出力電流の温度変化の抑止。 【解決手段】 差動増幅器１の＋側入力端子には制御用
の電圧Ｖｉを、−側入力端子には電流−電圧変換回路１
の出力電圧を、それぞれ印加する。差動増幅器１の出力
電圧は極性タイプが同じＭＯＳトランジスタ４、５のゲ
ートに入力する。ＭＯＳトランジスタ４のドレイン出力
は、該ＭＯＳトランジスタと極性タイプが逆の複数のＭ
ＯＳトランジスタを含む１入力−多出力のカレントミラ
ー回路６に入力する。カレントミラー回路６の第１出力
端子８を差動増幅器１のバイアスに、第２出力端子９を
電流−電圧変換回路３に、それぞれ入力する。カレント
ミラー回路６の第１、第２以外の出力１０及び前記複数
のＭＯＳトランジスタの他のドレイン出力を出力電流と
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、定電流回路に関
し、特に、半導体集積回路内で使用する定電流回路に関
する。

【０００２】

【従来の技術】従来、半導体集積回路を構成する個々の
回路では、定電流回路（定電流源）から供給される定電
流を使用している。このような定電流源は、外部回路か
ら供給される場合も有るが、定電流の供給を受ける個々
の回路と共に同一の半導体集積回路内に設置されること
も多い。

【０００３】図９は、従来の定電流回路の回路構成の１
例を示す回路図である。図９に示す定電流回路では、演
算増幅器を含む差動増幅器８１と、ＮＭＯＳトランジス
タＭｎ８１と、抵抗器Ｒ８１（抵抗値もＲ８１とする）
とで構成している部分で、定電流を発生させ、ＰＭＯＳ
トランジスタＭｐ８１，Ｍｐ８２で構成している部分
（カレントミラー回路）を用いて、この発生させた定電
流を出力端子８４から出力している。

【０００４】差動増幅器８１の部分で発生する電流、即
ち、ＮＭＯＳトランジスタＭｎ８１のドレインに流れる
電流の値は、ＮＭＯＳトランジスタＭｎ８１のソース電
圧が入力端子８２に印加される入力電圧Ｖｉと等しくな
るように動作するので、入力電圧Ｖｉと抵抗器Ｒ８１の
抵抗値（＝Ｒ８１）とで決められる。ここで、ＮＭＯＳ
トランジスタＭｎ８１のドレインに流れる電流値をＩｄ
８１とすると、下記の（１）式が成立する。

【０００５】

【数１】 Ｉｄ８１＝Ｖｉ／Ｒ８１ …………………………………………………（１） ここで、ＰＭＯＳトランジスタＭｐ８１とＰＭＯＳトラ
ンジスタＭｐ８２のトランジスタサイズが同一であると
すると、図９に示す定電流回路の出力端子８４から出力
される出力電流の電流値（Ｉ０８とする）は、下記の
（２）式で与えられる。

【０００６】

【数２】 ＩO８＝Ｖｉ／Ｒ８１ ……………………………………………………（２） 図１０は、従来の定電流回路の回路構成の他の１例を示
す回路図である。

【０００７】図１０に示す定電流回路では、ＮＰＮトラ
ンジスタＱ９１と、ＮＰＮトランジスタ群Ｑ９２と、抵
抗器Ｒ９１（抵抗値もＲ９１とする）とで構成している
部分で、起動器９２の起動により、定電流を発生させ、
ＮＰＮトランジスタ群Ｑ９２のコレクタ電流を、ＰＭＯ
ＳトランジスタＭｐ９１，Ｍｐ９２で構成しているカレ
ントミラー回路で折り返し、ＮＰＮトランジスタＱ９１
のコレクタ電流として戻す自己バイアス方式の構成とな
っている。

【０００８】ＰＭＯＳトランジスタＭｐ９１とＰＭＯＳ
トランジスタＭｐ９２とが同一トランジスタサイズであ
り、ＮＰＮトランジスタ群Ｑ９２に含まれるトランジス
タの個数がＮＰＮトランジスタＱ９１の個数のｎ倍であ
るとすると、ＮＰＮトランジスタ群Ｑ９２のコレクタ電
流の電流値（Ｉｃ９２とする）は、下記の（３）式で与
えられる。

【０００９】

【数３】 Ｉｃ９２＝Ｖ_T×ｌｎ（ｎ）／Ｒ９１，Ｖ_T＝ｋＴ／ｑ ……………（３） 但し、（３）式では、Ｔを絶対温度、ｋをボルツマン係
数、ｑを電子の電荷量とする。また、（３）式に含まれ
るＶ_Tは熱電圧を意味する。

【００１０】ここで、カレントミラー回路を構成してい
るＰＭＯＳトランジスタＭｐ９２とＰＭＯＳトランジス
タＭｐ９３のトランジスタサイズが同一であるとする
と、図１０に示す定電流回路の出力端子９４から出力さ
れる出力電流の電流値（Ｉ９４とする）は、下記の
（４）式で与えられる。

【００１１】

【数４】 Ｉ９４＝Ｖ_T／Ｒ９１ ……………………………………………………（４）

【００１２】

【発明が解決しようとする課題】ところで、図９に示す
従来の定電流回路では、入力電圧Ｖｉとして、電圧値が
安定しているバンドギャップ基準電圧レベルの電圧、即
ち、１（Ｖ）程度の電圧を用いようとすると、ＮＭＯＳ
トランジスタＭｎ８１のソース電位が、この入力電圧Ｖ
ｉと同じレベルの電位、即ち、１（Ｖ）程度の電位とな
り、また、ＰＭＯＳトランジスタＭｐ８１のゲート−ド
レインの接続線の電位（ＮＭＯＳトランジスタＭｎ８１
のドレイン電位）も、同様に１（Ｖ）程度となってしま
うので、電源電圧を２Ｖ程度の低電圧にすると、その結
果、ＮＭＯＳトランジスタＭｎ８１のソース−ドレイン
間の電圧は０となってしまうといった問題点が有った。

【００１３】また、この場合、ＮＭＯＳトランジスタＭ
ｎ８１のソース−ドレイン間の電圧は、最低限でも０．
２８（Ｖ）程度は必要であり、動作の余裕度を考慮する
と、電源電圧を２．５（Ｖ）以上に設定しなければ上記
の問題点が解消しないといった問題点が有った。

【００１４】さらに、この場合、差動増幅器８１の面か
ら検討しても、ＮＭＯＳトランジスタＭｎ８１のソース
電位が１（Ｖ）程度であるとすると、ＮＭＯＳトランジ
スタＭｎ８１のソース−ドレイン間の電圧は１（Ｖ）程
度は必要になり、差動増幅器８１の出力電圧の最大値は
２（Ｖ）程度に設定する必要が有り、回路を安定に動作
させるためには電源電圧を２．５（Ｖ）以上に設定しな
ければならないといった問題点が有った。

【００１５】即ち、入力電圧Ｖｉとして、電圧値が安定
しているバンドギャップ基準電圧レベルの電圧を用いよ
うとすると、電源電圧を２．５（Ｖ）以下に低電圧化す
ることができないといった問題点を有していた。

【００１６】また、差動増幅器８１を実際に動作させる
ためには、他回路からバイアス電流を供給する必要が有
り、従って、他にバイアス回路を設置する必要が有っ
た。図１０に示す従来の定電流回路では、出力端子９４
から出力される出力電流の電流値Ｉ９４が、（４）式に
示すように、熱電圧Ｖ_Tと、抵抗値Ｒ９１により決めら
れ、自己バイアス動作をするので、図９に示す定電流回
路が必要とした他回路からのバイアス電流の供給を受け
る必要は無いが、熱電圧Ｖ_Tなる固定された電圧で出力
電流が決まってしまうため、外部から、この出力電流を
調整したり、制御したりすることができないといった問
題点が有った。

【００１７】また、熱電圧Ｖ_T及び抵抗値Ｒ９１は温度
依存性を有しており、そのために出力電流が温度によっ
て変化するといった問題点が有った。さらに、この場
合、熱電圧Ｖ_Tの温度依存性と抵抗値Ｒ９１の温度依存
性とが打ち消しあうような整合回路を設けたり、これら
の温度依存性を補償するような回路を設けると、回路が
複雑化して、コストアップとなってしまう問題点が有っ
た。

【００１８】なお、図９と図１０に示す従来の定電流回
路に共通する問題点として、出力電流としてソース（吐
き出し）電流しか得られないといった問題点が有り、こ
の点を改善して、出力電流としてシンク（吸い込み）が
得られるようにするためには、出力段にＮＭＯＳトラン
ジスタ等で構成したカレントミラー回路を追加接続する
必要が生じ、今度は、このカレントミラー回路が余計な
経路となって消費電流を増やす結果となる。

【００１９】本発明は、以上のような従来の定電流回路
における問題点に鑑みてなされたものであり、低電圧電
源で動作し、かつ外部からの入力電圧により出力電流の
調整・制御が可能で、かつソース、シンクのいずれの方
向の出力電流も得ることができ、かつ出力電流が温度変
化の影響を受けることを抑止することができる定電流回
路を提供することを目的とする。

【００２０】

【課題を解決するための手段】本発明では上記の課題を
解決するために、演算増幅器を含む差動増幅器を備えた
定電流回路において、前記差動増幅器の一方の入力端子
には制御用の任意の電圧を、他方の入力端子には電流−
電圧変換回路の出力電圧をそれぞれ印加し、かつ前記差
動増幅器の出力電圧を、極性タイプが同じ複数のＭＯＳ
トランジスタのゲートの各々に入力し、前記複数のＭＯ
Ｓトランジスタの１つのドレイン出力を、該複数のＭＯ
Ｓトランジスタと極性タイプが逆の複数のＭＯＳトラン
ジスタを含む１入力−多出力のカレントミラー回路に入
力し、前記カレントミラー回路の第１の出力を前記差動
増幅器のバイアスに、第２の出力を前記電流−電圧変換
回路に、それぞれ入力し、前記カレントミラー回路の前
記第１、第２以外の出力及び前記複数のＭＯＳトランジ
スタの他のドレイン出力を出力電流とすることを特徴と
する定電流回路が提供される。

【００２１】即ち、本発明では、演算増幅器を含む差動
増幅器の非反転入力（＋側の入力）を、所定の電圧（即
ち、制御用の入力電圧等）とし、かつ反転入力（−側の
入力）を、後述の電流−電圧変換回路の出力とし、ま
た、上記差動増幅器の出力を第１のＭＯＳトランジスタ
のゲート入力とし、かつ第１のＭＯＳトランジスタのド
レイン出力は第１のＭＯＳトランジスタとは極性タイプ
（即ち、Ｐ型とＮ型）が逆のＭＯＳトランジスタで構成
されたカレントミラー回路の入力とし、さらに、このカ
レントミラー回路の第１の出力を上記差動増幅器のバイ
アス入力とし、第２の出力を前述の電流−電圧変換回路
の入力とする回路構成を備え、これにより、上記の差動
増幅器、第１のＭＯＳトランジスタ、カレントミラー回
路、電流−電圧変換回路、再び上記の差動増幅器と連な
る閉ループを構成し、上記差動増幅器の非反転入力とさ
れた入力電圧に対応した安定した定電流を出力してい
る。

【００２２】なお、この定電流出力として、上記差動増
幅器の出力をゲート入力とする第２のＭＯＳトランジス
タのドレイン出力（即ち、シンク電流出力）と、上記カ
レントミラー回路の第１、第２以外の出力（即ち、ソー
ス電流出力）との２通りの出力を供給している。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。 （第１の実施の形態）図１は、本発明の第１の実施の形
態に係る定電流回路の回路構成を示す回路図である。

【００２４】本実施の形態に係る定電流回路は、入力端
子２からの所定の入力電圧Ｖｉを、非反転入力とし、か
つ後述の電流−電圧変換回路３の出力を反転入力とする
差動増幅器１（演算増幅器を含む）と、差動増幅器１の
出力をゲート入力とし、かつドレイン出力を後述のカレ
ントミラー回路６の入力とするＭＯＳトランジスタ４
と、差動増幅器１の出力をゲート入力とし、かつドレイ
ン出力端子をシンク電流出力端子１１に接続するＭＯＳ
トランジスタ５と、ＭＯＳトランジスタ４のドレイン出
力端子を入力端子７に接続し、かつ第１出力端子８を差
動増幅器１のバイアス入力端子と接続し、かつ第２出力
端子９を後述の電流−電圧変換回路３の入力端子に接続
し、かつ図示しない第３出力端子をソース電流ソース電
流出力端子１０に接続するカレントミラー回路６と、入
力をカレントミラー回路６の第２出力端子９から取り、
出力を差動増幅器１の反転入力とする電流−電圧変換回
路３を備える。

【００２５】なお、差動増幅器１は演算増幅器を含むも
のとする。また、ＭＯＳトランジスタ５と、シンク電流
出力端子１１及びソース電流出力端子１０は、後述する
ように、任意個数の増設が可能とする。

【００２６】以下、図１を参照して、本実施の形態に係
る定電流回路の動作を説明する。図１に示す差動増幅器
１の非反転入力に入力電圧Ｖｉを印加した時、この入力
電圧Ｖｉが、反転入力の電圧（即ち、電流−電圧変換回
路３の出力電圧）と差を有している場合、差動増幅器１
は、この差電圧に応じた出力電圧を出力し、この出力電
圧は、ＭＯＳトランジスタ４のゲートに印加されて、ド
レイン−ソース間に電流が流れる。ここで、Ｖａｍｐを
差動増幅器１の出力電圧とすると、そのドレイン電流
（電流値はＩｄ１とする）は、下記の（５）式で与えら
れる。

【００２７】

【数５】 Ｉｄ１≒Ｋ（Ｖａｍｐ−Ｖｔｈ） ………………………………………（５） 但し、（５）式において、Ｋは、トランジスタのサイズ
とプロセスで決まる定数、Ｖｔｈは、トランジスタの閾
値電圧とする。

【００２８】この電流値Ｉｄ１のドレイン電流が、カレ
ントミラー回路６の入力端子７からカレントミラー回路
６に入力された後、カレントミラー回路６で折り返さ
れ、カレントミラー回路６の出力端子８，９及びソース
電流出力端子１０から、電流値Ｉｄ１にカレントミラー
回路６内のトランジスタサイズ比を乗じた電流値となっ
て出力される。より具体的には、カレントミラー回路６
内の入力部分のトランジスタと、例えばカレントミラー
回路の第２出力端子９に対応する出力段のトランジスタ
のサイズ比をｍとする時のカレントミラー回路の第２出
力端子９から出力される電流（電流値をＩ２とする）
は、下記の（６）式で与えられる。

【００２９】

【数６】 Ｉ２＝ｍ×Ｉｄ１ …………………………………………………………（６） この電流値Ｉ２の電流は、電流−電圧変換回路３に入力
されて電圧に変換される。この時、電流−電圧変換回路
３の出力電圧として印加される差動増幅器１の反転入力
電圧Ｖ２は、下記の（７）式により与えられる。

【００３０】

【数７】 Ｖ２＝ｆ（Ｉ２）＝ｆ（ｍ×Ｉｄ１） …………………………………（７） この反転入力電圧Ｖ２と、差動増幅器の非反転入力端子
に印加される入力電圧Ｖｉとが等しくなるように回路が
動作し、入力電圧Ｖｉと反転入力電圧Ｖ２とが等しくな
った時の電流値Ｉｄ１が出力される定電流Ｉ０となる。
よって、この時、下記の（８）式が成立する。

【００３１】

【数８】 Ｖ２＝Ｖｉ＝ｆ（ｍ×ＩO） ……………………………………………（８） なお、ＭＯＳトランジスタ４とＭＯＳトランジスタ５の
サイズが等しいものすると、ＭＯＳトランジスタ５のド
レインから、シンク電流としての定電流Ｉ０を出力する
ことができる。

【００３２】ここで、ＭＯＳトランジスタ５の個数を増
やし、その出力をシンク電流とすることにより、シンク
電流出力端子１１を複数個形成することも可能である。
また、カレントミラー回路６内の入力部分のトランジス
タと、ソース電流出力端子１０に対応する出力段のトラ
ンジスタのサイズが等しいものすると、ソース電流出力
端子１０から、ソース電流としての定電流Ｉ０を出力す
ることができる。

【００３３】さらに、カレントミラー回路内のＭＯＳト
ランジスタの個数を増やし、その出力をソース電流とす
ることにより、ソース電流出力端子１０を複数個形成で
きる。

【００３４】（第２の実施の形態）図２は、本発明の第
２の実施の形態に係る定電流回路の回路構成を示す回路
図である。

【００３５】本実施の形態に係る定電流回路は、図１に
示す本発明の第１の実施の形態に係る定電流回路のカレ
ントミラー回路６の構成をより具体化し、かつＭＯＳト
ランジスタ４とＭＯＳトランジスタ５の極性タイプをよ
り具体化したものである。

【００３６】即ち、図１の回路に示すＭＯＳトランジス
タ４，５が、図２に示す回路では、ＮＭＯＳトランジス
タＭｎ１，Ｍｎ２となり、これらのソースは接地され
る。図２に示すカレントミラー回路６１は、図１に示す
カレントミラー回路６に相当し、ＰＭＯＳトランジスタ
Ｍｐ１〜Ｍｐ４で構成される。

【００３７】ＰＭＯＳトランジスタＭｐ１のドレイン
は、このカレントミラー回路６１の入力であり、ドレイ
ン−ゲート間が接続されると共に、ＮＭＯＳトランジス
タＭｎ１のドレインが接続される。

【００３８】また、ＰＭＯＳトランジスタＭｐ１〜Ｍｐ
４のゲートは互いに接続される。さらに、ＰＭＯＳトラ
ンジスタＭｐ２のドレインは、このカレントミラー回路
６１の第１出力端子８に、ＰＭＯＳトランジスタＭｐ３
のドレインは、第２出力端子９に、ＰＭＯＳトランジス
タＭｐ４のドレインは、ソース電流ソース電流出力端子
１０に、それぞれ接続し、カレントミラー回路の第１出
力端子８は、差動増幅器１のバイアス入力端子に接続し
ている。

【００３９】ここで、ＮＭＯＳトランジスタＭｎ２のド
レイン電流は、ＮＭＯＳトランジスタＭｎ１とＮＭＯＳ
トランジスタＭｎ２のトランジスタサイズ比で決められ
る。また、ＰＭＯＳトランジスタＭｐ２〜Ｍｐ４のドレ
イン電流値は、ＰＭＯＳトランジスタＭｐ１のドレイン
電流値に比例する。即ち、各電流値は、ＰＭＯＳトラン
ジスタＭｐ１のトランジスタサイズとＰＭＯＳトランジ
スタＭｐ２〜Ｍｐ４の各々のトランジスタサイズとの比
で決定する。

【００４０】なお、ＰＭＯＳトランジスタＭｐ１〜Ｍｐ
４のソースは、正電圧の電源に接続する。本実施の形態
に係る定電圧回路の出力端子は、ＮＭＯＳトランジスタ
Ｍｎ２のドレインに接続されたシンク電流出力端子１１
（シンク電流出力）と、ＰＭＯＳトランジスタＭｐ４の
ドレインに接続されたソース電流出力端子１０（ソース
電流出力）との２系統である。

【００４１】（第３の実施の形態）図３は、本発明の第
３の実施の形態に係る定電流回路の回路構成を示す回路
図である。

【００４２】本実施の形態に係る定電流回路は、図２に
示す本発明の第２の実施の形態に係る定電流回路のカレ
ントミラー回路６１の構成において、ＰＭＯＳトランジ
スタをカスコード接続したものである。

【００４３】図３に示す回路において、ＮＭＯＳトラン
ジスタＭｎ１，Ｍｎ２の動作は、図に示すものと同じで
ある。図３に示すカレントミラー回路６２は、図１に示
すカレントミラー回路６に相当し、ＰＭＯＳトランジス
タＭｐ１〜Ｍｐ４の列とＰＭＯＳトランジスタＭｐ１０
〜Ｍｐ１４の列で構成される。

【００４４】ＰＭＯＳトランジスタＭｐ１〜Ｍｐ４の動
作は、図に示すものと同じであるが、ＰＭＯＳトランジ
スタＭｐ１〜Ｍｐ４のドレインは、対応するＰＭＯＳト
ランジスタＭｐ１１〜Ｍｐ１４のソースにそれぞれ接続
したカスコード回路となっている。

【００４５】また、カレントミラー回路６２の入力段と
なるＰＭＯＳトランジスタＭｐ１のゲートは、ＰＭＯＳ
トランジスタＭｐ１１のドレインと接続して、低電圧向
きのカスコードカレントミラー回路を実現している。

【００４６】さらに、ＰＭＯＳトランジスタＭｐ１０の
ゲート−ドレイン間を接続し、ＰＭＯＳトランジスタＭ
ｐ１０〜Ｍｐ１４のゲート各々を接続しているので、Ｐ
ＭＯＳトランジスタＭｐ１０〜Ｍｐ１４のゲートに印加
されるバイアス電圧は、ＰＭＯＳトランジスタＭｐ１０
のゲート−ドレイン間を接続する接続点の電位となる。

【００４７】また、ＰＭＯＳトランジスタＭｐ１２のド
レインは、このカレントミラー回路６２の第１出力端子
８に、ＰＭＯＳトランジスタＭｐ１３のドレインは、第
２出力端子９に、ＰＭＯＳトランジスタＭｐ１４のドレ
インは、ソース電流ソース電流出力端子１０に、それぞ
れ接続し、カレントミラー回路６２の第１出力端子８
は、差動増幅器１のバイアス入力端子に接続している。

【００４８】なお、ＰＭＯＳトランジスタＭｐ１０のバ
イアス電流は、ＮＭＯＳトランジスタＭｎ３のドレイン
から供給される。ここで、ＮＭＯＳトランジスタＭｎ２
のドレイン電流は、ＮＭＯＳトランジスタＭｎ１とＮＭ
ＯＳトランジスタＭｎ２のトランジスタサイズ比で決め
られる。

【００４９】また、ＰＭＯＳトランジスタＭｐ２〜Ｍｐ
４のドレイン電流値は、ＰＭＯＳトランジスタＭｐ１の
ドレイン電流値に比例する。即ち、各電流値は、ＰＭＯ
ＳトランジスタＭｐ１のトランジスタサイズとＰＭＯＳ
トランジスタＭｐ２〜Ｍｐ４の各々のトランジスタサイ
ズとの比で決定する。

【００５０】なお、ＰＭＯＳトランジスタＭｐ１〜Ｍｐ
４のソースは、正電圧の電源に接続する。本実施の形態
に係る定電圧回路の出力端子は、ＭＭＯＳトランジスタ
Ｍｎ２のドレインに接続されたシンク電流出力端子１１
（シンク電流出力）と、ＰＭＯＳトランジスタＭｐ１４
のドレインに接続されたソース電流出力端子１０（ソー
ス電流出力）との２系統である。

【００５１】ちなみに、カスコードカレントミラー回路
を用いる利点は、各出力の定電流特性が良くなることで
ある。即ち、出力定電流が電源の変動等を受け難くな
り、安定した電流値を示すことである。

【００５２】（第４の実施の形態）図４は、本発明の第
４の実施の形態に係る定電流回路の回路構成を示す回路
図である。

【００５３】本実施の形態に係る定電流回路は、図２に
示す本発明の第２の実施の形態に係る定電流回路の差動
増幅器１の構成をより具体化したものである。図４に示
すカレントミラー回路６１の構成、機能、動作は、図２
に示すカレントミラー回路６１の構成、機能、動作と同
じである。

【００５４】また、ＮＭＯＳトランジスタＭｎ１，Ｍｎ
２の部分の回路構成、機能、動作については、図２に示
すＮＭＯＳトランジスタＭｎ１，Ｍｎ２の部分の回路構
成、機能、動作回路と同じである。

【００５５】図１に示す差動増幅器１に相当する差動増
幅器１ＡのＰＭＯＳトランジスタＭｐ５のゲートは、入
力電圧Ｖｉを受け、ＰＭＯＳトランジスタＭｐ６のゲー
トは、電流−電圧変換回路３の出力電圧を受ける。

【００５６】ＰＭＯＳトランジスタＭｐ６のドレインに
は、ゲートとドレインを接続したＮＭＯＳトランジスタ
Ｍｎ４のドレインを接続する。差動増幅器１Ａの出力
は、ＮＭＯＳトランジスタＭｎ４のゲートからである
が、ＮＭＯＳトランジスタＭｎ４は、次段のＮＭＯＳト
ランジスタＭｎ１とカレントミラー回路を構成してい
る。

【００５７】ＮＭＯＳトランジスタＭｎ１のドレイン電
流が一定の電流（電流値をＩOとする）に落ち着いた定
常状態においては、入力電圧Ｖｉと電流−電圧変換回路
３の出力電圧とは等しくなる。

【００５８】なお、ＰＭＯＳトランジスタＭｐ１とＰＭ
ＯＳトランジスタＭｐ２とのトランジスタサイズの比を
ｍ２とすると、ｍ２は、下記の（９）式で与えられる。

【００５９】

【数９】 ｍ２＝（Ｗ／Ｌ）_p2／（Ｗ／Ｌ）_p1 …………………………………（９） 但し、（９）式で、（Ｗ／Ｌ）_p2は、ＰＭＯＳトランジ
スタＭｐ２のチャネル幅とチャネル長の比とし、（Ｗ／
Ｌ）_p1は、ＰＭＯＳトランジスタＭｐ１のチャネル幅と
チャネル長の比とする。

【００６０】この時、差動増幅器１Ａに流れるバイアス
電流Ｉ１は、下記の（１０）式で与えられる。

【００６１】

【数１０】 Ｉ１＝ｍ２×ＩO ………………………………………………………（１０） また、ＰＭＯＳトランジスタＭｐ５とＰＭＯＳトランジ
スタＭｐ６のゲート電圧は等しいので、各々のドレイン
電流も等しくなり、ＰＭＯＳトランジスタＭｐ６のドレ
イン電流の電流値（Ｉｄ６とする）は、下記の（１１）
式で与えられる。

【００６２】

【数１１】 Ｉｄ６＝Ｉ１／２＝ｍ２×ＩO／２……………………………………（１１） この電流値Ｉｄ６は、下段のＮＭＯＳトランジスタＭｎ
４に流れ込み、カレントミラー回路６１を構成する相手
側のＮＭＯＳトランジスタＭｎ１に折り返される。

【００６３】ここで、ＮＭＯＳトランジスタＭｎ１に電
流値ＩOの電流が流れるためには、ＮＭＯＳトランジス
タＭｎ４とＮＭＯＳトランジスタＭｎ１とのトランジス
タサイズ比を下記の（１２）式で示すように設定しなけ
ればならない。

【００６４】

【数１２】 （Ｗ／Ｌ）_n4／（Ｗ／Ｌ）_n1＝Ｉｄ６／ＩO＝ｍ２／２……………（１２） 但し、（１２）式で、（Ｗ／Ｌ）_n4は、ＮＭＯＳトラン
ジスタＭｎ４のチャネル幅とチャネル長の比とし、（Ｗ
／Ｌ）_n1は、ＮＭＯＳトランジスタＭｎ１のチャネル幅
とチャネル長の比とする。

【００６５】（１２）式を成立させるように設定するこ
とで、本実施の形態に係る定電流回路は、安定した動作
となる。なお、ＰＭＯＳトランジスタＭｐ５，Ｍｐ６の
サイズ設定は、入力電圧Ｖｉの上限値で決定される。

【００６６】また、本実施の形態に係る定電流回路は、
自己バイアスとなっているため、図４に示すように起動
回路１２を接続し、かつ、発振防止のため、コンデンサ
Ｃｃを接続する。

【００６７】（第５の実施の形態）図５は、本発明の第
５の実施の形態に係る定電流回路の回路構成を示す回路
図である。

【００６８】本実施の形態に係る定電流回路は、図３に
示す本発明の第３の実施の形態に係る定電流回路の差動
増幅器１の構成をより具体化したものである。より具体
的には、本実施の形態に係る定電流回路は、図３に示す
第３の実施の形態に係る定電流回路と、図４に示す第４
の実施の形態に係る定電流回路とを併合した回路構成と
なっている。

【００６９】従って、カレントミラー回路６２の構成、
機能、動作については、図３に示すカレントミラー回路
６２の構成、機能、動作と、差動増幅器１Ａの構成、機
能、動作については、図４に示す差動増幅器１Ａの構
成、機能、動作と、ＮＭＯＳトランジスタＭｎ１〜Ｍｎ
３で構成される部分回路の構成、機能、動作について
は、図３に示すＮＭＯＳトランジスタＭｎ１〜Ｍｎ３で
構成される部分回路の構成、機能、動作に、それぞれ同
じである。

【００７０】また、コンデンサＣｃと起動回路１２の接
続方法、機能、動作については、図４に示すコンデンサ
Ｃｃと起動回路１２の接続方法、機能、動作と同じであ
る。 （第６の実施の形態）図６は、本発明の第６の実施の形
態に係る定電流回路の回路構成を示す回路図である。

【００７１】本実施の形態に係る定電流回路は、図４に
示す本発明の第４の実施の形態に係る定電流回路の差動
増幅器１Ａの構成にＮＭＯＳトランジスタＭｎ５を追加
したものである。

【００７２】本実施の形態に係る定電流回路の差動増幅
器１Ｂは、図４に示す差動増幅器１ＡにＮＭＯＳトラン
ジスタＭｎ５を追加接続したものであり、ＮＭＯＳトラ
ンジスタＭｎ５は、図６に示すように、ゲートとドレイ
ンを接続し、さらに、その接続点にＰＭＯＳトランジス
タＭｐ５のドレインを接続した構成となっている。

【００７３】一般に、図４に示す差動増幅器１ＡのＰＭ
ＯＳトランジスタＭｐ５のドレイン電流と、ＰＭＯＳト
ランジスタＭｐ６のドレイン電流とは、チャネル長変調
効果により、完全には等しくならず、僅かの差を生じ
る。ＮＭＯＳトランジスタＭｎ５の役割は、この差を補
償することであり、このＮＭＯＳトランジスタＭｎ５の
存在により、ＰＭＯＳトランジスタＭｐ５のドレイン電
流とＰＭＯＳトランジスタＭｐ６とのドレイン−ソース
間の電圧が等しくなり、両者のドレイン電流の差を最小
限にすることができる。

【００７４】ＰＭＯＳトランジスタＭｐ５のドレイン電
流とＰＭＯＳトランジスタＭｐ６とのドレイン電流との
差を最小限にすることにより、前述の動作原理により、
より安定した定電流出力を得ることができる。

【００７５】（第７の実施の形態）図７は、本発明の第
７の実施の形態に係る定電流回路の回路構成を示す回路
図である。

【００７６】本実施の形態に係る定電流回路は、図５に
示す本発明の第５の実施の形態に係る定電流回路の差動
増幅器１Ａの構成にＮＭＯＳトランジスタＭｎ５を追加
したものである。

【００７７】従って、カレントミラー回路６２の構成、
機能、動作については、図３に示すカレントミラー回路
６２の構成、機能、動作と、差動増幅器１Ｂの構成、機
能、動作については、図６に示す差動増幅器１Ｂの構
成、機能、動作と、ＮＭＯＳトランジスタＭｎ１〜Ｍｎ
３で構成される部分回路の構成、機能、動作について
は、図３に示すＮＭＯＳトランジスタＭｎ１〜Ｍｎ３で
構成される部分回路の構成、機能、動作に、それぞれ同
じである。

【００７８】また、コンデンサＣｃと起動回路１２の接
続方法、機能、動作については、図４に示すコンデンサ
Ｃｃと起動回路１２の接続方法、機能、動作と同じであ
る。 （第８の実施の形態）図８は、本発明の第８の実施の形
態に係る定電流回路の回路構成を示す回路図である。

【００７９】本実施の形態に係る定電流回路は、図１に
示す本発明の第１の実施の形態に係る定電流回路の電流
−電圧変換回路３の構成をより具体化し、かつ入力電圧
としてバンドギャップ基準電圧回路１３の出力電圧を印
加するものである。

【００８０】図８に示す電流−電圧変換回路３１は、抵
抗器（抵抗値をＲとする）のみで構成されている。差動
増幅器１の反転入力電圧Ｖ２は、ＭＯＳトランジスタ４
に流れる電流の電流値をＩOとし、かつ、カレントミラ
ー回路６の入力段のトランジスタ（図示は省略）と、カ
レントミラー回路６の第２出力端子９の出力を構成する
出力段のトランジスタ（図示は省略）とのトランジスタ
サイズ比をｍとすると、下記の（１３）式が成立する。

【００８１】

【数１３】 Ｖ２＝ｍ×ＩO×Ｒ ……………………………………………………（１３） 従って、入力電圧Ｖｉと、反転入力電圧Ｖ２とが等しく
なる条件下では、入力電圧Ｖｉに対応する電流値ＩO
は、下記の（１４）式で与えられる。

【００８２】

【数１４】 ＩO＝Ｖｉ／ｍ×Ｒ ……………………………………………………（１４） ここで、（１４）式から温度依存性に関する関係式を求
めると、下記の（１５）式が得られる。

【００８３】

【数１５】 （∂ＩO／∂Ｔ）×ｍ＝（∂Ｖｉ／∂Ｔ）−（∂Ｒ／∂Ｔ） ……（１５） （１５）式からは、右辺が、ほぼ０となる場合、即ち、
入力電圧Ｖｉの温度依存性と、電流−電圧変換回路３１
に含まれる抵抗の温度依存性とが、ほぼ等しくなる条件
下で、電流値ＩOの温度依存性が最も小さくなることが
分かる。

【００８４】なお、入力電圧Ｖｉとして温度依存性が小
さい電圧（例えば、バンドギャップ基準電圧回路若しく
はデプレッションＭＯＳを用いたバンドギャップ基準電
圧回路１３から供給される電圧Ｖｒｅｆ）を用い、電流
−電圧変換回路３１を構成する抵抗素子も温度依存性が
少ないものを用いることにより、電流値ＩOの温度依存
性も小さくなり、安定した定電流回路を実現することが
できる。

【００８５】

【発明の効果】以上に説明したとおり、本発明では、第
１のＭＯＳトランジスタ、第１のＭＯＳトランジスタと
極性タイプの異なるＭＯＳトランジスタで構成されたカ
レントミラー回路、電流−電圧変換回路、再び上記の差
動増幅器と連なる閉ループを構成することで、上記差動
増幅器の非反転入力とされた入力電圧に対応した安定し
た定電流を出力することができる。

【００８６】また、この定電流出力として、上記差動増
幅器の出力をゲート入力とする第２のＭＯＳトランジス
タのドレイン出力（即ち、シンク電流出力）と、上記カ
レントミラー回路の第１，第２以外の出力（即ち、ソー
ス電流出力）との２通りの出力を供給することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る定電流回路の
回路構成を示す回路図である。

【図２】本発明の第２の実施の形態に係る定電流回路の
回路構成を示す回路図である。

【図３】本発明の第３の実施の形態に係る定電流回路の
回路構成を示す回路図である。

【図４】本発明の第４の実施の形態に係る定電流回路の
回路構成を示す回路図である。

【図５】本発明の第５の実施の形態に係る定電流回路の
回路構成を示す回路図である。

【図６】本発明の第６の実施の形態に係る定電流回路の
回路構成を示す回路図である。

【図７】本発明の第７の実施の形態に係る定電流回路の
回路構成を示す回路図である。

【図８】本発明の第８の実施の形態に係る定電流回路の
回路構成を示す回路図である。

【図９】従来の定電流回路の回路構成の１例を示す回路
図である。

【図１０】従来の定電流回路の回路構成の他の１例を示
す回路図である。

【符号の説明】

１，１Ａ．１Ｂ……差動増幅器、２……入力端子、３，
３１……電流−電圧変換回路、４，５……ＭＯＳトラン
ジスタ、６，６１，６２……カレントミラー回路、７…
…カレントミラー回路の入力端子、８……カレントミラ
ー回路の第１出力端子、９……カレントミラー回路の第
２ソース電流出力端子１０……ソース電流出力端子、１
１……シンク電流出力端子、Ｍｎ１〜Ｍｎ５……ＮＭＯ
Ｓトランジスタ、Ｍｐ１〜Ｍｐ６，Ｍｐ１０〜Ｍｐ１４
……ＰＭＯＳトランジスタ、Ｖｉ……入力電圧、Ｖ２…
…反転入力電圧

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H420 BB13 CC02 DD02 EA14 EA18 EA23 EA39 EB15 EB23 EB37 LL07 NA17 NA28 NB03 NB12 NB19 NB25 NC02 NC03 NC22 NC23 NE23 NE26 NE28 5J066 AA01 AA59 CA02 CA37 CA98 FA20 HA02 HA10 HA17 HA18 HA25 HA29 KA01 KA02 KA09 KA11 KA27 MA21 ND01 ND12 ND22 ND23 PD01 5J091 AA01 AA59 CA02 CA37 CA98 FA20 HA02 HA10 HA17 HA18 HA25 HA29 KA01 KA02 KA09 KA11 KA27 MA21

Claims (7)

【特許請求の範囲】
1. 【請求項１】 演算増幅器を含む差動増幅器を備えた定
   電流回路において、 前記差動増幅器の一方の入力端子には制御用の任意の電
   圧を、他方の入力端子には電流−電圧変換回路の出力電
   圧をそれぞれ印加し、かつ前記差動増幅器の出力電圧
   を、極性タイプが同じ複数のＭＯＳトランジスタのゲー
   トの各々に入力し、 前記複数のＭＯＳトランジスタの１つのドレイン出力
   を、該複数のＭＯＳトランジスタと極性タイプが逆の複
   数のＭＯＳトランジスタを含む１入力−多出力のカレン
   トミラー回路に入力し、 前記カレントミラー回路の第１の出力を前記差動増幅器
   のバイアスに、第２の出力を前記電流−電圧変換回路
   に、それぞれ入力し、 前記カレントミラー回路の前記第１、第２以外の出力及
   び前記複数のＭＯＳトランジスタの他のドレイン出力を
   出力電流とすることを特徴とする定電流回路。
2. 【請求項２】 前記カレントミラー回路の複数のＭＯＳ
   トランジスタが、カスコード接続されたことを特徴とす
   る定電流回路。
3. 【請求項３】 前記差動増幅器は、ソースを共通にして
   前記カレントミラー回路の第１の出力を前記ソースに入
   力する前記複数のＭＯＳトランジスタと極性タイプが逆
   の第１と第２のＭＯＳトランジスタと、ゲートとドレイ
   ンを接続すると共に前記第２のＭＯＳトランジスタのド
   レインにドレインを接続した複数のＭＯＳトランジスタ
   と極性タイプが同じ第３のＭＯＳトランジスタを含み、
   前記第３のＭＯＳトランジスタのゲートと前記複数のＭ
   ＯＳトランジスタのゲートとを接続することを特徴とす
   る請求項１または請求項２のいずれかに記載の定電流回
   路。
4. 【請求項４】 前記カレントミラー回路は、電源に接続
   された複数のＰＭＯＳトランジスタを含み、かつ前記複
   数のＭＯＳトランジスタを、それぞれ、ソースが接地さ
   れた複数のＮＭＯＳトランジスタとすることを特徴とす
   る請求項１〜３のいずれか１項に記載の定電流回路。
5. 【請求項５】 前記電流−電圧変換回路は、抵抗器から
   成ることを特徴とする請求項１〜４のいずれか１項に記
   載の定電流回路。
6. 【請求項６】 前記差動増幅器の入力電圧に付随する温
   度特性と、前記電流−電圧変換回路の出力電圧に付随す
   る温度特性とが等しくなるようにすることを特徴とする
   請求項１〜５のいずれか１項に記載の定電流回路。
7. 【請求項７】 前記差動増幅器の入力電圧をバンドギャ
   ップ基準電圧回路またはデプレッションＭＯＳを用いた
   基準電圧回路から供給し、かつ前記電流−電圧変換回路
   を前記基準電圧回路の温度特性とほぼ等しい抵抗素子で
   構成したことを特徴とする請求項５記載の定電流回路。