KR20010006851A - 지연선을 위한 주파수 범위 트리밍 - Google Patents

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쟝-마르크 도르뚜
알버트 엠. 츄
크리스토퍼피. 밀러
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인피니언 테크놀로지스 노쓰 아메리카 코포레이션
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
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Abstract

본 발명에 따른 지연선(delay line)은 입력 및 출력을 접속하며 복수개의 지연 엘리먼트로서, 상기 지연 엘리먼트를 통과하는 신호에 지연이 도입되도록 하는 지연 엘리먼트를 포함한다. 복수개의 지연 엘리먼트에 전력을 조절하기 위한 전압 장치가 포함되며, 여기서 전압 장치는 상기 지연 엘리먼트에 적어도 하나의 소정 전압을 공급하여 상기 지연 엘리먼트의 상기 지연이 상기 소정 전압에 의해 수정될 수 있도록 조절될 수 있다. 지연선은 지연 동기 루프(delay locked loop), 클록 회로 또는 다른 회로에서 사용될 수 있다.

Description

지연선을 위한 주파수 범위 트리밍{FREQUENCY RANGE TRIMMING FOR A DELAY LINE}
본 발명은 지연 회로에 관한 것이며, 보다 상세하게는 다운 소트(down sort) 능력을 갖도록 채용될 수 있는 지연 동기 루프 회로를 사용하여 데이타 경로에 대한 주파수 범위를 트리밍(trimming)하기 위한 장치에 관한 것이다.
지연 동기 루프(DLL)는 출력 신호와 주기 신호 입력 신호를 비교하도록 채용된다. 이러한 방식으로 신호들간의 위상차가 약 제로로 설정될 수 있다. 도1을 참조하면, 종래의 DLL 10이 도시되어 있다. 입력 신호 CKin이 지연선 12과 위상 비교기 14에 입력된다. 출력 신호 CKout가 위상 비교기 14를 이용하여 입력 신호 CKin4과 비교된다. 위상 비교기 14는 입력 및 출력 신호 사이에 제로 위상 차를 제공하도록 지연선 12를 설정하거나 수정한다. 지연선 12는 입력 CKin과 출력 CKout 신호가 클록 주기 T 또는 이의 배수값(kT, 여기서 k는 자연수)에 도달될 때에 안정화된다. DLL 10은 입력 클록을 예를들어 소정의 집적 회로 상의 출력 클록에 동조시키기 위해 채용된다.
도2를 참조하면, DLL의 응용이 도시되어 있다. DLL 20은 수신기 22 및 구동기 24에 의해 도입된 지연을 포함한다. 이들 지연은 지연 엘리먼트 26에 의해 보상된다. 지연 엘리먼트 26은 피드백 루프의 지연 보상을 제공하며 여기서= R + D이다. R은 수신기 22에 도입된 지연이며 D는 구동기 24에 의해 도입된 지연이다. 입력 및 출력 클록, CKin 및 CKout은 각각 이들의 위상이 2k가 되는 경우, 즉 입력 신호와 출력 신호 사이의 지연이 클록 주기, 즉 kT의 배수가 되는 경우에 동조된다. 다음, 위상 비교기 14가 두개의 입력 26 및 27 사이에 위상차가 존재하지 않는 지를 감지한다. 입력 26은 입력 클록(CKin)에 비교된 지연 R을 갖는다. 입력 27은 입력 클록(CKin)과 비교된 지연 kT+R을 가지며, 여기서 T는 클록 주기이다. 도2를 참조하여 설명된 예에서, 지연선 제어 신호(포인터) 30는 입력 26 및 27이 동조될 때까지 수정된다.
도3을 참조하면, DLL에 대한 보다 구체적인 이용이 예시되어 있다. 회로 40가 출력 데이타 스트림 DQout를 동조하기 위해 채용된다. 출력 데이타 DQ는 DLLCLK 신호에 의해 D 플립 플롭(DFF)에서 래치된다. 지연은 수신기 지연, 구동기 지연 D 및 플립 플롭 DFF에 의해 도입된 지연의 합이다.
지연 동기 루프(DLL)에 대한 주파수 범위는 다음에 따라 평가될 수 있다. DLL의 최대 주파수는 포인터(도3의 30)의 최소 값과 관련된 최소 지연선 지연 Dmin에 대응된다. kT = R +Dmin + d 또는 fmax = k/(R+Dmin+D). 고 주파수가 수신기 22의 속도를 증가시킴 및/또는 지연선 12의 삽입 지연, Dmin를 감시시키거나 또는 주기 T의 배수에 동조시킴으로써 데이타 경로를 증가시킴에 의해 얻어질 수 있다. 고주파수에서의 동작은 지연선에 의해 도입된 지연이 작다는 것을 뜻한다. 이것은 지터(jitter)를 감소시키기 위해 지연 스텝이 매우 작도록 선택되어야 한다는 것을 의미한다.
DLL의 최소 주파수는 포인터의 최대 값과 관련된 지연선 12의 최대 지연, Dmax에 대응된다. kT = R + Dmax + D 또는 fmin = k/(R+Dmax+D).
일부 목적을 위해, 저 주파수 동작이 요구된다. 연합 전자 소자 공학 위원회(JEDEC)는 소자들이 명목 주파수의 1/2에서 동작하는 것을 요구한다(RMA 타이밍 및 파라미터, Albuquerque, 뉴 멕시코, 1998년 6월 3일의 소 위원회 JC-42 참조). 예를들어, 100㎒ 칩은 50㎒에서 동작할 수 있어야 한다. 이 요구는 칩의 고주파수 동작과 배치된다. 고주파수 동작을 위해서는, 최소 지터가 칩 동작중 지연선 조절에 도입되도록 지연선 12에 포함된 지연 엘리먼트가 매우 소형이어야 한다. 저 주파수 동작을 위해서, 지연선 12에 의해 도입된 지연은 매우 높아야 한다. 유닛 지연이 매우 작기 때문에, 이러한 목적을 위해서는 매우 긴 지연선이 사용되어야 한다. 디지털 DLL의 경우에, 보다 많은 제어 비트가 수정 조작을 위해 요구된다(포인터 신호에 대한 보다 많은 비트). 또한, 지연선에 대한 보다 많은 레이아웃 면적이 칩상에서 요구된다. 저 주파수 동작에 대한 JEDEC 요구는 칩이 짧은 길이의 채널을 갖는 소자(트랜지스터)를 갖는 경우에 충족시키기가 특히 어렵다. 지연 유닛의 짧은 채널 소자에서, 각 지연선 엘리먼트의 유닛 지연은 더 작아지며 이는 지연선에 의해 도입될 수 있는 전체 지연이 더 작아질 수 있고 동작 주파수의 최저 주파수가 증가될 수 있다는 것을 의미한다.
도4를 참조하면, 통상적인 지연선 회로 70가 도시되어 있다. 지연선 70은 위상 비교기 14에 의해 발생된 디지털 워드를 입력시키는 지연 제어 라인 72를 포함한다(도1-도3). 디지털 워드는 2:1 멀티플렉서인 적절한 멀티플렉서를 인에이블한다. 멀티플렉서 74가 디지털 워드의 위치 값에 따라 계층적으로 배치된다. 지연선 입력(IN)은 클록 신호와 같은 주기적인 신호를 수신하며 복수의 지연 유닛 76에 신호를 인가한다. 지연 유닛 76은 입력 주기 신호에 적절한 지연을 제공하기 위한 한쌍의 인버터 78을 포함한다. 인버터들은 정 전압원으로부터 전원공급된다. 지연선 79에 의해 이용되는 지연 유닛 76의 갯수는 제어 라인 72 상의 디지털 워드에 의해 활성화되는 멀티플렉서 74에 의해 정해진다. 2:1 멀티플렉서 74는 소정 갯수의 인버터 쌍을 통해 입력(IN)으로부터 출력(OUT)로 회로를 완결하여 입력 및 출력 신호가 실질적으로 동조되도록 적절한 지연을 제공한다.
따라서, 지연선의 지연 엘리먼트에 공급전압을 변화시킴에 의해 고 주파수 및 저 주파수 동작 양자를 가능하게 하는 지연선에 대한 요구가 존재하게 된다. 또한, 집적 회로에서 지연선을 사용하는 지연 동기 루프 회로에 대한 요구가 존재하게 된다.
도면을 참조하여 본 발명에 대해 상세히 설명하고자 한다.
도1은 종래의 지연 동기 루프의 개략도이다.
도2는 회로 부품에 의해 도입된 지연을 나타내는 지연 엘리먼트를 갖는 종래의 지연 동기 루프의 개략도이다.
도3은 데이타를 래치하기 위해 클록 신호를 플립 플롭에 제공하기 위한 종래의 지연 동기 루프의 개략도이다.
도4는 입력과 출력 사이에 지연을 제공하기 위한 종래의 지연선의 개략도이다.
도5는 본 발명에 따른 전압 발생기를 갖는 지연 동기 루프의 개략도이다.
도6은 지연선을 나타내는 본 발명의 일 실시예의 개략도이다.
도7은 본 발명에 따른 전압 발생기로부터의 전압과 지연에 대한 점선이다.
도8은 지연 엘리먼트와 전압 조절기를 갖는 지연선을 나타내는 본 발명의 또 다른 실시예의 개략도이다.
도9는 지연 엘리먼트와 전압 조절기를 갖는 지연선을 나타내는 본 발명의 또 다른 실시예의 개략도이며, 여기서 지연 엘리먼트는 멀티플렉서이며 제어 신호에 의해 제어된다.
도10은 본 발명에 따라 인버터 스피드에 영향을 미쳐서 지연을 조절하기 위한 트랜지스터를 나타내는 본 발명의 또다른 실시예의 개략도이다.
도11은 본 발명에 따라 다른 회로에 호환될 수 있는 출력을 만들도록 지연선의 출력을 재조절하도록 채용될 수 있는 번역기 회로의 개략도이다.
도12는 본 발명에 따라 사용되는 도11의 번역기 회로를 나타내는 개략도이다.
도13은 본 발명에 따라 조절된 전압을 제공하기 위한 조절기 회로의 개략도이다.
본 발명에 따른 지연선은 입력 및 출력을 접속하며 복수개의 지연 엘리먼트로서, 상기 지연 엘리먼트를 통과하는 신호에 지연이 도입되도록 하는 지연 엘리먼트를 포함한다. 복수개의 지연 엘리먼트에 전력을 조절하기 위한 전압 장치가 포함되며, 여기서 전압 장치는 상기 지연 엘리먼트에 적어도 하나의 소정 전압을 공급하여 상기 지연 엘리먼트의 상기 지연이 상기 소정 전압에 의해 수정될 수 있도록 조절될 수 있다.
본 발명에 따른 지연 동기 루프는, 입력 및 출력을 접속하는 지연선으로서, 복수개의 지연 엘리먼트를 포함하며, 상기 지연 엘리먼트가 지연이 상기 지연 엘리먼트를 통과하는 신호에 지연이 도입되도록 하는 지연선을 포함한다. 상기 입력에 접속되고 상기 지연선에 제어 신호를 제공하기 위해 상기 출력에 접속되어 상기 지연선이 출력 신호를 입력 신호에 동조시키는 지연을 제공하는 위상 비교기가 제공된다. 상기 복수개의 지연 엘리먼트에 전력을 조절하기 위한 전압 장치가 상기 복수개의 지연 엘리먼트를 접속하며, 상기 지연 엘리먼트의 상기 지연이 적어도 하나의 소정 전압에 따라 수정되도록 상기 적어도 하나의 소정 전압을 상기 지연 엘리먼트에 제공하도록 조절가능하다.
클록 회로는, 수신기로부터 지연 입력 신호를 수신하기 위한 입력 노드를 포함한다. 지연된 동기 루프는 상기 입력 노드와 출력 노드를 접속하는 지연선을 갖는다. 지연선은 상기 입력 노드와 상기 출력 노드 사이를 접속하는 복수개의 지연 엘리먼트로서, 상기 지연 엘리먼트를 통과하는 신호에 지연이 도입되도록 하는 지연 엘리먼트, 및 상기 복수개의 지연 엘리먼트에 전력을 조절하기 위한 전압 장치로서, 상기 지연 엘리먼트에 소정 전압을 제공하여 상기 지연 엘리먼트의 상기 지연이 상기 소정 전압에 따라 수정되도록 조절될 수 있는 전압 장치를 포함한다. 위상 비교기는 상기 출력 노드에 결합된다. 위상 비교기는 상기 지연선의 상기 지연을 설정하기 위한 제어 신호를 제공하며 상기 입력 노드를 결합한다. 상기 지연선으로부터 클록 비율 출력에 의해 인에이블되는 플립 플롭이 또한 포함되며 이는 상기 플립 플롭을 통해 드라이버에 데이타 전송을 가능하게 한다.
실시예에서, 상기 복수개의 지연 엘리먼트 각각이 지연 유닛을 포함하며, 상기 지연 유닛이 한쌍의 직렬 접속된 인버터를 포함한다. 상기 복수개의 지연 엘리먼트는 적절한 갯수의 지연 엘리먼트가 지연 제어 신호에 따라 활성화되도록 상기 지연 제어 신호에 따라 멀티플렉스된다. 상기 전압 장치는 바람직하게는 상기 지연 제어 신호에 따라 상기 적어도 하나의 소정 전압을 출력한다. 상기 지연선은 바람직하게는 상기 전압 장치를 조절함에 의해 동작 주파수로부터 검사 주파수로 조절될 수 있다. 상기 검사 주파수가 상기 동작 주파수의 약 절반일 수 있다. 상기 제어 신호가 상기 위상 비교기에 의해 디지털적으로 발생될 수 있다. 상기 지연 동기 루프는 상기 출력 및 상기 위상 비교기 사이를 접속하는 지연 엘리먼트를 더 포함할 수 있다.
본 발명의 목적, 특징 및 장점들은 도면을 참조한 이하의 실시예에 대한 상세한 설명으로부터 보다 명확히 이해될 수 있을 것이다.
본 발명은 지연 회로에 관한 것이며, 보다 상세하게는 다운 소트 능력을 갖도록 채용될 수 있는 지연 동기 루프 회로를 이용하여 데이타 경로에 대한 주파수 범위를 트리밍하기 위한 장치에 관한 것이다. 본 발명은 다양한 공급 전압을 채용하는 지연을 조절하기 위한 회로를 제공한다. 지연선의 엘리먼트에 공급 전압을 변화시킴에 의해, 상기 엘리먼트를 변화시킴없이 지연이 조절될 수 있다. 다양한 전압을 갖는 지연선이 원래 설계되었던 고 주파수 응용 뿐만아니라 칩 테스트와 같은 저 주파수 응용에서도 사용될 수 있는 이점을 갖는다.
도면을 참조하여 본 발명에 대해 상세히 설명하고자 하며 동일 또는 유사한 구성요소에 대해서는 동일한 도면 부호를 부여한다. 먼저 도5를 참조하면, 본 발명에 따른 지연 동기 루프(DLL) 100이 도시되어 있다. 입력 신호 CKin는 지연 선 112와 위상 비교기 114에 대한 입력이다. 위상 비교기 114는 예를들어 주기 사이클을 비교하도록 노드 A 및 B를 분석하는 논리 회로를 포함한다. 출력 신호 CKout가 위상 비교기 114를 이용함에 의해 입력 신호 CKin과 비교된다. 위상 비교기 114는 입력 및 출력 신호 사이에 제로 위상 차가 제공되도록 지연선 112를 설정하거나 조절한다. 이것을 수행하기 위해서, 지연선 112의 지연은 노드 A 및 B 사이의 지연을 동조하도록 증가되거나 감소된다. 지연선 112은 입력 CKin과 출력 CKout 신호가 클록 주기 T 또는 이의 배수값(kT, 여기서 k는 자연수)이 되는 경우에 안정화된다. 도5에 도시된 바와 같이, 포인터 P가 지연선 112를 제어하기 위해 위상 비교기 114에 의해 발생된다. 본 발명에 따르면, 공급 전압 발생기 회로 116가 지연선 112의 지연 엘리먼트에 공급 전압 Vdd를 발생시키거나 조절하는데 사용된다. 전압 발생 회로 116는 이에 따라 공급 전압을 수정하도록 포인터 신호 P를 수신하는 입력 라인 118을 포함할 수 있다.
전압 발생기 회로 116을 사용함에 의해, 본 발명은 DLL 100이 사용되는 회로에 대한 주파수 범위 트리밍을 가능하게 하는 이점을 갖는다. 본 발명의 회로는 f=100㎒ 이상의 고 주파수 응용용으로 설계될 수 있고 또한 예를들어 1/2f에서의 구동 가능에 대한 JEDEC 사양을 만족시킬 수 있는 이점을 갖는다. 공급 전압을 조절함에 의해, 지연 엘리먼트는 공급 전압에 역비례하여 시간 지연의 양 이상 또는 이하로 기여한다. 본 발명의 일실시예에서, 공급 전압 발생기 116는 DLL 100이 형성되는 집적 회로 칩의 동작을 위한 첫번째 전압으로 설정될 수 있으며, 집적 회로 칩을 테스트하기 위한 두번째 전압으로 설정될 수 있다. 실시예에서, 전압 발생기 116는 제어 신호 M을 인가함에 의해 설정될 수 있는 두개 이상의 이산된 전압을 포함할 수 있다. 또한, DLL 100이 전압 발생기 116으로부터의 전압 출력을 제어하도록 포인터 P를 제공함에 의해 보상될 수 있는 것이 변형예이다. 전압 발생기 116은 서로 다른 지연 엘리먼트에 서로 다른 이산 전압을 동시에 또는 서로 다른 시간에 제공할 수 있다. 이것은 전압 발생기 116 회로 또는 전압 발생기 116 외부에서 구현될 수 있다.
도6 및 도7을 참조하면, 도6은 본 발명에 따른 지연선 200의 일 실시예를 나타내고, 도7은 지연선 200에 대한 공급 전압 Vdd 대 지연의 직선을 나타낸다. 지연선 200은 주기 신호, 예를들어 클록 신호를 각각 수신하고 출력하기 위한 입력(IN) 및 출력(OUT)을 포함한다. 지연선 200은 인버터와 같은 게이트를 포함하는 복수개의 지연 엘리먼트를 포함할 수 있으며, 다른 게이트 또는 회로가 지연선 200의 지연을 제공하는데 사용될 수 있다. 지연선의 게이트들은 Vdd를 공급하는 공급 전압 발생기 202에 의해 전원공급된다. 도7에 도시된 바와 같이, 공급 전압 Vdd가 증가됨에 따라 지연선 200의 지연이 감소된다. 지연선 200의 지연과 공급 전압 Vdd 사이에 음의 기울기의 선형 관계가 도시되어 있으나, 이들 파라미터간에 다른 관계가 사용될 수 있다. 또한, 지연선 200의 응용에 따라, 공급 전압의 다른 범위 및 지연이 이용될 수 있다. 지연선 200의 동작 중에, 제어 라인, 비교기, 피드백 루프 또는 다른 소자들이 요구되는 지연에 따라 공급 전압 Vdd를 제어하는데에 이용될 수 있다.
도8을 참조하면, 본 발명의 또 다른 지연선 300이 도시되어 있다. 지연선 300은 복수개의 지연 유닛 302을 포함한다. 바람직한 실시예에서, 지연선 302은 복수개의 직렬 접속 인버터 304를 포함한다. 다른 지연 유닛 또는 회로, 예를들어 단순 RC 회로가 또한 사용될 수 있다. 전압 발생기 회로 306는 각각의 인버터 304에 결합되어 이들에 전력을 공급한다. 실시예에서, 전압 발생기 회로 306가 제어 신호를 제공하여 전압 발생기로부터 공급 전압 Vdd 출력을 수정하기 위해 제어 신호를 제공하도록 주기적 입력 신호를 주기적 출력 신호에 분석하는 피드백 루프 308 및/또는 위상 비교기에 의해 제어될 수 있다. 본 발명의 또다른 실시예에서, 제어 신호 C가 전압 발생기 306의 공급 전압 Vdd를 조절하기 위해 포함될 수 있다. 신호 C는 출력될 공급전압에 비례하는 값을 갖는 디지털 워드일 수 있다. 디지털 워드는 로직 또는 다른 회로에 의해 공급될 수 있다. 이러한 방식으로, 지연이 위에서 설명한 바와 같은 지연선 300을 통해 조절될 수 있다. 다른 실시예에서, 지연 유닛 302이 지연선 300에서 목적하는 지연을 달성하기 위해 개별적으로 제어된다. 전압 발생기 306가 설계 및 요구되는 지연에 따라 동일한 공급 전압(Vdd1= Vdd2= Vdd3) 또는 다른 전압 Vdd1⑤ Vdd2⑤ Vdd3또는 이들의 조합을 출력할 수 있다.
도9를 참조하면, 본 발명에 따른 지연선의 또 다른 실시예가 도시되어 있다. 지연선 회로 400이 도시된다. 지연선 400은 위상 비교기 404에 의해 발생된 디지털 워드를 입력하는 지연 제어 라인 402를 포함한다. 디지털 워드는 적절한 멀티플렉서 406, 예를들어 2:1 멀티플렉서를 인에이블한다. 멀티플렉서 406는 디지털 워드의 위치 값에 따라 계층적으로 배치된다. 지연선 입력(IN)은 클록 신호와 같은 주기적 신호를 수신하고 복수개의 지연 유닛 408에 신호를 인가한다. 지연 유닛 408은 각각 바람직하게는 입력 주기 회로에 적절한 지연을 공급하기 위한 한 쌍의 인버터 410을 포함한다. 지연선 400에 사용된 지연 유닛 408의 갯수는 제어 라인 402 상의 디지털 워드에 의해 활성화되는 멀티플렉서 406에 의해 설정된다. 멀티플렉서 406는 소정 갯수의 인버터 쌍을 통해 입력(IN)으로부터 출력(OUT)으로 회로를 완결하여 입력 및 출력 신호가 실질적으로 동조되도록 적절한 지연을 제공한다. 본 발명에 따르면, 공급 전압 Vdd이 지연 제어 신호에 따라 전압 발생기 412에 의해 수정되거나 다른 실시예에서는 Vdd가 소정 주파수에서 사용되기 위해 지연선 400을 수정하는 특정 값으로 설정될 수 있다. 예를들어, 첫번째 주파수에 대한 Vdd에 대해 첫번째 전압이 이용될 수 있으며, 두번째 주파수에 대한 Vdd에 대해 두번째 전압이 이용될 수 있으며, 여기서 첫번째 주파수는 동작 주파수이며 두번째 주파수는 더 낮은 주파수, 예를들어 동작 주파수의 약 1/2인 주파수이다. 실시예에서, 더 느린 주파수가 검사에 사용될 수 있으며 또한 집적 회로는 더 느린 주파수에서의 속도를 갖는 더 느린 소자로서, 즉 100㎒에서 동작할 수 있는 칩이 본 발명을 적용함에 의해 60㎒에서 동작하는 칩으로서 판매될 수 있다. 본 발명을 이용함에 의해 Dmin 및 Dmax가 동작 주파수를 향상시키기 위해 감소될 수 있기 때문에 도3을 참조하여 설명한 fmax 및 fmin가 보다 큰 마진(margin)을 가질 수 있다.
도10을 참조하면, 본 발명의 다른 실시예가 도시되어 있다. 지연선 회로 500는 복수개의 지연 유닛 502을 포함한다. 각 지연 유닛 502은 바람직하게는 P 타입 전계 효과 트랜지스터(PFET) 508과 N 타입 전계 효과 트랜지스터(NFET) 510를 포함하는 인버터 504를 포함한다. 본 발명의 실시예에서, NFET 512 및 PFET 514에는 인버터 504가 직렬로 접속되어(소오스에서 드레인으로) 포함되어 있다. NFET 512 및 PFET 514는 전압 조절 회로 516에 의해 제어될 수 있도록 조절된다. 전압 조절 회로 516는 고 전압 조절 회로 418와 각각 제어 신호에 따라 PFET 514 및 NFET 512에 조절할 수 있도록 전압을 공급하는 저 전압 조절 회로 520를 포함한다. 제어 신호가 피드백 루프에 의해 공급되거나 또는 외부 설정 모드 또는 스위치에 의해 공급될 수 있다. 이러한 방식으로, 지연선 500에서의 지연이 PFET 514 및 NFET 512를 이용하여 인버터 504의 속도를 조절할 수 있도록 제어함에 의해서 조절되도록 제어된다. 조절기 518 및 520으로부터 각각 고 제어 전압 및/또는 저 제어 전압을 조절함에 의해, PFET 514 및 NFET 512가 인버터 504의 지연보다 더 많거나 더 적은 지연을 제공하도록 수정된 저항을 갖게 된다.
다른 회로가 또한 이용될 수 있다. 예를들어, 지연을 공급하기 위해 인버터 대신에, 게이트 신호에 따라 저항이 증가되는 개별 트랜지스터가 사용될 수 있다. 더 많은 또는 더 적은 지연이 요구됨에 따라 더 많은 또는 더 적은 갯수의 트랜지스터가 활성화된다. 다른 RC 회로가 또한 사용될 수 있다.
도11을 참조하면, 일부의 경우에, 다른 회로와의 호환성을 제공하기 위해 조절가능한 지연 회로의 출력을 변경하는 것이 요구될 수 있다. 도11에 도시된 바와 같이, 번역기 회로 600가 레벨 번역기로서 사용될 수 있다. 회로 600는 수정된 공급 전압 Vdd을 사용하는 지연 엘리먼트 603(하나의 인버터 601이 도시되어 있음)으로부터의 데이타 출력을 취하며 지연선 공급 전압 Vdd 이상인 공급 전압 Vddx를 이용하여 데이타를 재수정한다. 이러한 방식으로, 다른 회로에 대한 사용에서 호환성을 갖는 번역된 출력이 발생된다. 도12를 참조하면, 번역기 회로 600가 본 발명에 따라 수정된 지연인 지연선 610으로부터 플립 플롭 DFF로 출력을 번역하기 위하여 지연선 610과 플립 플롭 DFF 사이에서 사용된다. 번역된 출력은 플립 플롭 DFF에 대한 사용에 있어서 호환성을 갖는다.
도13을 참조하면, 본 발명에 따라 채용될 수 있는 전압 조절기 회로 700가 도시되어 있다. 전압 조절기 또는 발생기 회로 700가 분리된 유닛로서 DLL 100에 포함될 수 있거나 또는 DLL에서 노이즈를 감소시키기 위해 도입될 수 있는 전압 발생기 회로가 공급 전압을 지연 엘리먼트에 조절하는데 사용될 수 있다. 전압 발생기 회로 700은 n 탭(tap)을 갖는 전압 분배기 702를 포함한다. 전압 분배기 702는 조절된 공급 전압을 기준 전압들 V1내지 Vn의 세트로 분리한다. n 대 1 멀티플렉서 704는 기준 전압중 하나를 선택하여 비교기 706의 기준 전압 입력 a에 전압을 입력한다. 기준 전압 a는 멀티플렉서 704에 대한 제어 입력 신호 입력에 따라 선택된다. 제어 입력 신호는 피드백 루프, 또는 위상 비교기(예를들어, 위상 비교기 404) 또는 외부 소스로부터 존재할 수 있다. 비교 전압은 다른 전압 분배기 711를 이용하여 지연선용 전압 공급원으로부터 유도되며 비교기 706의 비교 입력 b에 접속된다. 비교기 706가 기준 전압이 비교 전압 이상인 것을 감지한 경우에, 비교기 706의 출력이 공급 전류로 조절 장치 710를 턴온시키며 전압 Vdd을 증가시킨다. 비교 전압 이상으로 기준 전압이 더 차이나는 것은 조절 장치 710가 더 어렵게 턴온되도록 하여 보다 많은 전류가 Vdd로 공급되도록 한다. 기준 전압이 비교 전압 이하인 경우에, 조절 장치는 비교기 706에 의해 턴오프되며 어떠한 전류도 Vdd로 흐르지 않게 된다. 이러한 방식으로, 제어 입력이 소정의 범위 내에서 지연선 712에 전압을 수정하도록 만들어 진다.
본 발명에 대해 지연 회로를 참조하여 설명하였다. 본 발명은 다양한 장치, 바람직하게는 집적 회로 장치에 사용될 수 있다. 이러한 장치에는 다이나믹 랜덤 액세스 메모리(DRAM) 등, 프로세서 또는 회로 지연의 결과로 동조를 요하는 다른 회로를 사용할 수 있다. 본 발명은 위에서 설명한 바와 같이 도3에 도시된 회로에서 사용될 수 있다. 도3을 참조하면, 고 주파 동작에 대해, 지연선 12에 포함된 지연 엘리먼트가 정상적으로는 매우 작아서 최소 지터가 칩 동작 중에 지연선 조절에 의해 도입되어야 한다. 그러나, 본 발명에 따르면, 낮은 동작 또는 검사 주파수를 달성하기 위해서, 지연 엘리먼트로의 공급 전압이 조절되어 충분한 지연을 제공하면서 증가하는 지터를 갖는 대형의 지연 유닛을 가능하게하는 이점을 갖는다. 저 주파수 동작을 위해서, 정상적으로 지연선 12에 의해 도입되는 지연은 매우 높아야 한다. 유닛 지연이 정상적으로는 매우 작기 때문에, 매우 긴 지연선이 이러한 목적을 위해서 사용되어야 한다. 디지털 DLL의 경우에, 보다 많은 제어 비트(포인터 신호를 위한 보다 많은 비트)가 수정 동작을 위해 요구된다. 또한, 지연선에 대한 보다 넓은 레이아웃 면적이 칩상에서 요구된다. 본 발명에 따르면, 지연 엘리먼트에 대해 공급 전압을 조절하거나 트리밍함에 의해, 지연선의 길이가 증가되거나 지연선의 레이아웃 면적이 증가될 필요가 없다. 본 발명에 따르면 저 주파수 동작에 대한 JEDEC 요구(위에서 설명한 바와 같은)가 충족된다. 또한, 짧은 채널 길이 트랜지스터가 본 발명을 이용하여 보상된다는 이점이 있다. 짧은 채널 길이는 칩 스피드를 증가시키는데 기여하며 본 발명을 사용함에 의해 증가된 스피드가 보상될 수 있으며 이에 의해 감소된 주파수 동작이 얻어진다.
본 발명에 대해 메모리 칩용 집적 회로의 경우를 예로하여 설명하였다. 그러나, 본 발명은 이보다 더 넓은 범위를 가지며 프로세서 칩, 내장형 다이나믹 랜덤 액세스 메모리(DRAM), 특정 집적 회로(ASIC) 응용 또는 지연 보상 또는 트래킹이 요구되는 다른 회로에서도 이용될 수 있다.
지연선에 대한 신규한 주파수 범위 트리밍에 대해 바람직한 실시예를 설명하였으나(이는 본 발명을 설명하고자 하는 것이며 제한하고자 하는 것은 아님), 본 발명으로부터 본 발명에 대한 수정 및 변경이 당업자의 견지에서 또한 가능하다. 따라서, 특허청구범위에 따른 본 발명의 사상 및 범위 내에서, 개시된 본 발명의 특정 실시예에 변경이 가능하다는 것을 당업자라면 이해할 수 있을 것이다. 특허법에서 요구하는 사항에 따라 본 발명에 대해 상세히 설명하였으나, 청구하고자 하는 바는 특허청구범위에 의해 정해진다.

Claims (24)

  1. 입력 및 출력을 접속하는 복수개의 지연 엘리먼트로서, 상기 지연 엘리먼트를 통과하는 신호에 지연이 도입되도록 하는 지연 엘리먼트; 및
    상기 복수개의 지연 엘리먼트에 전력을 조절하기 위한 전압 장치로서, 상기 지연 엘리먼트에 적어도 하나의 소정 전압을 제공하도록 조절될 수 있어서 상기 지연 엘리먼트의 상기 지연이 상기 적어도 하나의 소정 전압에 따라 수정되도록 하는 전압 장치를 포함하는 것을 특징으로 하는 지연선.
  2. 제 1 항에 있어서, 상기 복수개의 지연 엘리먼트 각각이 지연 유닛을 포함하며, 상기 지연 유닛이 한쌍의 직렬 접속된 인버터를 포함하는 것을 특징으로 하는 지연선.
  3. 제 1 항에 있어서, 상기 복수개의 지연 엘리먼트는 적절한 갯수의 지연 엘리먼트가 지연 제어 신호에 따라 활성화되도록 상기 지연 제어 신호에 따라 멀티플렉스되는 것을 특징으로 하는 지연선.
  4. 제 3 항에 있어서, 상기 전압 장치가 상기 지연 제어 신호에 따라 상기 적어도 하나의 소정 전압을 출력하는 것을 특징으로 하는 지연선.
  5. 제 1 항에 있어서, 상기 전압 장치가 적어도 두개의 정 전압 레벨을 공급하는 것을 특징으로 하는 지연선.
  6. 제 1 항에 있어서, 상기 지연선이 상기 전압 장치를 조절함에 의해 동작 주파수로부터 저 주파수로 조절될 수 있는 것을 특징으로 하는 지연선.
  7. 제 6 항에 있어서, 상기 저 주파수가 상기 동작 주파수의 약 절반인 것을 특징으로 하는 지연선.
  8. 입력 및 출력을 접속하는 지연선으로서, 복수개의 지연 엘리먼트를 포함하며, 상기 지연 엘리먼트가 지연이 상기 지연 엘리먼트를 통과하는 신호에 지연이 도입되도록 하는 지연선;
    상기 입력에 접속되고 상기 지연선에 제어 신호를 제공하기 위해 상기 출력에 접속되어 상기 지연선이 출력 신호를 입력 신호에 동조시키는 지연을 제공하는 위상 비교기; 및
    상기 복수개의 지연 엘리먼트를 접속하며 상기 복수개의 지연 엘리먼트에 전력을 조절하기 위한 전압 장치로서, 상기 지연 엘리먼트의 상기 지연이 적어도 하나의 소정 전압에 따라 수정되도록 상기 적어도 하나의 소정 전압을 상기 지연 엘리먼트에 제공하도록 조절가능한 전압 장치를 포함하는 것을 특징으로 하는 지연 동기 루프(delay locked loop).
  9. 제 8 항에 있어서, 상기 복수개의 지연 엘리먼트 각각은 한쌍의 직렬 접속된 인버터를 포함하는 지연 유닛을 포함하는 것을 특징으로 하는 지연 동기 루프.
  10. 제 8 항에 있어서, 상기 복수개의 지연 엘리먼트는 적절한 갯수의 지연 엘리먼트가 지연 제어 신호에 따라 활성화되도록 상기 지연 제어 신호에 따라 멀티플렉스되는 것을 특징으로 하는 지연 동기 루프.
  11. 제 8 항에 있어서, 상기 전압 장치가 상기 지연 제어 신호에 따라 상기 적어도 하나의 소정 전압을 출력하는 것을 특징으로 하는 지연 동기 루프.
  12. 제 8 항에 있어서, 상기 전압 장치가 적어도 두개의 정 전압 레벨을 공급하는 것을 특징으로 하는 지연 동기 루프.
  13. 제 8 항에 있어서, 상기 제어 신호가 상기 위상 비교기에 의해 디지털적으로 발생되는 것을 특징으로 하는 지연 동기 루프.
  14. 제 8 항에 있어서, 상기 출력 및 상기 위상 비교기 사이를 접속하는 지연 엘리먼트를 더 포함하는 것을 특징으로 하는 지연 동기 루프.
  15. 제 8 항에 있어서, 상기 지연선이 상기 전압 장치를 조절함에 의해 동작 주파수로부터 저 주파수로 조절될 수 있는 것을 특징으로 하는 지연 동기 루프.
  16. 제 15 항에 있어서, 상기 저 주파수가 상기 동작 주파수의 약 절반인 것을 특징으로 하는 지연 동기 루프.
  17. 수신기로부터 지연 입력 신호를 수신하기 위한 입력 노드;
    상기 입력 노드와 출력 노드를 접속하는 지연선을 갖는 지연된 동기 루프로서,
    상기 입력 노드와 상기 출력 노드 사이를 접속하는 복수개의 지연 엘리먼트로서, 상기 지연 엘리먼트를 통과하는 신호에 지연이 도입되도록 하는 지연 엘리먼트, 및
    상기 복수개의 지연 엘리먼트에 전력을 조절하기 위한 전압 장치로서, 상기 지연 엘리먼트에 소정 전압을 제공하여 상기 지연 엘리먼트의 상기 지연이 상기 소정 전압에 따라 수정되도록 조절될 수 있는 전압 장치를 포함하는 지연된 동기 루프;
    상기 출력 노드를 결합하고 상기 입력 노드를 결합하며 상기 지연선의 상기 지연을 설정하기 위한 제어 신호를 제공하기 위한 위상 비교기; 및
    상기 지연선으로부터 클록 비율 출력에 의해 인에이블되는 플립 플롭으로서, 상기 플립 플롭을 통해 드라이버에 데이타 전송을 가능하게 하는 플립 플롭을 포함하는 것을 특징으로 하는 클록 회로.
  18. 제 17 항에 있어서, 복수개의 지연 엘리먼트 각각이 지연 유닛을 포함하며, 상기 지연 유닛이 한쌍의 직렬 접속된 인버터를 포함하는 것을 특징으로 하는 클록 회로.
  19. 제 17 항에 있어서, 상기 복수개의 지연 엘리먼트는 적절한 갯수의 지연 엘리먼트가 지연 제어 신호에 따라 활성화되도록 상기 지연 제어 신호에 따라 멀티플렉스되는 것을 특징으로 하는 클록 회로.
  20. 제 17 항에 있어서, 상기 전압 장치가 상기 제어 신호에 따라 전압을 출력하는 것을 특징으로 하는 클록 회로.
  21. 제 17 항에 있어서, 상기 전압 장치가 적어도 두개의 정 전압 레벨을 공급하는 것을 특징으로 하는 클록 회로.
  22. 제 17 항에 있어서, 상기 제어 신호가 상기 위상 비교기에 의해 디지털적으로 발생되는 것을 특징으로 하는 클록 회로.
  23. 제 17 항에 있어서, 상기 지연선이 상기 전압 장치를 조절함에 의해 동작 주파수로부터 저 주파수로 조절될 수 있는 것을 특징으로 하는 클록 회로.
  24. 제 23 항에 있어서, 상기 저 주파수가 상기 동작 주파수의 약 절반인 것을 특징으로 하는 클록 회로.
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