CN103873038B - 一种延时时间调整电路、方法和集成电路 - Google Patents

一种延时时间调整电路、方法和集成电路 Download PDF

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Abstract

本发明公开了一种延时时间调整电路，延时时间调整电路中的参考信号电路产生一个以上参考信号给模数转换电路；输入信号电路产生输入信号给模数转换电路，所述输入信号的电压由所需延时时间确定；模数转换电路比较所述输入信号和一个以上参考信号的电压，输出数字信号到数字逻辑芯片；数字逻辑芯片根据所述数字信号确定延时时间，开始延时；本发明同时还公开了一种延时时间调整方法和集成电路，通过本发明的方案，能够数字化的确定延时时间，提高了延时时间的调整精准度，并可以通过改变输入信号的电压调整延时时间，减小了电路损耗和成本开销。

Description

一种延时时间调整电路、方法和集成电路
技术领域
本发明涉及延时技术，尤其涉及一种延时时间调整电路、方法和集成电路。
背景技术
目前，延时电路的延时时间通常基于对电容的充电时间，针对延时电路的延时时间的调整，需要调整延时电路的阻-容(RC)元件的参数，进而调整电容的充电时间。由于电容的充电时间取决于电容的容量和充电电流的大小，在充电电流很小时，需要较大容量的电容，这样将增加电路损耗和成本开销，不利于电路设计。
另外，由于电容的容量和充电电流的大小均容易受到外部电路干扰，会有较大误差，将导致延时电路的延时时间精准度较低。
发明内容
为解决现有技术中的问题，本发明提供一种延时时间调整电路、方法和集成电路。
为达到上述目的，本发明的技术方案是这样实现的：
本发明提供的一种延时时间调整电路，该电路包括：参考信号电路、输入信号电路、模数转换电路、数字逻辑芯片；其中，
所述参考信号电路，配置为产生一个以上参考信号给模数转换电路；
所述输入信号电路，配置为产生输入信号给模数转换电路；
所述模数转换电路，配置为比较所述输入信号和一个以上参考信号的电压，输出数字信号到数字逻辑芯片；
所述数字逻辑芯片，配置为根据所述数字信号确定延时时间。
本发明提供的一种延时时间调整方法，该方法包括：
根据所需延时时间确定输入信号的电压，将输入信号和一个以上参考信号传送给模数转换电路；模数转换电路比较所述输入信号和一个以上参考信号的电压，输出数字信号；根据所述数字信号确定延时时间。
本发明提供的一种集成电路，该集成电路包括：延时时间调整电路、延时电路、动作电路；其中，
所述延时时间调整电路，配置为比较输入信号和一个以上参考信号的电压，得到数字信号，根据所述数字信号确定延时时间，在延时电路被触发时，向延时电路提供所述延时时间；
所述延时电路，配置为在被触发时，按照延时时间调整电路提供的延时时间进行延时，在延时时间到时，向动作模块输出指示信号；
所述动作电路，配置为接收所述指示信号，根据所述指示信号执行相应的动作。
本发明提供了一种延时时间调整电路、方法和集成电路，延时时间调整电路中的参考信号电路产生一个以上参考信号给模数转换电路；输入信号电路产生输入信号给模数转换电路；模数转换电路比较所述输入信号和一个以上参考信号的电压，输出数字信号到数字逻辑芯片；数字逻辑芯片根据所述数字信号确定延时时间；如此，能够数字化的确定延时时间，提高延时时间的调整精准度；并且，可以通过改变输入信号的电压调整延时时间，减小电路损耗和成本开销。
附图说明
图1为现有技术中一种延时电路的示意图；
图2为本发明实施例提供的延时时间调整电路示意图；
图3为本发明实施例提供的参考信号电路示意图；
图4为本发明实施例提供的参考信号电路、输入信号电路、模数转换电路之间的连接关系示意图；
图5为本发明实施例提供的开关电路示意图；
图6为本发明实施例提供的集成电路的结构示意图。
具体实施方式
现今的延时电路，如图1所示，包括：电流源Q1、电容C1、第一电阻R1、第二电阻R2、比较器P1；电流源Q1对电容C1充电，第一电阻R1和第二电阻R2对电池电压进行分压，并将第二电阻R2上的电压输入到比较器P1的负极；当电容C1上的电压大于第二电阻R2上的电压时，比较器P1由输出负信号变为输出正信号，其中，电容C1上的电压由0到大于第二电阻R2上的电压的时间为延时电路的延时时间；
这里，在电流源Q1提供的充电电流小于等于100nA时，在需要相同的延时时间的情况下，需要较大容量的电容C1，这样将增加电路损耗和成本开销，不利于电路设计；另外，由于电容C1的容量和充电电流的大小均会有较大误差，不利于延时电路的延时时间调整。
本发明的基本思想是：由延时时间调整电路中的参考信号电路产生一个以上参考信号给模数转换电路；输入信号电路产生输入信号给模数转换电路；模数转换电路比较所述输入信号和一个以上参考信号的电压，输出数字信号到数字逻辑芯片；数字逻辑芯片根据所述数字信号确定延时时间。
下面通过附图及具体实施例对本发明做进一步的详细说明。
本发明实现一种延时时间调整电路，如图2所示，该延时时间调整电路包括：参考信号电路21、输入信号电路22、模数转换电路23、数字逻辑芯片24；其中，
参考信号电路21，配置为产生一个以上参考信号给模数转换电路23；
输入信号电路22，配置为产生输入信号给模数转换电路23；
其中，所述输入信号的电压由所需延时时间确定；
模数转换电路23，配置为比较所述输入信号和一个以上参考信号的电压，输出数字信号到数字逻辑芯片24；
数字逻辑芯片24，配置为根据所述数字信号确定延时时间；
所述参考信号电路21，具体配置为通过一个以上电阻串联、对电源信号进行分压，产生一个以上参考信号，如图3和4所示，电源信号的电压为电池电压VBAT，分压精度为1％，产生六个参考信号，需要100个相同阻值的电阻串联，相对于接地端(GND)最近的X个电阻产生第一参考信号Ref1，最近的Y个电阻产生第二参考信号Ref2，最近的Z个电阻产生第三参考信号Ref3，最近的L个电阻产生第四参考信号Ref4，最近的M个电阻产生第五参考信号Ref5，最近的N个电阻产生第六参考信号Ref6，其中，X＜Y＜Z＜L＜M＜N，N≤100；需要说明的是：上述产生六个参考信号的方案仅为具体实例，在需要产生其他数量参考信号时，如产生五个或七个参考信号时，与上述实例类似。
所述输入信号电路22，如图4所示，包括：开关电路SW1、内部电阻R3和外部电阻R4；其中，开关电路SW1、内部电阻R3和外部电阻R4串联连接；
所述开关电路SW1，配置为在接收端OE接收到使能信号时，开关闭合，将电源信号输入到内部电阻R3和外部电阻R4的串联线路上；
这里，所述电源信号的电压为电池电压VBAT；
所述外部电阻R4，配置为对电源信号进行分压后，产生输入信号给模数转换电路，外部电阻R4的阻值越大，产生输入信号的电压越高；
这样，可以根据所需延时时间的不同，调整外部电阻R4的阻值，进而调整输入信号的电压；
所述开关电路SW1，如图5所示，包括：第一PMOS P1、第一NMOS N1、第二PMOS P2，其中，第一PMOS P1的源极连接电源信号，栅极连接接收端OE，漏极连接第一NMOS N1的漏极；第一NMOS N1的源极接地，栅极连接接收端OE，漏极连接第一PMOS P1的漏极；第一PMOS P1与第一NMOS N1的漏极均连接到第二PMOS P2的栅极，第二PMOS P2的源极连接电源信号，漏极作为输出端，连接内部电阻R3；当接收端OE接收到使能信号、即高电平时，第一PMOS P1截止，第一NMOS N1导通，第二PMOS P2的栅极电压被拉低，第二PMOS P2导通，将电源信号输入到内部电阻R3。
所述模数转换电路23包括一个以上比较器，每个比较器对应接入一个参考信号，各比较器按照接入的参考信号的电压高低，由高至低排列，并接入同一个输入信号，各比较器比较自身输入的参考信号与输入信号的电压，当输入信号的电压大于自身输入的参考信号的电压时，自身输出高电平，即数字信号1，当输入信号的电压不大于自身输入的参考信号的电压时，自身输出低电平，即数字信号0，各比较器将自身输出的数字信号传入数字逻辑芯片24；
如图4所示，在有六个参考信号时，所述模数转换电路23包括六个比较器，六个参考信号分别对应输入到六个比较器中，其中，高三位的比较器的输入MOS管为NMOS，低三位的比较器的输入MOS管为PMOS，各比较器接收输入信号，并比较自身输入的参考信号与输入信号的电压，当输入信号的电压大于自身输入的参考信号的电压时，自身输出高电平，即数字信号1，当输入信号的电压不大于自身输入的参考信号的电压时，自身输出低电平，即数字信号0；这里，高三位的比较器的参考信号的电压高于低三位的比较器的参考信号的电压；
所述数字逻辑芯片24，具体配置为根据所述数字信号确定延时比例，将确定的延时比例乘以基准时间得到延时时间。
所述数字逻辑芯片24根据所述数字信号确定延时比例，一般可以是：预先将各数字信号与延时比例的对应关系存入数字逻辑芯片24，数字逻辑芯片24根据模数转换电路23输出的数字信号，按照所述对应关系查找出对应的延时比例。
表1给出了图4中内部电阻R3、外部电阻R4的阻值，与模数转换电路23输出的数字信号、延时时间、延时比例的对应关系，其中，GND表示内部电阻R3与外部电阻R4的公共端接地的情况、即输入信号为地信号的情况，VBAT表示内部电阻R3与外部电阻R4的公共端接电池电压VBAT的情况、即输入信号为电源信号的情况；可以看出，在内部电阻R3与外部电阻R4的公共端接电池电压VBAT的情况下，模数转换电路中的六个比较器均输出数字信号1，延时时间为7.5秒(s)，延时比例为1，也即基准时间为7.5秒；用户可以根据所需的延时时间，参照表1调整外部电阻R4的阻值即可。
表1
基于上述延时时间调整电路，本发明还提供一种延时时间调整方法，该方法包括：根据所需延时时间确定输入信号的电压，将输入信号和一个以上参考信号传送给模数转换电路；模数转换电路比较所述输入信号和一个以上参考信号的电压，输出数字信号；根据所述数字信号确定延时时间；
这里，所述一个以上参考信号由一个以上电阻串联、对电源信号进行分压得到；
所述输入信号由外部电阻对电源信号进行分压得到，或者所述输入信号为地信号，或者所述输入信号为电源信号；
所述模数转换电路比较所述输入信号和一个以上参考信号的电压，输出数字信号，为：所述模数转换电路包括一个以上比较器，每个比较器对应接入一个参考信号，各比较器按照接入的参考信号的电压高低，由高至低排列，并接入同一个输入信号，各比较器比较自身输入的参考信号与输入信号的电压，当输入信号的电压大于自身输入的参考信号的电压时，自身输出高电平，即数字信号1，当输入信号的电压不大于自身输入的参考信号的电压时，自身输出低电平，即数字信号0；
所述根据所述数字信号确定延时时间为：根据所述数字信号确定延时比例，将确定的延时比例乘以基准时间得到延时时间；
所述根据所述数字信号确定延时比例，一般可以是：预先设置各数字信号与延时比例的对应关系，根据模数转换电路输出的数字信号，按照所述对应关系查找出对应的延时比例。
基于上述延时时间调整电路，本发明还提供一种集成电路，如图6所示，该集成电路包括：延时时间调整电路61、延时电路62、动作电路63；其中，
所述延时时间调整电路61，配置为比较输入信号和一个以上参考信号的电压，得到数字信号，根据所述数字信号确定延时时间，在延时电路62被触发时，向延时电路62提供所述延时时间；
所述延时电路62，配置为在被触发时，按照延时时间调整电路61提供的延时时间进行延时，在延时时间到时，向动作模块63输出指示信号；
所述动作电路63，配置为接收所述指示信号，根据所述指示信号执行相应的动作；
所述延时时间调整电路61如图2所示，该延时时间调整电路包括：参考信号电路21、输入信号电路22、模数转换电路23、数字逻辑芯片24；其中，
参考信号电路21，配置为产生一个以上参考信号给模数转换电路23；
输入信号电路22，配置为产生输入信号给模数转换电路23；
这里，所述输入信号的电压由所需延时时间确定；
模数转换电路23，配置为比较所述输入信号和一个以上参考信号的电压，输出数字信号到数字逻辑芯片24；
数字逻辑芯片24，配置为根据所述数字信号确定延时时间，在延时电路62被触发时，向延时电路62提供所述延时时间；
所述参考信号电路21，具体配置为通过一个以上电阻串联、对电源信号进行分压，产生一个以上参考信号，如图3和4所示，电源信号的电压为电池电压VBAT，分压精度为1％，产生六个参考信号，需要100个相同阻值的电阻串联，相对于接地端(GND)最近的X个电阻产生第一参考信号Ref1，最近的Y个电阻产生第二参考信号Ref2，最近的Z个电阻产生第三参考信号Ref3，最近的L个电阻产生第四参考信号Ref4，最近的M个电阻产生第五参考信号Ref5，最近的N个电阻产生第六参考信号Ref6，其中，X＜Y＜Z＜L＜M＜N，N≤100；需要说明的是：上述产生六个参考信号的方案仅为具体实例，在需要产生其他数量参考信号时，如产生五个或七个参考信号时，与上述实例类似。
所述输入信号电路22，如图4所示，包括：开关电路SW1、内部电阻R3和外部电阻R4；其中，开关电路SW1、内部电阻R3和外部电阻R4串联连接；
所述开关电路SW1，配置为在接收端OE接收到使能信号时，开关闭合，将电源信号输入到内部电阻R3和外部电阻R4的串联线路上；
这里，所述电源信号的电压为电池电压VBAT；
所述外部电阻R4，配置为对电源信号进行分压后，产生输入信号给模数转换电路，外部电阻R4的阻值越大，产生输入信号的电压越高；
这样，可以根据所需延时时间的不同，调整外部电阻R4的阻值，进而调整输入信号的电压；
所述开关电路SW1，如图5所示，包括：第一PMOS P1、第一NMOS N1、第二PMOS P2，其中，第一PMOS P1的源极连接电源信号，栅极连接接收端OE，漏极连接第一NMOS N1的漏极；第一NMOS N1的源极接地，栅极连接接收端OE，漏极连接第一PMOS P1的漏极；第一PMOS P1与第一NMOS N1的漏极均连接到第二PMOS P2的栅极，第二PMOS P2的源极连接电源信号，漏极作为输出端，连接内部电阻R3；当接收端OE接收到使能信号、即高电平时，第一PMOS P1截止，第一NMOS N1导通，第二PMOS P2的栅极电压被拉低，第二PMOS P2导通，将电源信号输入到内部电阻R3。
所述模数转换电路23包括一个以上比较器，每个比较器对应接入一个参考信号，各比较器按照接入的参考信号的电压高低，由高至低排列，并接入同一个输入信号，各比较器比较自身输入的参考信号与输入信号的电压，当输入信号的电压大于自身输入的参考信号的电压时，自身输出高电平，即数字信号1，当输入信号的电压不大于自身输入的参考信号的电压时，自身输出低电平，即数字信号0，各比较器将自身输出的数字信号传入数字逻辑芯片24；
如图4所示，在有六个参考信号时，所述模数转换电路23包括六个比较器，六个参考信号分别对应输入到六个比较器中，其中，高三位的比较器的输入MOS管为NMOS，低三位的比较器的输入MOS管为PMOS，各比较器接收输入信号，并比较自身输入的参考信号与输入信号的电压，当输入信号的电压大于自身输入的参考信号的电压时，自身输出高电平，即数字信号1，当输入信号的电压不大于自身输入的参考信号的电压时，自身输出低电平，即数字信号0；这里，高三位的比较器的参考信号的电压高于低三位的比较器的参考信号的电压；
所述数字逻辑芯片24，具体配置为根据所述数字信号确定延时比例，将确定的延时比例乘以基准时间得到延时时间；
所述数字逻辑芯片24根据所述数字信号确定延时比例，一般可以是：预先将各数字信号与延时比例的对应关系存入数字逻辑芯片24，数字逻辑芯片24根据模数转换电路23输出的数字信号，按照所述对应关系查找出对应的延时比例。
所述动作电路63可以是重启电路、或关机电路等实现具体功能的电路。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (20)

1.一种延时时间调整电路，其特征在于，该电路包括：参考信号电路、输入信号电路、模数转换电路、数字逻辑芯片；其中，
所述参考信号电路，配置为产生一个以上参考信号给模数转换电路；
所述输入信号电路，配置为产生输入信号给模数转换电路；
所述模数转换电路，配置为比较所述输入信号和一个以上参考信号的电压，输出数字信号到数字逻辑芯片；
所述数字逻辑芯片，配置为根据所述数字信号确定延时时间，根据所述数字信号确定延时比例，将确定的延时比例乘以基准时间得到延时时间。
2.根据权利要求1所述的延时时间调整电路，其特征在于，所述参考信号电路，配置为通过一个以上电阻串联、对电源信号进行分压，产生一个以上参考信号。
3.根据权利要求1所述的延时时间调整电路，其特征在于，所述输入信号电路包括：开关电路、内部电阻和外部电阻；其中，开关电路、内部电阻和外部电阻串联连接；
所述开关电路，配置为在接收到使能信号时，开关闭合，将电源信号输入到内部电阻和外部电阻的串联线路上；
所述外部电阻，配置为对电源信号进行分压后，产生输入信号给模数转换电路，所述输入信号的电压由所需延时时间确定。
4.根据权利要求1所述的延时时间调整电路，其特征在于，所述模数转换电路包括一个以上比较器，每个比较器对应接入一个参考信号，各比较器按照接入的参考信号的电压高低，由高至低排列，并接入同一个输入信号。
5.根据权利要求4所述的延时时间调整电路，其特征在于，所述各比较器，配置为比较自身输入的参考信号与输入信号的电压，当输入信号的电压大于自身输入的参考信号的电压时，自身输出数字信号1，当输入信号的电压不大于自身输入的参考信号的电压时，自身输出数字信号0。
6.根据权利要求3所述的延时时间调整电路，其特征在于，所述开关电路包括：第一P型金属氧化物半导体场效应晶体管(PMOS)、第一N型金属氧化物半导体场效应晶体管(NMOS)、第二PMOS，其中，第一PMOS的源极连接电源信号，栅极连接接收端，漏极连接第一NMOS的漏极；第一NMOS的源极接地，栅极连接接收端，漏极连接第一PMOS的漏极；第一PMOS与第一NMOS的漏极均连接到第二PMOS的栅极，第二PMOS的源极连接电源信号，漏极作为输出端。
7.根据权利要求1所述的延时时间调整电路，其特征在于，所述输入信号为地信号或电源信号。
8.一种延时时间调整方法，其特征在于，该方法包括：
根据所需延时时间确定输入信号的电压，将输入信号和一个以上参考信号传送给模数转换电路；模数转换电路比较所述输入信号和一个以上参考信号的电压，输出数字信号；根据所述数字信号确定延时时间；
其中，所述根据所述数字信号确定延时时间包括：
根据所述数字信号确定延时比例；
将确定的延时比例乘以基准时间得到延时时间。
9.根据权利要求8所述的延时时间调整方法，其特征在于，所述一个以上参考信号由一个以上电阻串联、对电源信号进行分压得到。
10.根据权利要求8所述的延时时间调整方法，其特征在于，所述输入信号由外部电阻对电源信号进行分压得到，或者所述输入信号为地信号，或者所述输入信号为电源信号。
11.根据权利要求8所述的延时时间调整方法，其特征在于，所述模数转换电路比较所述输入信号和一个以上参考信号的电压，输出数字信号，为：所述模数转换电路包括一个以上比较器，每个比较器对应接入一个参考信号，各比较器按照接入的参考信号的电压高低，由高至低排列，并接入同一个输入信号，各比较器比较自身输入的参考信号与输入信号的电压，当输入信号的电压大于自身输入的参考信号的电压时，自身输出数字信号1，当输入信号的电压不大于自身输入的参考信号的电压时，自身输出数字信号0。
12.一种集成电路，其特征在于，该集成电路包括：延时时间调整电路、延时电路、动作电路；其中，
所述延时时间调整电路，配置为比较输入信号和一个以上参考信号的电压，得到数字信号，根据所述数字信号确定延时时间，根据所述数字信号确定延时比例，将确定的延时比例乘以基准时间得到延时时间；
所述延时电路，配置为在该延时电路被触发时，使用延时时间进行延时，在延时时间到时，输出指示信号；
所述动作电路，配置为接收所述指示信号，根据所述指示信号执行相应的动作。
13.根据权利要求12所述的集成电路，其特征在于，所述延时时间调整电路包括：参考信号电路、输入信号电路、模数转换电路、数字逻辑芯片；其中，所述参考信号电路，配置为产生一个以上参考信号给模数转换电路；
所述输入信号电路，配置为产生输入信号给模数转换电路；
所述模数转换电路，配置为比较所述输入信号和一个以上参考信号的电压，输出数字信号到数字逻辑芯片；
所述数字逻辑芯片，配置为根据所述数字信号确定延时时间，在延时电路被触发时，向延时电路提供所述延时时间。
14.根据权利要求13所述的集成电路，其特征在于，所述参考信号电路，配置为通过一个以上电阻串联、对电源信号进行分压，产生一个以上参考信号。
15.根据权利要求13所述的集成电路，其特征在于，所述输入信号电路包括：开关电路、内部电阻和外部电阻；其中，开关电路、内部电阻和外部电阻串联连接；
所述开关电路，配置为在接收到使能信号时，开关闭合，将电源信号输入到内部电阻和外部电阻的串联线路上；
所述外部电阻，配置为对电源信号进行分压后，产生输入信号给模数转换电路，所述输入信号的电压由所需延时时间确定。
16.根据权利要求13所述的集成电路，其特征在于，所述模数转换电路包括一个以上比较器，每个比较器对应接入一个参考信号，各比较器按照接入的参考信号的电压高低，由高至低排列，并接入同一个输入信号。
17.根据权利要求16所述的集成电路，其特征在于，所述各比较器，配置为比较自身输入的参考信号与输入信号的电压，当输入信号的电压大于自身输入的参考信号的电压时，自身输出数字信号1，当输入信号的电压不大于自身输入的参考信号的电压时，自身输出数字信号0。
18.根据权利要求13所述的集成电路，其特征在于，所述数字逻辑芯片，配置为根据所述数字信号确定延时比例，将确定的延时比例乘以基准时间得到延时时间。
19.根据权利要求15所述的集成电路，其特征在于，所述开关电路包括：第一PMOS、第一NMOS、第二PMOS，其中，第一PMOS的源极连接电源信号，栅极连接接收端，漏极连接第一NMOS的漏极；第一NMOS的源极接地，栅极连接接收端，漏极连接第一PMOS的漏极；第一PMOS与第一NMOS的漏极均连接到第二PMOS的栅极，第二PMOS的源极连接电源信号，漏极作为输出端。
20.根据权利要求13所述的集成电路，其特征在于，所述输入信号为地信号或电源信号。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3037148B1 (fr) * 2015-06-08 2018-08-17 Stmicroelectronics (Rousset) Sas Mesure de variations d'une tension d'alimentation
CN110442885B (zh) * 2018-05-02 2023-04-07 中国科学院微电子研究所 一种亚阈值组合逻辑电路的优化方法及装置
CN109995349A (zh) * 2019-04-24 2019-07-09 苏州浪潮智能科技有限公司 一种用于减少数字信号上升时间的电路结构及方法
US11012055B2 (en) * 2019-05-17 2021-05-18 Silego Technology Inc. Comparator system
CN112285527A (zh) * 2020-09-25 2021-01-29 杭州加速科技有限公司 测试芯片延时的拟合方法和装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5942937A (en) * 1997-11-19 1999-08-24 Advanced Micro Devices, Inc. Signal detection circuit using a plurality of delay stages with edge detection logic
CN2537116Y (zh) * 2002-01-22 2003-02-19 赵洪楷 一种数字式时间继电器
CN201188605Y (zh) * 2008-04-08 2009-01-28 星安科技股份有限公司 集成电路重置信号的设定电路
CN203086431U (zh) * 2012-12-17 2013-07-24 快捷半导体(苏州)有限公司 一种延时时间调整电路和集成电路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3702038B2 (ja) * 1996-05-14 2005-10-05 株式会社ルネサステクノロジ 遅延回路
US5963071A (en) * 1998-01-22 1999-10-05 Nanoamp Solutions, Inc. Frequency doubler with adjustable duty cycle
US6229364B1 (en) * 1999-03-23 2001-05-08 Infineon Technologies North America Corp. Frequency range trimming for a delay line
US6492922B1 (en) * 2000-12-14 2002-12-10 Xilinx Inc. Anti-aliasing filter with automatic cutoff frequency adaptation
US7132868B2 (en) * 2001-06-27 2006-11-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US7760124B2 (en) * 2008-12-02 2010-07-20 Infineon Technologies Ag System and method for A/D conversion
JP5623877B2 (ja) * 2010-11-15 2014-11-12 ルネサスエレクトロニクス株式会社 半導体集積回路およびその動作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5942937A (en) * 1997-11-19 1999-08-24 Advanced Micro Devices, Inc. Signal detection circuit using a plurality of delay stages with edge detection logic
CN2537116Y (zh) * 2002-01-22 2003-02-19 赵洪楷 一种数字式时间继电器
CN201188605Y (zh) * 2008-04-08 2009-01-28 星安科技股份有限公司 集成电路重置信号的设定电路
CN203086431U (zh) * 2012-12-17 2013-07-24 快捷半导体(苏州)有限公司 一种延时时间调整电路和集成电路

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