TW448629B - Frequency range trimming for a delay line - Google Patents

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經濟部智慧財產局員工消費合作杜印製 448 629 A7 B7 五、發明說明（〖） 發明背景 發明領域 本發明係有關一種延遲線，且更特別的是有關一種利 用延遲閉鎖迴路電路（可以應用其向下揀選能力）爲資 料路徑的頻率範圍施行微調的裝置。 相關技術說明 使用延遲閉鎖迴路（DLL)以比較週期性輸入信號及輸 出信號。依這種方法，吾人能夠將各信號之間的相位差 設定成大約爲零。參照第丨圖，其中顯示的是一個習知 DLL 10»將輸入信號CKin輸入到一個延遲線12以及一 個相位比較器1 4上。藉由使用相位比較器1 4而令輸出 信號CKout與輸入該號CKin作比較。相位比較器14會 設定或調整延遲線1 2以便在輸入與輸出信號之間提供一 個零相位差。當輸入該號CKin與輸出信號CKout之間的 延遲達到一個時脈週期T或是其倍數（kT，其中k是一 個自然數）時延遲線12會穩定下來。吾人可以使用DLL 1 〇而在例如給定積體電路上使輸入時脈與輸出時脈同 步。 參照第2圖，顯示的是一個DLL的應用。DLL 20會包 含由一個接收器22以及一個驅動器24引進的延遲。這 些延遲都是藉由一個延遲元件26而加以補償的。延遲元 件26會於反饋迴路內提供一個延遲補償◎，其中© = R + D。R是由接收器22引進的延遲而D是由驅動器24 引進的延遲。當輸入和輸出時脈CKout和CKin的相位差 本紙張又度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---^----_-------^--------訂---------線·( (請先閱讀背面之注意事項再填寫本頁) 448629 A7 B7 ^_I_ 經濟部智慧財產局員工消費合作社印製 發明說明（>) 變成2kT時也就是說當輸入和輸出信號之間的延遲是等 於時脈週期亦即kT的倍數時，則輸入和輸出時脈CKout 和CK in分別都是同步的。於是，相位比較器1 4會偵測 出兩個輸入元件26與27之間沒有任何相位差。較之輸 入時脈（C Kin)，輸入元件26含有延遲R。較之輸入時脈 (CKin)，輸入元件27含有延遲kT + R，其中T是一個時 脈週期。於如第2圖所示的相關說明中，吾人會調整延 遲線控制信號（指示器）30直到輸入元件26與27呈同 步爲止。 現在參照第3圖，其中顯示的是一個DLL的更明確應 用。使用電路40以便令一個輸出資料流DQout呈同步。 輸出資料DQ是藉由一個DLLCLK信號而自鎖於一個D 型正反器（DFF)內。這個延遲是接收器延遲R、驅動器延 遲D、以及由正反器DFF引進的延遲的總和。 延遲閉鎖迴路（DLL)用的頻率範圍能夠依下列方法加 以評估。DLL是最大頻率會對應到與指示器（第3圖中 的3 0 )上最小數値相關的最小延遲線延遲D min。kT = R + 〇而fm^k/U + D^ + D)，高頻率可以藉由增大接收器 2 2的速率及/或一個資料路徑、藉由減小D ran、塞入延 遲線12的延遲、或藉由與週期T的倍數達成同步而得 到，在高頻率的作業暗示著由延遲線引進的延遲是很小 的，這意指應該選擇非常小的延遲步階以減少跳動現象。 D L L的最小頻率會對應到延遲線1 2上的最大延遲亦即 與指示器上最高數値相關的最小延遲線延遲D max。kT = R + (請先閱讀背面之注咅？事項再填寫本頁) ir ----訂---------線'·---Ί — ^---l·---------- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 448 62 9 A7 B7_五、發明說明（3 ) D max + D 而 f min = k / ( R + D max + D )。 為了某些目的，吾人必需施行低頻作業。聯合電子裝 置工程委員會（JEDEC)要求各裝置在1/2名義頻率上是可 操作的（參見1998年6月3曰於美國新墨西哥州阿布柯 奇市所舉行的「R A Μ的時序和參數」的小組委員會中的 條款JC-42.3C)。例如，一锢10Q百萬赫的晶片應該能夠 在50百萬赫下工作。這値要求是與晶Η的高頻作業是相 抵觸的。對高頻作業而言，延遲線12内所包含的各延遲 元件都必須是非常小使得於晶片作業期間由延遲線調整 引進的跳動是最小的。對低頻作業而言t由延遲線12引 進的延遲必須是非常的。由於單位延羥必須是非常小的， (諳先聞讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 _ · I 式 更長夠增 2 丨加 相 位ϊπ要路!!内能會0enJM74A施器反 數！；需通W元是將3g會器輸號相些 於U上其業單思是1-元制線信反這 。^片有1遲意思 f第字調S個對0 線，晶含If延，意M見位路延這配遲 遲ί在上U各的， Η參數多。將一延 更低 延 0 ^ > un ^ ^ φ Φ ^ ( 0 。置#含的 的II時晶U度較較 以14這中配號包當 長Η同若CI長tbbbs^sgc作化信7適 常㈣ 。eDE路是得--a較72«3織性一兀供 非㈣丨積JE通遲變 比線呈组期單提 用㈣一兀®則短I位制74作SS上 使Eifi位計 > 極位將 一T:相控器值的延號 1 須£的設I}有單遲17Γ由遲制置類。信-5 成 8M 顔 必“號路Η含的延。㈣λ延ϋ位之上性 下^信線1»0於件總業£、輸的路的號76期 的器的(1。元的作J會元多元信元週 目I’示線置足線進的],含字當字脈單入 傾??指遲裝滿遲引率48包位適位時遲輸 這Μ於延的以延線頻第70數使數像延在 在Μ用於短難桓遲小照線之數據收多便 故Lr多用極別一延最參遲生倍根接許以 ，以更多度特每由加 延産的是會於78 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 448 62 9 A7 B7 經濟部智慧財產局員工消費合作杜印製 五、發明說明（4) 器是由一個定常電壓源供應其電力。延遲線7〇內所用延 遲單元7 6的數目是由受到控制線72上數位字元所發動 的多路調制器7 4加以設定的。這個2 1的多路調制器74 會透過預定數目的反相器對而完成從輸入（〖N)到輸出 (OUT)的電路以提供一個適當的延遲使得這些輸入和輸 出信號都是實質同步的。 所以，存在著對一個藉由改變在延遲線之延遲元件上 的供應電壓而同時允許高和低頻作業之延遲線的需求。 存在著對一個會利用積體電路內延遲線的.延遲閉鎖迴路 的需求。 發明總沭 根據本發明的延遲線包含複數連接到一個輸入和一個 輸出的延遲元件，該等延遲元件係用來造成將要引進到 通過延遲元件之信號上的延遲，其中包含一個電壓裝置 以調節送到許多延遲元件上的電力，該電壓裝置是可調 節的而在延遲元件上提供一個預定電壓以便根據該預定 電壓修正延遲元件內的延遲。 根據本發明的延遲閉鎖迴路包含一個連接了一個輸入 和一個輸出的延遲線，該延遲線包含了複數延遲元件’ 該等延遲元件係用來造成將要引進到通過延遲元件之信 號上的延遲，其中有一個相位比較器是連接到該輸入並 耦合到該輸出上而在延遲線上提供一個控制信號以便該 延遲線在輸入信號上提供一個與輸出信號同步的延遲’ 其中有一個電壓裝置是連接到許多延遲元件上以調節送 (請先閱讀背面之注意事項再填寫本頁)

一-^ n I · In _li n UK n n I 本紙張反度適用中國國家標準（CNS)A4規格（210 X 297公t ) 48 62 9 A7 _B7_____ 五、發明說明（f ) 到該複數延遲元件上的電力，該電壓裝置是可調節的而 在延遲元件上提供一個預定電壓以便根據該預定電壓修 正延遲元件內的延遲。 時脈電路包含一個用來從一個接收器接收已延遲信號 的輸入節點。延遲閉鎖迴路含有一個連接到一個輸入節 點及一個輸出節點上的延遲線，該延遲線包含：複數延 遲元件，係連接於該輸入節點與該輸出節點之間，該等 延遲元件係用來造成將要引進到通過延遲元件之信號上 的延遲；以及一個電壓裝置，係用來調節送到許多延遲 元件上的電力，該電壓裝置是可調節的而在延遲元件上 提供一個預定電壓以便根據該預定電壓修正延遲元件內 的延遲，其中有一個相位比較器是耦合於該輸出節點 上，這個相位比較器會提供一個控制信號以設定該延遲 線的延遲，其中也包含了一個因來自延遲線的時脈而呈 動作中的正反器以允許資料透過這個正反器傳輸到一個 驅動器上。 於替代實施例中，該複數延遲元件中每一個都包含了 一個可含有一配對作串聯連接之反相器的延遲單元。該 複數延遲元件可以根據一個延遲控制信號而作多路傳輸 以根據該延遲控制信號發動適當數目的延遲元件，該電 壓裝置最好係根據該延遲控制信號而輸出一個電壓，該 電壓裝置最好至少在兩個恆常電壓位準上供應電壓，該 延遲線係可以藉由調整電壓裝置而呈從操作頻率到測試 頻率的可調節狀態，該測試頻率可以大約是操作頻率的 本紙張尺度適用中國國家標準（CNS)AO見格（210x 297公t ) {請先閱讀背面之注意事項再填寫本頁) 訂---------線丨

經濟部智慧財J局員工消費合作社印M 448 62 9 A7 B7 經濟部智慧財J局員工消費合作社印製 五、發明說明（h) 一半，該控制信號可以由相位比較器依數位方式產生 的，該延遲閉鎖迴路也包含一個連接於該輸出與該相位 比較器之間的延遲元件》 本發明的這些及其他目的、特性、及優點將會因爲以 下參照所附圖示對顯示用實施例的詳細說明而變得更明 顯。 圖式簡單說明 以下將參照附圖以各較佳實施例詳盡地說明本發明。 第1圖係用以顯示一習知延遲閉鎖迴路的簡略圖示。 第2圖係用以顯示一習知延遲閉鎖迴路的簡略圖示， 其中含有一個代表由各電路組件引進之延遲的延遲元 件。 第3圖係用以顯示一用來在正反器上提供一個時脈信 號以便自鎖資料之習知延遲閉鎖迴路的簡略圖示。 第4圖係用以顯示一用來在輸入與輸出間提供一個延 遲之習知延遲線電路的簡略圖示。 第5圖係用以顯示一根據本發明的延遲閉鎖迴路的簡 略圖示 > 其中含有一個電壓產生器。 第6圖係用以顯示一根據本發明某一實施例之延遲線 的簡略圖示》 第7圖係用以顯示根據本發明之延遲對來自電壓產生 器之電壓作圖的曲線。 第8圖係用以顯示一根據本發明另一實施例之延遲線 的簡略圖示*其中含有延遲元件及一個電壓調節器》 {請先閱讀背面之注意事項再填寫本頁) 訂---------線！ 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公f ) 經濟部智慧財產局員工消費合作社印製 dB 62 9 ___B7__五、發明說明（7 ) 第9圖係用以顯示一根據本發明另一實施例之延遲線 的簡略圖示1其中含有延遲元件及一個電壓調節器，這 些延遲元件都是多路調制器且受到一個控制信號的控 制。 第1 〇圖係用以顯示一根據本發明另一實施例之電晶體 的簡略圖示，這個電晶體係用來影響反相器的速率以便 根據本發明調整其延遲。 第丨1圖係闱以顯示一根據本發明另一實施例之轉移電 路的簡略圖示，這個電晶體可以用來重新調整延遲線的 輸出而使該輸出與其他電路相容。 第1 2圖係用以顯示一根據本發明使用第1 1圓之轉移 電路的簡略圖示。 第1 3圖係用以顯示一根據本發明用來提供已調節電壓 之調·節器電路的簡略圖示。 較佳實施例的說明 本發明係有關一種延遲電路，且更特別的是有關一種 利用延遲閉鎖迴路電路（可以應用其向下揀選能力）爲 資料路徑的頻率範圍施行微調的裝置。本發明會提供一 種使用可變供應電壓以調整延遲的電路。藉由變更延遲 線內各元件上的供應電壓，吾人可以在不改變各元件下 調整延遲。有利的是，可以將含有可變電壓的延遲線用 於高頻應用亦即在它們初始設計下的應用以及像晶片測 試之類的低頻應用。 現在依特別詳盡的方式參照附圖’各圖中相同的參考 A7 (請先閱讀背面之注意事項再填寫本頁)

本紙張尺度適用t國國家標準（CNS)A4規格（210x 297公釐） 經濟郤智慧財J局員工消費合作社印製 2ΐ^Β^2 9 α7 ____Β7______ ----一 ' 一 五、發明說明（1 ) 標碼係用來辨識類似或完全相同的元件，一開始參照第5 圖，其中顯示的是根據本發明的延遲閉鎖迴路（DLL) 1 0 0。將輸入信號C K i η輸入到延遲線1 1 2以及相位比較 器Π 4上《相位比較器Π 4包含了一個電路（例如邏輯 電路），這個電路會分析節點Α和Β以比較其上的週期性 循環。藉由使用相位比較器U4而令輸出信號CKout與 輸入信號CKin作比較。相位比較器1 14會設定或調整延 遲線112以便在輸入與輸出信號之間提供一個零相位 差。爲了執行這個程序，令延遲線1 1 2的延遲增大或減 小而使結點A與B之間的延遲同步。當輸入信號CKin 與輸出信號CKout之間的延遲達到一個時脈週期T或是 其倍數（kT，其中k是一個自然數）時延遲線112會穩 定下來。如第5圖所示，由相位比較器1 1 4產生一個指 示器P以便控制延遲線Π 2。根據本發明，使用一個供應 電壓產生器電路Π6以產生並調整送到延遲線112之各 延遲元件上的供應電壓Vdd。電壓產生器電路Π6可能包 含輸入線1 1 8，這些輸入線1 1 8會接收該指示器信號P以 便據此調整供應電壓。 藉由使用電壓產生器電路1 1 6，本發明會有利地允許對其 中利用了 DLL 100的電路施行頻率範圍微調。這個電路 可能有利地設計而用於高頻應用亦即f= 1 〇〇百萬赫或更 高的頻率且仍然會滿足各JEDEC規格例如能在I/2 f工 作。藉由調整供應電壓，各延遲元件會依與供應電壓成 反比的方式對時間延遲作出更大或更小量額的貢獻。於 -1 0- 本紙張尺度適用中國國家標準（CNS)Al規格（210 X 297公坌） —丨丨T-丨— 1丨丨II —二 .丨1丨|丨— —訂丨丨丨丨1丨| - 丨 (諳先閱讀背面之注意事項再填寫本頁) 448 62 9 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（9 ) 某一實施例中，可以將供應電壓產生器Π6設定在第一 電壓以供其上形成有DLL 100的横體電路晶片作業之 用，且可以將之設定在第二電壓以供測試該積體電路晶 片之用。於本實施例中，電壓產生器116可包含兩個或 更多個分離的電壓，這些分離電壓可以藉由施加一個控 制信號Μ而加以設定。可替代地，吾人可以藉由提供指 示器Ρ以控制從電壓產生器116輸出的電壓而使DLL 100 內的變化得到補償。電壓產生器Π6可同時或於不同的 時刻將不同的分離電壓提供給不同的延遲元件1這個程 序可以在電壓產生器116的電路內或是在電壓產生器110 的外部施行。 參照第6和7圖，第6圖顯示的是一種根據本發明某 —實施例的延遲線200,而第7圖顯示的是延遲對用於延 遲線200之供應電壓Vdd作圖的曲線。延遲線200包含 了一個輸入（IN)以及一個輸出（OUT)分別是用來接收以 及輸出一個週期性信號（例如一個時脈信號），延遲線200 可包許多可能含有像反相器之類的閘極的延遲元件，雖 然吾人也可以使用其他閘極或電路以便於延遲線2 0 0內 提供延遲。延遲線的各閘極是由會供應V d d的供應電壓 產生器202賦予電力的。如第7圖所示，當供應電壓Vdd 增加時延遲線2 0 0內的延遲會減小，雖然圖中將延遲對 用於延遲線之供應電壓Vdd作圖的曲線顯示成其間 具有負斜率的線性關係，吾人也可以使用這些參數之間 的其他關係。此外，取決於延遲線200的應用，吾人也 (請先閱讀背面之注意事項再填寫本頁)

訂---------線I 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 在 4 β 6 2 9 Α7 Β7 經濟部智慧財彦局員工消費合作杜印製 五、發明說明（） 可以使用其他範圍內的供應電壓和延遲，於延遲線200 的作業期間，吾人可以使用一個控制線、比較器、反饋 迴路、或其他裝置以根據所需要的延遲控制供應電壓 Vdd。 參照第8圖|其中顯示的是根據本發明另一個實施例 的延遲線300，延遲線300包含許多延遲單元302。於較 佳實施例中，這些延遲單元302都含有一配對作串聯連 接之反相器304。吾人也可以使用像簡單RC電路之類的 其他延遲單元或電路。吾人可以使一個電壓產生器電路 306耦合於每一個反相器304上以便於其上提供電力。於 本實施例中，電壓產生器可能受一個相位比較器及/或 反饋迴路3 08的控制，這個迴路會針對週期性輸出信號 而分析週期性輸入信號以提供一個控制信號而調整從電 壓產生器輸出的供應電壓Vdd。於另一個實施例中’包含 了 一個控制信號C以調整電壓產生器306的供應電壓 Vdd。信號C可爲一個含有正比於將要輸出之供應電壓之 數値的數位字元。這個數位字元可爲由一個邏輯電路或 其他電路所供應的。依這種方法，吾人可以透過如上所 述的延遲線300調整延遲。於另一個實施例中’各延遲 單元3 02是單獨地受到控制以便於延遲線3 00內達成想 要的延遲。電壓產生器306可取決於其設計以及延遲的 需求而輸出一個相同的供應電壓（Vdd, = Vdd 2= Vdd 3)或 是不同的電壓（VddyVdd2#Vdd3)。 參照第9圖，其中顯示的是根據本發明延遲線的另一 (請先閱讀背面之注意事項再填寫本頁) -I ^ n m n B n B^i n n n I · 本紙張尺度適用t國國家標準（CNSM4規格（210 X 297公釐） 448629 A7 B7 經濟部智慧財產局員工湞費合作社印製 五、發明說明（） 個實施例。其中顯示的是一個延遲線電路400。延遲線 400包含用來輸入由相位比較器4〇4所產生之數位字元的 延遲控制線4 〇2。這個數位字元會以例如2 _ 1的倍數使適 當的多路調制器4 0 6呈動作中。多路調制器4 0 6是根據 數位字元的位置値作組織化配置。延遲線輸入（〖N)會接收 像時脈信號之類的週期性信號並將這個信號施加於許多 延遲單元408上。最好每一個延遲單元408都包含一配 對反相器410以便在輸入週期性信號上提供適當的延 遲。延遲線400內所用延遲單元408的數目是由受到控 制線402上數位字元所發動的多路調制器4〇6加以設定 的。這個多路調制器406會透過預定數目的反相器對而 完成從輸入（IN)到輸出（OUT)的電路以提供一個適當的 延遲使得這些輸入和輸出信號都是實質同步的。根據本 發明，供應電壓Vdd可以藉由一個電壓產生器而根據該 延遲控制信號得到調整：或是於另一個實施例中，可以 將Vdd設定在一個特殊數値上以調整用於預定頻率的延 遲線400。例如，在第一頻率上以第一電壓當作Vdd且在 第二頻率上以第二電壓當作Vdd’其中第一頻率是操作頻 率而第二頻率是一個比較慢的頻率（例如大約等於1 /2 的操作頻率）》於某一實施例中，可以將這個比較慢的頻 率用於測試或者吾人可以將這個積體電路當作在比較 Μ h於如 以Μ由中 可掛則圖 Μ » 3 亦W明第 ,Μ 發¾¾ 售本能 出ri行故。 置H施-界 裝_由率邊 级isM頻的 - 百 -等ο 。作多3 慢10售操更-1 較在出其供 的夠片良提 作能晶改in Η將的以fm 下用作小和 率應Η減| 頻的下使f 的明赫以的 慢發萬可述 本紙張尺度適用_國國家標準（CNS)A4規格（21〇χ297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂---------線丨 448629 A7 R7 經濟部智慧財產局員工消費合作社印製 五、發明說明（P ) 參照第10圖，其中顯示的是根據本發明的另一個實施 例。延遲線電路500包含了許多延遲單元502。最好每一 個延遲單元502都包含一個反相器504,這個反相器含有 一個P-型場效電晶體（PFET)5 08以及一個N-型場效電晶 體（NFET)5】0。根據本發明1其中包含了依串聯方式與反 相器504連接的一個NFET 512和一個PFET 514° NFET 5 12和PFET 514都是依可調整方式受到電壓調節器電路 5 1 6的控制。電壓調節器電路5 1 6包含了會分別根據一個 控制信號依可調整方式.將電壓供應到PFET 514和NFET 512上的一個高壓調節器電路518和一個低壓調節器電路 5 20。這個控制信號可爲由一個反饋迴路或是藉由一個外 部設定模式或開關而供應的。依這種方法，藉著利用PFET 514和NFET 512依可調整方式控制反相器504的速率使 跨越延遲500的延遲受到可調整的控制。分別藉由調整 來自調節器電路5 1 8和5 2 0的高位準控制及/或低位準 控制電壓，PFET 5丨4和NFET 512會變更它們的阻抗以 便於反相器504內提供更多或更少的延遲。 吾人也可以使用其他電路。例如，吾人可以使用一些 單獨的電晶體以取代用來供應延遲的反相器，其中根據 一個閘極信號而增加了其阻抗。當吾人需要更多或更少 的延遲時，則發動其數目更多或更少的電晶體。吾人也 可以使用其他的RC電路。 參照第丨1圖於某些例子裡，可存在著更改可調整延遲 電路的輸出以提供與其他電路的相容性的需求》如同第 -1 4- (請先閱讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家標準（CNS)A4規格（2〗〇χ 297公釐〉 448629 A7 B7 經濟邨智慧財產局員工消費合作社印製 五、發明說明（ο ) 11圖中所顯示的，吾人可以使用像位準轉移器之類的轉 移器電路600。電路60 0會取得從延遲元件603(圖中顯 示了一個反相器60 1 )輸出的資料，這個電路會利用經調 整的供應電壓Vdd並利用一個大於或等於延遲線供應電 壓Vdd的供應電壓Vddx以重新調整該資料。依這種方 法，所產生的已轉移輸出是可與其他電路相容的。參照 第丨2圖，在延遲線610與正反器DFF之間使用轉移器電 路6 0 0以便將來自延遲線6 1 0的輸出亦即已根據本發明 調整的延遲轉移到正反器DFF上。現在已轉移的輸出是 與正反器DFF相容的。 參照第13圖，其中顯示的是一種可以根據本發明而使 用的電壓調節器電路700。於DLL 100內包含一個電壓調 節器或產生器電路700以當作一個分開單位或是電壓產 生器電路，吾人可以使用這個電壓產生器電路以減低 DLL 100內的噪訊並用來調整延遲元件上的供應電壓。電 壓調節器電路700包含一個具有η個分路的分壓器7 〇2» 分壓器702會將已調節電壓分割成一組參考電壓ν丨到 νη。一個η對1的多路調制器7〇4會選擇參考電壓之一 並將該電壓輸入到比較器706的一個參考電壓輸入端 上。這個參考電壓a是根據一個輸入到多路調制器704 上的控制輸入信號而選出的。控制輸入信號可能是來自 一個反饋迴路、來自一個相位比較器（例如相位比較器 404 )、或是一個來自外部信號源。利用另一個分壓器7 1 1 從用於延遲線的電壓供應導出一個比較電壓並將之連接 -15- (請先閱讀背面之注意事項再填寫本頁> f--------訂--------線— — — —ΙΙΙΓΙΙΙΙΙ1ΙΙΙΙΙ1 — — — — - 本紙張反度適用中國國家標準（CNS>A4規格（210 X 297公釐） 448629 A7 B7 五、發明說明（β) 到比較器706的一個比較輸入端b上。當比較器706感 測到參考電壓是大於比較電壓時1比較器706的輸出會 將調節裝置7 1 〇打開以供應電流並增加電壓V d d。參考電 壓在比較電壓以上的差異愈大則導致以更強烈方式打開 調節裝置7 ] 0並將更多的電流供應到V d d之內。若參考 電壓是小於比較電壓，則藉由比較器7 0 6關閉該調節裝 置而沒有任何電流會流到Vdd之內。依這種方法，令各 控制輸入於預定範圍內調整延遲線712上的電壓。 吾人已藉由一個顯示用延遲線說明了本發明。本發明 可以應用於很多裝置（最好是積體電路裝置）內。這類 裝置可包含動態隨機存取記憶體（DRAMs)之類、處理器、 或是任何其他需要同步作爲電路延遲結果的電路。本發 明可以應用於如第3圖所示而說明如上的電路中。參照 第3圖對高頻作業而言，延遲線12中所包含的各延遲元 件在正常情況下必須是非常小使得於晶片作業期間由延遲 線調整引進的跳動是最小。不過根據本發明，爲了達成 較低頻率或是測試頻率的操作，可以有利地調整各延遲 元件上的供應電壓*因此允許在增大跳動而提供了足夠 延遲下有比較大的延遲單元。對低頻作業而言，由延遲 線12引進的延遲在正常情況下必須是非常高的。由於延 遲單元在正常情況下是非常小的，故在這種目的下必須 使用非常長的延遲線。於數位式DLL的例子裡，爲達成 正確作業而需要更多的控制位元（更多用於指示器信號 的位元同時，在晶片上需要更多用於延遲線的線路設 ^16- 本紙張尺度適用中國國家標準（CNS>A4規格（210 x 297公餐） (請先閱讀背面之注意事項再填寫本頁) 訂---------線丨 經濟部智慧財產局員Η消費合作社印製 448629 A7 B7 五、發明說明（π ) (請先閱讀背面之注意事項再填寫本頁) 計面積。根據本發明，藉由調整或微調各延遲元件上的 供應電® ’則既不需要增加延遲線的長度也不需要增加 延遲線的線路設計靣積。則吾人可以藉由本發明而滿足 了 JEDEC對較低頻作業的要求。此外，吾人可以藉由利 用本發明而補償了具有極短通路長度的電晶體》極短的 通路長度會對增加晶片速率作出貢獻且藉由本發明可以 令所增加的速率得到補償，因此允許更低頻率的作業。 現在已藉由一個用於記憶體晶片的積體電路實例說明 了本發明。不過，本發明的應用範圍是更寬廣的且可以 用於處理器晶片、埋藏式動態隨機存取記憶體（DRAMs)、 應用式特定積體電路（ASICs)、或其他需要延遲補償或追 蹤的電路。 經濟部智慧財產局員工消費合作社印製 吾人已針對延遲線用的新奇頻率範圍微調說明了若干 較佳實施例（僅供展示而不是用來限制本發明應該注 意的是熟悉習知設計的人能在上述課程的槪念下作修飾 和改變。所以，吾人應該了解的是對本發明所掲示個實 施例的修正都是落在本發明所附申請專利範圍的精神及 架構以內。如是詳盡地說明了本發明，且在專利法的特 定要求下將申請專利範圍以及期望受到文字專利法保護 的內容列舉如下。 符號說明 10,20,100·.·延遲閉鎖迴路 12,70，112,200,300,610,712-延遲線 1 4,1 1 4,404…相位比較器 -1 7- 本紙張尺度適用中國國家標準（CNSM4規格（2】0 X 297公釐） 448 62 9 A? B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（4) 22···接收器 24…驅動器 26.2 7…輸入元件 40…電路 72,402…延遲控制線 74,4 0 6,7 04··‘多路調制器 76.3 02,408,5 02…延遲單元 116,412…電壓產生器 1 1 8…輸入線. 202…供應電壓產生器 304,504,6(H…反相器 306…電壓產生器電路 308…反饋迴路 400,500…延遲線電路 5 08,5 14…P-型場效電晶體 5 10,5 12…N-型場效電晶體 5 1 6,700…電壓調節器電路 518…高壓調節器電路 520…低壓調節器電路 600…轉移器電路 603…延遲元件 7 0 2,7 1 1…分壓器 7 0 6…比較器 71〇…調節裝置 -1 8- (請先閱讀背面之注意事項再填寫本頁) -I^- n n I n 一.DJI 1— If n >^i I I I— . 本紙張尺度適用中國國家標準（CNS)A.i規格（210 X 297公蜚）

Claims (1)

1. A8 B8 C8 D8 448629 六、申請專利範圍 1 . 一種延遲線，包括： 複數連接到一個輸入和一個輸出的延遲兀件’該等延 遲元件係用來造成將要引進到通過延遲元件之信號上的 延遲；以及 一個電壓裝置以調節送到複數延遲元件上的電力’該 電壓裝置是可調節的而在延遲元件上提供一個預定電壓 以便根據該預定電壓修正延遲元件內的延遲。 2. 如申請專利範圍第1項之延遲線，其中該複數延遲元 件中每一個都包含一個延遲單元，該延遲單元則包括一· 配對作串聯連接的反相器》 3. 如申請專利範圍第1項之延遲線，其中該複數延遲元 件可以根據一個延遲控制信號而作多路傳輸以便根據 該延遲控制信號發動適當數目的延遲元件。 4. 如申請專利範圍第3項之延遲線，其中該電壓裝置係 根據該延遲控制信號而輸出一個電壓。 5. 如申請專利範圍第1項之延遲線，其中該電壓裝置最 好至少在兩個恆常電壓位準上供應電壓。 6. 如申請專利範圍第1項之延遲線，其中該延遲線係可 以藉由調整電壓裝置而呈從操作頻率到測試頻率的可 調節狀態。 7. 如申請專利範圍第6項之延遲線，其中該測試頻率可 爲操作頻率的一半„ 8. —種延遲閉鎖迴路，包括： 一個連接到一個輸入節點及一個輸出節點上的延遲 -19- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） <請先閱讀背面之注意事項再填寫本頁) -_姑'-,丨丨丨 經濟部智慧財產局員工消費合作社印製 線-----------.-------------- 經濟部智慧財產局員工消費合作社印製 448629 | D8 六、申請專利範圍 線，這個延遲線包含複數延遲元件’係連接於該輸入節 點與該輸出節點之間’該等延遲元件係用來造成將要引 進到通過延遲元件之信號上的延遲； 一個相位比較器是連接到該輸入並耦合到該輸出上而 在延遲線上提供一個控制信號以便該延遲線在輸入信號 上提供一個與輸出信號同步的延遲；以及 一個電壓裝置是連接到複數延遲元件上以調節送到該 許多延遲元件上的電力，該電壓裝置是可調節的而在延 遲元件上提供一個預定電壓以便根據該預定電壓修正延 遲元件內的延遲。 9 .如申請專利範圍第8項之延遲閉鎖迴路，其中該複數 延遲元件中每一個都包含一個延遲單元，這個延遲單元 則包括一配對作串聯連接的反相器。 10. 如申請專利範圍第8項之延遲閉鎖迴路，其中該複數 延遲元件可以根據一個延遲控制信號而作多路傳輸以 便根據該延遲控制信號發動適當數目的延遲元件》 11. 如申請專利範圍第8項之延遲閉鎖迴路，其中該電壓 裝置係根據該延遲控制信號而輸出至少一個預定電壓。 12. 如申請專利範圍第8項之延遲閉鎖迴路，其中該電壓 裝置最好至少在兩個恆常電壓位準上供應電壓》 1 3 .如申請專利範圍第8項之延遲閉鎖迴路，其中該控制 信號可以由相位比較器依數位方式產生的。 1 4 .如申請專利範圍第8項之延遲閉鎖迴路，也包括一個 連接於該輸出與該相位比較器之間的延遲元件。 -2 0- 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 ----;-----------與-------訂---------線丨-ί (請先閱讀背面之注意事項再填寫本頁) 448629 § D8 六、申請專利範圍 15‘如申請專利範圍第8項之延遲閉鎖迴路，其中該延遲 線係可以藉由調整電壓裝置而呈從操作頻率到測試頻 率的可調節狀態。 1 6 ·如申請專利範圍第1 5項之延遲閉鎖迴路，其中該測 試頻率可爲操作頻率的一半。 17. —種時脈電路，包括： 一個用來從一個接收器接收已延遲信號的輸入節點； 一個延遲閉鎖迴路含有一個連接到一個輸入節點及一 個輸出節點上的延遲線，該延遲線含有： . 複數延遲元件，係連接於該輸入節點與該輸出節點之 間，該等延遲元件係用來造成將要引進到通過延遲元件 之信號上的延遲； 一個電壓裝置，係用來調節送到許多延遲元件上的電 力，該電壓裝置是可調節的而在延遲元件上提供一個預 定電壓以便根據該預定電壓修正延遲元件內的延遲； 一個相位比較器是耦合於該輸出節點上，該相位比較 器會提供一個控制信號以設定該延遲線的延遲：以及 一個正反器，係因來自延遲線的時脈而呈動作中，以 允許資料透過這個正反器傳輸到一個驅動器上。 1 8 .如申請專利範圍第1 7項之時脈電路，其中該複數延 遲元件中每一個都包含一個延遲單元，該延遲單元則包 括一配對作串聯連接的反相器。 19.如申請專利範圍第17項之時脈電路’其中該複數延 遲元件可以根據一個延遲控制信號而作多路傳輸以便 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂---------線丨 經濟部智慧財產局員工消費合作社印製 4. 4 8 6 2 9 A« B8 C8 _____ D8六、申請專利範圍 根據該延遲控制信號發動適當數目的延遲元件。 2 0 .如申請專利範圍第1 7項之時脈電路，其中該電壓裝 置係根據該延遲控制信號而輸出一個電壓》 2 1 .如申請專利範圍第〗7項之時脈電路，其中該電壓裝 置最好至少在兩個恆常電壓位準上供應電壓。 2 2.如申請專利範圍第〗7項之時脈電路，其中該控制信 號可以由相位比較器依數位方式產生的。 2 3 ·如申請專利範圍第1 7項之時脈電路1其中該延遲線 係可.以藉由調整電壓裝置而呈從操作頻率到測試頻率 的可調節狀態。 24 .如申請專利範圍第23項之時脈電路，其中該測試頻 率可爲操作頻率的一半。 ΓΙΤΙ,~~-1,------S-------訂---------線 <請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -22- 本紙張尺度適用中國國家標準<CNS)A4規格（210 X 297公釐）