CN104333376B

CN104333376B - 一种数字延时锁相环

Info

Publication number: CN104333376B
Application number: CN201410642995.1A
Authority: CN
Inventors: 刘琦
Original assignee: Beijing Haier IC Design Co Ltd
Current assignee: Beijing Haier IC Design Co Ltd
Priority date: 2014-11-07
Filing date: 2014-11-07
Publication date: 2017-06-30
Anticipated expiration: 2034-11-07
Also published as: CN104333376A

Abstract

本发明涉及数字延时锁相环，包括：第一延时单元、第二延时单元、第三延时单元及控制单元，第一延时单元与第二延时单元以及第三延时单元结构完全相同，其中，控制单元经第一寄存器与第一延时单元相连接；控制单元经第二寄存器与第二延时单元相连接；第一延时单元与第二延时单元相连接；控制单元还与第二延时单元直接相连接，以便从第二延时单元接收反馈时钟信号CLK_FB；控制单元经第三寄存器与第三延时单元相连接；控制单元与第一延时单元、第三延时单元具有共同的输入端，用于输入时钟输入信号CLK_IN；第三延时单元具有输出端，用于输出时钟输出信号CLK_OUT。本发明的数字延时锁相环在保证基本性能的同时还可以提高可移植性。

Description

一种数字延时锁相环

技术领域

本发明涉及数字信号处理领域，特别涉及一种数字延时锁相环。

背景技术

现有技术中，芯片之间的数据交换经常采用让随源时钟与数据总线结合在一起来进行数据的传输；虽然芯片内部处理速度很快，但是输入/输出芯片I/O以及印刷电路板PCB的布线工艺本身的技术瓶颈会限制数据的传输速率。

为提高传输速率，一种可行方案是每条数据线在时钟上升沿和下降沿各传送1比特。此时，为使数据采样窗口最大化，随源时钟需要90度相移，然后用来采样数据，90度相移电路可以在发送端或接收端实现。

传统90度相移DLL，采用模拟电路实现，面积较大，需要单独的电源、地供电，成本相对较高，并且不同工艺下的可移植性较低。

针对上述问题，本发明提供了一种数字DLL(Delay—locked Loop，延时锁相环)。

发明内容

本发明的目的在于提供一种数字延时锁相环，所述数字延时锁相环包括第一延时单元、第二延时单元、第三延时单元以及控制单元，所述第一延时单元与第二延时单元以及第三延时单元结构完全相同，其中，所述控制单元经第一寄存器与所述第一延时单元相连接；所述控制单元经第二寄存器与所述第二延时单元相连接；所述第一延时单元与所述第二延时单元相连接；所述控制单元还与所述第二延时单元直接相连接，以便从所述第二延时单元接收反馈feedback时钟信号CLK_FB；所述控制单元经第三寄存器与所述第三延时单元相连接；所述控制单元与所述第一延时单元、所述第三延时单元具有共同的输入端，用于输入时钟输入信号CLK_IN；所述第三延时单元具有输出端，用于输出时钟输出信号CLK_OUT。所述时钟输入信号也可以称为输入时钟信号。所述时钟输出信号也可以称为输出时钟信号。所述反馈feedback时钟信号也可以称为时钟反馈信号。

优选地，所述控制单元用CLK_IN对CLK_FB采样，采用两级D触发器采样，以避免不定态/不稳定状态，然后根据采样结果来设置分别用于输出至第一寄存器、第二寄存器、第三寄存器的延时调整信号，以改变对应的第一延时单元、第二延时单元、第三延时单元的延时。一种优选方式如图5所示，第一个T3时刻，采样结果为1，则第一寄存器的值加1，第二个T3时刻，采样结果为1，则第二寄存器的值加1，第三个T3时刻，采样结果为0，则第二寄存器的值减1，第四个T3时刻，采样结果为1，则第二寄存器的值加1，依次反复。

优选地，所述控制单元包括依次级联的第一D触发器、第二D触发器，以及延时调整单元。所述第一D触发器用于输入时钟输入信号CLK_IN、反馈时钟信号CLK_FB，并且向所述第二D触发器输出第一信号；所述第二D触发器还用于接收输入时钟信号CLK_IN，并且向所述延时调整单元输出第二信号，所述延时调整单元根据所述第二信号设置分别用于输出至第一寄存器、第二寄存器、第三寄存器的延时调整信号，以改变对应的第一延时单元、第二延时单元、第三延时单元的延时。

优选地，所述第一延时单元、第二延时单元或者第三延时单元结构可以完全相同，具体地，均包含多个依次相互级联的缓存单元，和由若干个、或者多个二选一选通单元组成的树形结构部件。

进一步优选地，所述第一延时单元、第二延时单元，或者第三延时单元由33个级联的缓存单元和多个树形二选一选通单元构成。具体地，所述“多个”可以是31个。

进一步优选地，所述二选一选通单元的通路由输入控制信号控制。一种具体优选方式是，输入5bit控制信号的右数第1位，即最低位控制树形选通单元第一级16个二选一电路的输出，依次的，右数第2位控制第二级8个二选一电路的输出，右数第3位控制第三级4个二选一电路的输出，右数第4位控制第四级2个二选一电路的输出，右数第5位，即最高位，控制第五级1个二选一电路的输出。

进一步优选地，所述输入控制信号由5比特组成。

附图说明

下面结合附图对本发明进行进一步说明，但是这些示例性的说明只是用于解释本发明，并不构成对本发明的任何不当的限制。

图1为本发明实施例的数字DLL结构示意图；

图2为本发明实施例的数字DLL中采用的延时单元结构示意图；

图3为本发明实施例的数字DLL中采用的控制单元结构示意图；

图4为本发明实施例的一种时序图示意图；

图5为本发明实施例的一种时序图示意图。

具体实施方式

下面结合附图和具体实施方式，对本发明的方法进行进一步详细的说明。

本发明的目的是设计一种数字DLL,避免现有技术中的通过模拟电路实现的DLL的缺点。尤其是，一定条件下，可以满足芯片设计中对成本控制严格又需实现DLL功能的场合。

如图1所示，数字DLL由一个控制单元和3个相同的延时单元构成，其中，每个延时单元如图2所示，由33个级联的缓存单元和树形二选一选通单元构成，树形选通单元的通路由5bit输入控制信号决定。图2中，BUF1、BUF2、……、BUF32、BUF33分别表示第1个缓存单元、第2个缓存单元，……，第32个缓存单元、第33个缓存单元。IN表示输入信号，OUT表示输出信号。所述树形二选一选通单元可以由31个二选一选通单元组成，一种可行典型结构是：16+8+4+2+1。其中，输入5bit控制信号的右数第1位，即最低位控制树形选通单元第一级16个二选一电路的输出，依次的，右数第2位控制第二级8个二选一电路的输出，右数第3位控制第三级4个二选一电路的输出，右数第4位控制第四级2个二选一电路的输出，右数第5位，即最高位，控制第五级1个二选一电路的输出。

对于5比特bit输入控制信号从0到31递增时，每增加1，则通路增加一级缓存单元延时，而树形选通单元延时保持不变，结果是，延时单元提供的总延时随5bit控制信号线性递增；第1级和第33延时单元提供局部环境对称dummy作用，用以匹配负载阻抗，使得延时间隔相同。

如图3所示，控制单元首先用CLK_IN对CLK_FB采样，采用2级D触发器采样，以避免不定态，提高最大无故障时间；然后根据采样结果调整寄存器号输出，以改变延时单元所提供的延时。一种可行的具体采样细节如图4所示，T1时刻，CLK_FB发生改变，第一级触发器输出信号D0为中间电平，T2时刻，D0变为低电平，第二级触发器输出信号D1为低电平。

上电复位后，初始阶段，控制单元输出第一寄存器、第二寄存器、第三寄存器的数值均为0；每4个周期，改变寄存器输出值，如果采样值D1为0，则依次增加第一寄存器、第二寄存器的值，如果采样值为1，则依次减小第一寄存器、第二寄存器的值；同时，取第一寄存器旧值和新值的平均值，作为第三寄存器的参考输出X，第三寄存器的实际输出Y＝a*X+b，其中a、b可配置，以调整延时单元不完全一致、及布局布线延时带来的问题，理想情况下a＝1，b＝0。上述“+”是数学运算加。

稳定时刻，CLK_FB相对CLK_IN在180度相移前后变化，D1采样值依次在0、1之间变化，第一寄存器、第二寄存器中，一个维持不变，设为m，另一个在m到m+1之间或者m-1到m之间变化，第三寄存器维持不变；则CLK_OUT相对CLK_IN有90度相移，且周期恒定。

如果工作环境导致延时单元所提供的延时发生变化，或者输入时钟频率发生变化，则重复上述工作流程，直到重新稳定。

本发明实施例的优点在于通过数字电路技术实现了数字DLL，在保证锁相环基本性能的同时，能够相对降低成本(相对于模拟DLL而言)，又可以提高移植性。

本领域技术人员可以意识到，结合本文中所公开的实施例描述的各示例单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件单元，或者二者的结合来实施。软件单元可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims

1.一种数字延时锁相环，所述数字延时锁相环包括第一延时单元、第二延时单元、第三延时单元以及控制单元，其特征在于，所述第一延时单元与第二延时单元以及第三延时单元结构完全相同，其中，

所述控制单元经第一寄存器与所述第一延时单元相连接；

所述控制单元经第二寄存器与所述第二延时单元相连接；

所述第一延时单元与所述第二延时单元直接相连接；

所述控制单元还与所述第二延时单元直接相连接，以便从所述第二延时单元接收反馈时钟信号CLK_FB；

所述控制单元经第三寄存器与所述第三延时单元相连接；

所述控制单元与所述第一延时单元、所述第三延时单元具有共同的输入端，用于输入时钟输入信号CLK_IN；

所述第三延时单元具有输出端，用于输出时钟输出信号CLK_OUT；

所述控制单元首先经两级D触发器用CLK_IN对CLK_FB进行采样，然后根据采样结果来设置分别用于输出至第一寄存器、第二寄存器、第三寄存器的延时调整信号，以改变对应的第一延时单元、第二延时单元、第三延时单元的延时。

2.根据权利要求1所述的数字延时锁相环，其特征在于：所述控制单元包括依次级联的第一D触发器、第二D触发器，以及延时调整单元，所述第一D触发器用于输入时钟输入信号CLK_IN、反馈时钟信号CLK_FB，并且向所述第二D触发器输出第一信号，所述第二D触发器还用于接收时钟输入信号CLK_IN，并且向所述延时调整单元输出第二信号，所述延时调整单元根据所述第二信号来设置分别用于输出至第一寄存器、第二寄存器、第三寄存器的延时调整信号，以改变对应的第一延时单元、第二延时单元、第三延时单元的延时。

3.根据权利要求1或2之一所述的数字延时锁相环，其特征在于：所述第一延时单元、第二延时单元，或者第三延时单元由多个级联的缓存单元和若干树形二选一选通单元构成。

4.根据权利要求3所述的数字延时锁相环，其特征在于：所述第一延时单元、第二延时单元，或者第三延时单元由33个级联的缓存单元和多个树形二选一选通单元构成。

5.根据权利要求4所述的数字延时锁相环，其特征在于：所述树形二选一选通单元的通路由输入控制信号控制。

6.根据权利要求5所述的数字延时锁相环，其特征在于：所述输入控制信号由5比特组成。