JP2006270856A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】基準遅延生成回路S0において、遅延回路用パルス生成回路A1はパルス信号PULSEIがアクティブ状態“H”であるときに、信号DLYIをアクティブ状態“H”にして遅延回路A2に出力する。判定回路A3は遅延値と設定遅延値との比較結果DSTEを出力する。カウンタ回路A4は比較結果DSTEが遅延値と設定遅延値との一致を表さないとき、調整値CNT<n:0>を出力する。カウンタ回路用制御パルス信号生成回路A5は比較結果DSTEが遅延値と設定遅延値との一致を表すとき、調整値CNT<n:0>を固定する。そこで、遅延回路A2は遅延値と固定された調整値CNT<n:0>とに基づいて基準遅延値を生成し、信号DLYIを基準遅延値により遅延して信号DLYOBを出力する。
【選択図】図1
Description
本発明の他の課題は、所望の遅延値を得ることができる半導体記憶装置を提供することにある。
前記基準遅延生成回路(S0)は、第1遅延回路(A2)と、遅延回路用パルス生成回路(A1)と、判定回路(A3)と、カウンタ回路(A4)と、カウンタ回路用制御パルス信号生成回路(A5)とを具備している。
前記第1遅延回路(A2)は、第1遅延値を有し、前記第1遅延値と調整値(CNT<n:0>)とに基づいて第2遅延値を生成し、第1信号(DLYI)を前記第2遅延値により遅延して第2信号(DLYOB)を出力する。
前記遅延回路用パルス生成回路(A1)は、パルス信号(PULSEI)を入力し、前記パルス信号(PULSEI)がアクティブ状態(“H”)であるときに、前記第1信号(DLYI)をアクティブ状態(“H”)にして前記第1遅延回路(A2)に出力する。ここで、前記パルス信号(PULSEI)のアクティブ状態(“H”)を表すパルス幅は、設定遅延値を表している。
前記判定回路(A3)は、前記第2遅延値と前記設定遅延値との比較結果(DSTE)を出力する。
前記カウンタ回路(A4)は、前記比較結果(DSTE)が前記第2遅延値と前記設定遅延値との一致を表さないとき、前記第2遅延値を前記設定遅延値に調整するための前記調整値(CNT<n:0>)を出力する。
前記カウンタ回路用制御パルス信号生成回路(A5)は、前記比較結果(DSTE)が前記第2遅延値と前記設定遅延値との一致を表すとき、カウンタ回路(A4)から出力される前記調整値(CNT<n:0>)を固定する。
そこで、前記第1遅延回路(A2)は、前記第1遅延値と前記固定された調整値(CNT<n:0>)とに基づいて前記基準遅延値を生成し、前記第1信号(DLYI)を前記基準遅延値により遅延して前記第2信号(DLYOB)を出力する。
前記定数倍遅延生成回路(S1)は、第2遅延回路(A7)と、ラッチ部(A6)と、遅延回路用制御回路(A6)と、遅延カウンタ回路(A8)と、一致検出回路(A9)とを具備している。
前記第2遅延回路(A7)は、前記第1遅延回路(A2)と同一構成であり、前記第1遅延値を有し、前記第1遅延値と前記固定された調整値(CNT<n:0>)とに基づいて前記基準遅延値を生成し、第3信号(MDLYI)を前記基準遅延値により遅延して第4信号(MCNTS、HT<0>)を出力する。
前記ラッチ部(A6)は、前記トリガ信号(TDEN)を入力したときに、出力信号(OUTPS)をラッチする。
前記遅延回路用制御回路(A6)は、前記出力信号(OUTPS)がラッチされ、且つ、前記第4信号(HT<0>)がアクティブ状態(“H”)及びインアクティブ状態(“L”)の一方であるとき、前記第3信号(MDLYI)をアクティブ状態(“H”)及びインアクティブ状態(“L”)の他方にして前記第2遅延回路(A7)に出力する。
前記遅延カウンタ回路(A8)は、出力カウント値(HT<m:1>)を保持している。前記遅延カウンタ回路(A8)は、前記第4信号(MCNTS)がアクティブ状態(“H”)及びインアクティブ状態(“L”)の一方から他方に遷移するとき、前記出力カウント値(HT<m:1>)に1をインクリメントして出力する。
前記一致検出回路(A9)は、前記出力カウント値(HT<0>)(HT<m:1>)と、前記基準遅延値のm倍の遅延値を表す設定倍数値(MT<m:0>)とが一致したとき、一致検出信号(MTOUTB)を前記遅延回路用制御回路(A6)に出力する。
そこで、前記遅延回路用制御回路(A6)は、前記一致検出信号(MTOUTB)に応じて、前記ラッチ部(A6)にラッチされた前記出力信号(OUTPS)を出力する。
前記遅延回路用パルス生成回路(A1)は、前記コマンド信号(TDEN)を入力しているときに、前記パルス信号(PULSEI)がアクティブ状態(“H”)である場合、前記第1信号(DLYI)をアクティブ状態(“H”)にして前記第1遅延回路(A2)に出力する。
前記パルス信号(PULSEI)のアクティブ状態(“H”)を表すパルス幅と、前記第2信号(DLYOB)のアクティブ状態(“H”)を表すパルス幅とが一致しないとき、前記判定回路(A3)は、前記第2遅延値と前記設定遅延値との一致を表さない前記比較結果(DSTE)を出力する。
前記パルス信号(PULSEI)のアクティブ状態(“H”)を表すパルス幅と、前記第2信号(DLYOB)のアクティブ状態(“H”)を表すパルス幅とが一致したとき、前記判定回路(A3)は、前記第2遅延値と前記設定遅延値との一致を表す前記比較結果(DSTE)を出力する。
一方、前記カウンタ回路用制御パルス信号生成回路(A5)は、前記比較結果(DSTE)が前記第2遅延値と前記設定遅延値との一致を表すとき、前記カウンタ回路(A4)から出力される前記調整値(CNT<n:0>)を固定するために、前記制御パルス信号(FFCK)をインアクティブ状態(“L”)にして出力する。
前記カウンタ回路(A4)は、前記調整値を保持している。前記カウンタ回路(A4)は、前記制御パルス信号(FFCK)がアクティブ状態(“H”)であるとき、前記保持された調整値に1をインクリメントして前記調整値(CNT<n:0>)として出力し、前記調整値を保持する。
一方、前記カウンタ回路(A4)は、前記制御パルス信号(FFCK)がインアクティブ状態(“L”)であるとき、前記保持された調整値を前記固定された調整値(CNT<n:0>)として出力する。
この場合、前記複数の定数倍遅延生成回路(DL0、DL1、…、DLs)における前記設定倍数値(MT<m:0>)は、それぞれ異なっていてもよい。
本発明の半導体記憶装置は、所望の遅延値を得ることができる。
図1は、本発明の第1実施形態による半導体記憶装置の構成を示すブロック図である。本発明の第1実施形態による半導体記憶装置は、基準遅延生成回路S0と、定数倍遅延生成回路S1とを具備している。基準遅延生成回路S0は、基準遅延値を生成する。定数倍遅延生成回路S1は、トリガ信号TDENに対して、基準遅延値のm倍(mは1以上の整数)の遅延値により出力信号OUTPSを出力する。
基準遅延生成回路S0は、遅延回路用パルス生成回路A1と、遅延回路A2と、判定回路A3と、カウンタ回路A4と、カウンタ回路用制御パルス信号生成回路A5とを具備している。
定数倍遅延生成回路S1は、遅延回路制御回路A6と、遅延回路A7と、遅延カウンタ回路A8と、一致検出回路A9とを具備している。遅延回路A7は、遅延回路A2と同一の構成である。
PULSEI端子には、パルス信号PULSEIが高性能テスタ等から供給される。このパルス信号PULSEIのアクティブ状態を表すパルス幅は、設定遅延値を表している。
TDEN端子には、外部コマンドにより生成されるイネーブル信号TDENが外部から供給される。
RST端子には、リセット信号RSTが外部から供給される。
CNT<n:0>端子は、バスを介して定数倍遅延生成回路S1と接続されている。
この遅延回路用パルス生成回路A1は、遅延回路用パルス生成回路A1は、イネーブル信号TDENを入力しているときに、パルス信号PULSEIがアクティブ状態である場合、出力信号DLYIをアクティブ状態にして遅延回路A2に出力する。
この遅延回路A2は、第1遅延値を有する。遅延回路A2は、第1遅延値とバス信号CNT<n:0>が表す調整値とに基づいて第2遅延値を生成し、出力信号DLYIを第2遅延値により遅延して出力信号DLYOBを出力する。
この判定回路A3は、パルス信号PULSEIと、遅延回路A2からの信号DLYOBとに応じて、第2遅延値と設定遅延値とを比較する。パルス信号PULSEIのアクティブ状態を表すパルス幅と、信号DLYOBのアクティブ状態を表すパルス幅とが一致しないとき、判定回路A3は、第2遅延値と設定遅延値との一致を表さない比較結果DSTEを出力する。パルス信号PULSEIのアクティブ状態を表すパルス幅と、信号DLYOBのアクティブ状態を表すパルス幅とが一致したとき、判定回路A3は、第2遅延値と設定遅延値との一致を表す比較結果DSTEを出力する。
このカウンタ回路用制御パルス信号生成回路A5は、比較結果DSTEが第2遅延値と設定遅延値との一致を表さないとき、制御パルス信号FFCKをアクティブ状態にして出力する。一方、カウンタ回路用制御パルス信号生成回路A5は、比較結果DSTEが第2遅延値と設定遅延値との一致を表すとき、カウンタ回路A4から出力されるバス信号CNT<n:0>が表す調整値を固定するために、制御パルス信号FFCKをインアクティブ状態にして出力する。
このカウンタ回路A4は、調整値を表すバス信号CNT<n:0>を保持している。カウンタ回路A4は、制御パルス信号FFCKがアクティブ状態であるとき、上記保持された調整値に1をインクリメントし、その調整値を表すバス信号CNT<n:0>として出力する。一方、カウンタ回路A4は、制御パルス信号FFCKがインアクティブ状態であるとき、上記保持された調整値を固定された調整値とし、その調整値を表すバス信号CNT<n:0>として出力する。
これにより、本発明の半導体記憶装置では、半導体記憶装置の製造時における拡散条件やウェハの面内バラツキ等により、実デバイスにおける遅延回路の遅延値が設計時における遅延回路の遅延値とは異なる値を示していても、上記の基準遅延生成回路S0により、設計時における遅延回路の遅延値と実デバイスにおける遅延回路の遅延値とのズレをなくすことができる。
INPS端子には、遅延を必要とするトリガ信号INPSが外部から供給される。
RST端子には、リセット信号RSTが外部から供給される。
CNT<n:0>端子は、バスを介して基準遅延生成回路S0と接続されている。
この遅延回路用制御回路A6は、ラッチ部を有する。そのラッチ部は、トリガ信号TDENを入力したときに、出力信号OUTPSをラッチする。遅延回路用制御回路A6は、出力信号OUTPSがラッチされ、且つ、バス信号HT<0>がアクティブ状態及びインアクティブ状態の一方であるとき、出力信号MDLYIをアクティブ状態及びインアクティブ状態の他方にして遅延回路A7に出力する。
この遅延回路A7は、第1遅延値を有する。遅延回路A7は、第1遅延値と上記固定されたバス信号CNT<n:0>が表す調整値とに基づいて基準遅延値を生成し、出力信号MDLYIを基準遅延値により遅延して、出力信号DLYOBとして信号MCNTSを出力し、出力信号DLYOBの反転信号としてバス信号HT<0>を出力する。
この遅延カウンタ回路A8は、出力カウント値(HT<m:1>)を保持している。遅延カウンタ回路A8は、出力信号MCNTSがアクティブ状態及びインアクティブ状態の一方から他方に遷移するとき、上記保持された出力カウント値HT<m:1>に1をインクリメントし、その出力カウント値を表すバス信号HT<m:1>を出力する。
設定バス信号MT<m:0>が表す設定倍数値は、基準遅延値のm倍の遅延値を表している。この一致検出回路A9は、バス信号HT<m:0>が表す出力カウント値と、設定バス信号MT<m:0>が表す設定倍数値とが一致したとき、一致検出信号MTOUTBを遅延回路用制御回路A6に出力する。
このように、本発明の半導体記憶装置では、上記の基準遅延生成回路S0により基準遅延値を生成するため、定数倍遅延生成回路S1により、所望の遅延値として、基準遅延値のm倍の遅延値を得ることができる。
AND回路D1は、上記のパルス信号PULSEIと、上記のイネーブル信号TDENとが供給される。AND回路D1は、パルス信号PULSEIとイネーブル信号TDENとの両方の信号レベルがハイレベル“H”のとき、出力信号DLYIの信号レベルをハイレベル“H”にして出力する。それ以外は、AND回路D1は、出力信号DLYIの信号レベルをローレベル“L”にして出力する。
インバータ素子C1、C2、C3、C4は、それぞれ、カウンタ回路A4から出力されるバス信号CNT<3:0>のうちのバス信号CNT<3>、CNT<2>、CNT<1>、CNT<0>が入力され、その反転信号として信号CNTB3、CNTB2、CNTB1、CNTB0を出力する。
PMOSトランジスタC5、C6、C7、C8は、それぞれ、そのソースに信号NINLが供給され、そのゲートに供給される信号CNTB3、CNTB2、CNTB1、CNTB0に応じて、上記の信号NINLを信号FLEVとしてそのドレインから出力する。
NMOSトランジスタC9、C10、C11、C12は、それぞれ、そのドレインに信号FLEVが供給され、そのゲートに供給される信号CNT<3>、CNT<2>、CNT<1>、CNT<0>に応じて、上記の信号FLEVを信号PINLとしてそのソースから出力する。
PMOSトランジスタC13は、そのソースに電源VDDが供給され、そのゲートとそのドレインに上記の信号NINLが供給される。
PMOSトランジスタC14は、そのゲートが接地(GND)され、そのソースに上記の信号NINLが供給され、そのゲートに供給される信号に応じて、上記の信号NINLを信号FLEVとしてそのドレインから出力する。
NMOSトランジスタC15は、そのゲートに電源VDDが供給され、そのドレインに上記の信号FLEVが供給され、そのゲートに供給される信号に応じて、上記の信号FLEVを信号PINLとしてそのソースから出力する。
NMOSトランジスタC16は、そのゲートとそのドレインに上記の信号PINLが供給され、そのソースが接地(GND)されている。
バッファ素子C17は、遅延回路用パルス生成回路A1の出力である出力信号DLYIが供給され、信号DLF1として出力する。
PMOSトランジスタC18は、そのソースに電源VDDが供給され、そのゲートに供給される信号PINLに応じて、そのソースに供給される信号を信号PINPとしてそのドレインから出力する。
NMOSトランジスタC23は、そのソースが接地(GND)され、そのドレインに信号NINNが供給され、そのゲートに供給される信号NINLに応じて、そのドレインに供給される信号NINNをソースに出力する。
PMOSトランジスタC19とNMOSトランジスタC20は、そのゲートを入力とし、そのドレインを出力とするインバータ(C19、C20)を構成する。PMOSトランジスタC19のソースに信号PINPが供給され、NMOSトランジスタC20のソースに信号NINNが供給されている。インバータ(C19、C20)は、そのゲートに供給される信号DLF1に応じて、上記の信号PINP又は信号NINNを信号DLF2としてそのドレインから出力する。
PMOSトランジスタC21とNMOSトランジスタC22は、そのゲートを入力とし、そのドレインを出力とするインバータ(C21、C22)を構成する。PMOSトランジスタC21のソースに信号PINPが供給され、NMOSトランジスタC22のソースに信号NINNが供給されている。インバータ(C21、C22)は、そのゲートに供給される信号DLF2に応じて、上記の信号PINP又は信号NINNを信号DLF3としてそのドレインから出力する。
PMOSトランジスタC24とNMOSトランジスタC25は、そのゲートを入力とし、そのドレインを出力とするインバータ(C24、C25)を構成する。PMOSトランジスタC24のソースに信号PINPが供給され、NMOSトランジスタC25のソースに信号NINNが供給されている。インバータ(C24、C25)は、そのゲートに供給される信号DLF3に応じて、上記の信号PINP又は信号NINNを信号DLF4としてそのドレインから出力する。
PMOSトランジスタC26とNMOSトランジスタC27は、そのゲートを入力とし、そのドレインを出力とするインバータ(C26、C27)を構成する。PMOSトランジスタC26のソースに信号PINPが供給され、NMOSトランジスタC27のソースに信号NINNが供給されている。インバータ(C26、C27)は、そのゲートに供給される信号DLF4に応じて、上記の信号PINP又は信号NINNを信号DLF5としてそのドレインから出力する。
インバータ素子C30は、リセット信号RSTが供給され、その反転信号として信号DLF6を出力する。
NAND素子C28は、信号DLF5と信号DLF6とが供給される。NAND素子C28は、信号DLF5と信号DLF6との両方の信号レベルがハイレベル“H”のとき、出力信号DLYOBの信号レベルをローレベル“L”にして、判定回路A3に出力する。それ以外は、NAND素子C28は、出力信号DLYOBの信号レベルをハイレベル“H”にして判定回路A3に出力する。
インバータ素子C29は、出力信号DLYOBが供給され、その反転信号として信号DLYOを出力する。
AND回路F1は、上記のパルス信号PULSEIと、上記のイネーブル信号TDENとが供給される。AND回路F1は、パルス信号PULSEIとイネーブル信号TDENとの両方の信号レベルがハイレベル“H”のとき、出力信号LT0の信号レベルをハイレベル“H”にして出力する。それ以外は、AND回路F1は、出力信号LT0の信号レベルをローレベル“L”にして出力する。
インバータ素子F2は、信号LT0が入力され、その反転信号として信号LT1を出力する。
CMOSトランスファ素子F3は、そのNMOSトランジスタのゲートに電源VDDが供給され、そのPMOSトランジスタのゲートが接地(GND)され、そのNMOSトランジスタ及びPMOSトランジスタのソースに信号LT0が供給される。CMOSトランスファ素子F3は、上記の信号LT0を信号LT2信号としてそのNMOSトランジスタ及びPMOSトランジスタのドレインから出力する。
CMOSトランスファ素子F4は、そのNMOSトランジスタのゲートに信号LT2が供給され、そのPMOSトランジスタのゲートに信号LT1が供給され、そのNMOSトランジスタ及びPMOSトランジスタのドレインにインバータ素子F6からの信号LT3が供給される。CMOSトランスファ素子F4は、信号LT1の信号レベルがローレベル“L”であり、信号LT2の信号レベルがハイレベル“H”であるとき、上記の信号LT3を出力信号DLYOBとしてそのNMOSトランジスタ及びPMOSトランジスタのソースから出力する。
NOR素子F5は、上記のリセット信号RSTと、インバータ素子F6からの信号LT3とが供給される。NOR素子F5は、リセット信号RST及び信号LT3の一方の信号レベルがローレベル“L”のとき、信号LT4の信号レベルをハイレベル“H”にして出力する。それ以外は、NOR素子F5は、信号LT4の信号レベルをローレベル“L”にして出力する。
インバータ素子F6は、信号LT4が供給され、その反転信号として信号LT3を出力する。
バッファ素子F7は、信号LT4が供給され、判定結果信号DSTEとしてカウンタ回路用制御パルス信号生成回路A5に出力する。
フリップフロップ素子B1は、その端子CKにカウンタ回路用制御パルス信号生成回路A5からの制御パルス信号FFCKが供給される。フリップフロップ素子B1は、上記の制御パルス信号FFCKの信号レベルがハイレベル“H”に遷移されるときに、入力端子DBに供給されるDBデータと同相の信号を信号FF1として出力端子QBに出力する。フリップフロップ素子B1は、上記の信号FF1の信号レベルがハイレベル“H”に遷移されるときに、入力端子DBに供給されるDBデータをラッチして、その反転信号をバス信号CNT<3:0>のうちのバス信号CNT<0>として出力端子Qに出力する。
フリップフロップ素子B2は、その端子CKにフリップフロップ素子B1からの出力信号FF1が供給される。フリップフロップ素子B2は、上記の出力信号FF1の信号レベルがハイレベル“H”に遷移されるときに、入力端子DBに供給されるDBデータと同相の信号を信号FF2として出力端子QBに出力する。フリップフロップ素子B2は、上記の信号FF2の信号レベルがハイレベル“H”に遷移されるときに、入力端子DBに供給されるDBデータをラッチして、その反転信号をバス信号CNT<3:0>のうちのバス信号CNT<1>として出力端子Qに出力する。
フリップフロップ素子B3は、その端子CKにフリップフロップ素子B2からの出力信号FF2が供給される。フリップフロップ素子B3は、上記の出力信号FF2の信号レベルがハイレベル“H”に遷移されるときに、入力端子DBに供給されるDBデータと同相の信号を信号FF3として出力端子QBに出力する。フリップフロップ素子B3は、上記の信号FF3の信号レベルがハイレベル“H”に遷移されるときに、入力端子DBに供給されるDBデータをラッチして、その反転信号をバス信号CNT<3:0>のうちのバス信号CNT<2>として出力端子Qに出力する。
フリップフロップ素子B4は、その端子CKにフリップフロップ素子B3からの出力信号FF3が供給される。フリップフロップ素子B4は、上記の出力信号FF3の信号レベルがハイレベル“H”に遷移されるときに、入力端子DBに供給されるDBデータをラッチして、その反転信号をバス信号CNT<3:0>のうちのバス信号CNT<3>として出力端子Qに出力する。
フリップフロップ素子B1、B2、B3、B4は、そのリセット端子RSTから上記のリセット信号RSTを入力したとき、出力端子Q、QBの出力をリセットする。
バッファ素子E1は、上記のパルス信号PULSEIが供給され、信号PF1として出力でする。
NAND素子E2は、信号PF1と、上記のイネーブル信号TDENとが供給される。NAND素子E2は、信号PF1とイネーブル信号TDENとの両方の信号レベルがハイレベル“H”のとき、信号PF2の信号レベルをローレベル“L”にして出力する。それ以外は、NAND素子E2は、信号PF2の信号レベルをハイレベル“H”にして出力する。
バッファ素子E3は、信号PF2が供給され、信号PF3として出力する。
インバータ素子E4は、信号PF3が供給され、その反転信号として信号PF4を出力する。
インバータ素子E5は、判定回路A3からの判定結果信号DSTEが供給され、その反転信号として信号PF5を出力する。
AND素子E6は、信号PF2と信号PF4と上記のイネーブル信号TDENとが供給される。AND素子E6は、信号PF2と信号PF4とイネーブル信号TDENとの全ての信号レベルがハイレベル“H”のとき、信号PF6の信号レベルをハイレベル“H”にして出力する。それ以外は、AND素子E6は、信号PF6の信号レベルをローレベル“L”にして出力する。
AND素子E7は、信号PF5と信号PF6とが供給される。AND素子E7は、信号PF5と信号PF6との両方の信号レベルがハイレベル“H”のとき、制御パルス信号FFCKの信号レベルをハイレベル“H”にして出力する。それ以外は、AND素子E7は、制御パルス信号FFCKの信号レベルをローレベル“L”にして出力する。
インバータ素子G1は、上記のトリガ信号INPSが供給され、その反転信号として信号SF1を出力する。
インバータ素子G2は、上記のリセット信号RSTが供給され、その反転信号として信号SF2を出力する。
NAND素子G3、G4は、上記のラッチ部を構成する。
NAND素子G3は、SF1信号と、NAND素子G4からのリセット信号DRSTとが供給される。NAND素子G3は、SF1信号とリセット信号DRSTとの両方の信号レベルがハイレベル“H”のとき、出力信号OUTPSの信号レベルをローレベル“L”にして、外部に出力する。それ以外は、NAND素子G3は、出力信号OUTPSの信号レベルをハイレベル“H”にして外部に出力する。
NAND素子G4は、出力信号OUTPSと、信号SF2と、一致検出回路A9からの一致検出信号MTOUTBとが供給される。NAND素子G4は、出力信号OUTPSと信号SF2と一致検出信号MTOUTBとの全ての信号レベルがハイレベル“H”のとき、リセット信号DRSTの信号レベルをローレベル“L”にして出力する。それ以外は、NAND素子G4は、リセット信号DRSTの信号レベルをハイレベル“H”にして出力する。
CMOSトランスファ素子G5は、そのNMOSトランジスタのゲートに遅延回路A7からのバス信号HT<0>が供給され、そのPMOSトランジスタのゲートに遅延回路A7からのバス信号HT<0>の反転信号である出力信号MCNTSが供給され、そのNMOSトランジスタ及びPMOSトランジスタのソースが接地(GND)されている。CMOSトランスファ素子G5は、バス信号HT<0>がハイレベル“H”であり、出力信号MCNTSの信号レベルがローレベル“L”であるとき、出力信号MDLYIの信号レベルをGNDレベルであるローレベル“L”にしてそのNMOSトランジスタ及びPMOSトランジスタのドレインから出力する。
CMOSトランスファ素子G6は、そのNMOSトランジスタのゲートに遅延回路A7からの出力信号MCNTSが供給され、そのPMOSトランジスタのゲートに遅延回路A7からのバス信号HT<0>が供給され、そのNMOSトランジスタ及びPMOSトランジスタのソースに出力信号OUTPSが供給されている。CMOSトランスファ素子G6は、バス信号HT<0>がローレベル“L”であり、出力信号MCNTSの信号レベルがハイレベル“H”であるとき、出力信号OUTPSを出力信号MDLYIとしてそのNMOSトランジスタ及びPMOSトランジスタのドレインから出力する。
即ち、遅延回路H1には、カウンタ回路A4から出力されるバス信号CNT<3:0>が供給される。遅延回路H1には、遅延回路制御回路A6からの出力信号MDLYIが出力信号DLYIとして供給される。遅延回路H1には、遅延回路制御回路A6からのリセット信号DRSTがリセット信号RSTとして供給される。遅延回路H1は、出力信号DLYOBとして出力信号MCNTSを出力し、出力信号DLYOとしてバス信号HT<0>を出力する。
フリップフロップ素子I1は、その端子CKに遅延回路A7からの出力信号MCNTSが供給される。フリップフロップ素子I1は、上記の出力信号MCNTSの信号レベルがハイレベル“H”に遷移されるときに、入力端子DBに供給されるDBデータと同相の信号を信号SF6として出力端子QBに出力する。フリップフロップ素子I1は、上記の信号SF6の信号レベルがハイレベル“H”に遷移されるときに、入力端子DBに供給されるDBデータをラッチして、その反転信号をバス信号HT<1>として出力端子Qに出力する。
フリップフロップ素子I2は、その端子CKにフリップフロップ素子I1からの信号SF6が供給される。フリップフロップ素子I2は、上記の信号SF6の信号レベルがハイレベル“H”に遷移されるときに、入力端子DBに供給されるDBデータと同相の信号を信号SF7として出力端子QBに出力する。フリップフロップ素子I2は、上記の信号SF7の信号レベルがハイレベル“H”に遷移されるときに、入力端子DBに供給されるDBデータをラッチして、その反転信号をバス信号HT<2>として出力端子Qに出力する。
フリップフロップ素子I3は、その端子CKにフリップフロップ素子I2からの出力信号SF7が供給される。フリップフロップ素子I3は、上記の出力信号SF7の信号レベルがハイレベル“H”に遷移されるときに、入力端子DBに供給されるDBデータをラッチして、その反転信号をバス信号HT<3>として出力端子Qに出力する。
フリップフロップ素子I1、I2、I3は、そのリセット端子RSTから上記のリセット信号DRSTを入力したとき、出力端子Q、QBの出力をリセットする。
排他的論理NOR素子J1は、設定バス信号MT<3:0>のうちの設定バス信号MT<0>信号と、バス信号HT<0>とが供給される。排他的論理NOR素子J1は、設定バス信号MT<0>信号及びバス信号HT<0>の両方の信号レベルが一致しているとき、信号XT0の信号レベルをハイレベル“H”にして出力する。それ以外は、排他的論理NOR素子J1は、信号XT0の信号レベルをローレベル“L”にして出力する。
排他的論理NOR素子J2は、設定バス信号MT<3:0>のうちの設定バス信号MT<1>信号と、バス信号HT<1>とが供給される。排他的論理NOR素子J2は、設定バス信号MT<1>信号及びバス信号HT<1>の両方の信号レベルが一致しているとき、信号XT1の信号レベルをハイレベル“H”にして出力する。それ以外は、排他的論理NOR素子J2は、信号XT1の信号レベルをローレベル“L”にして出力する。
排他的論理NOR素子J3は、設定バス信号MT<3:0>のうちの設定バス信号MT<2>信号と、バス信号HT<2>とが供給される。排他的論理NOR素子J3は、設定バス信号MT<2>信号及びバス信号HT<2>の両方の信号レベルが一致しているとき、信号XT2の信号レベルをハイレベル“H”にして出力する。それ以外は、排他的論理NOR素子J3は、信号XT2の信号レベルをローレベル“L”にして出力する。
排他的論理NOR素子J4は、設定バス信号MT<3:0>のうちの設定バス信号MT<3>信号と、バス信号HT<3>とが供給される。排他的論理NOR素子J4は、設定バス信号MT<3>信号及びバス信号HT<3>の両方の信号レベルが一致しているとき、信号XT3の信号レベルをハイレベル“H”にして出力する。それ以外は、排他的論理NOR素子J4は、信号XT3の信号レベルをローレベル“L”にして出力する。
NAND素子J5は、信号XT0と信号XT1と信号XT2と信号XT3とが供給される。NAND素子J5は、信号XT0と信号XT1と信号XT2と信号XT3との全ての信号レベルがハイレベル“H”のとき、一致検出信号MTOUTBの信号レベルをローレベル“L”にして、遅延回路制御回路A6に出力する。それ以外は、NAND素子J5は、一致検出信号MTOUTBの信号レベルをハイレベル“H”にして遅延回路制御回路A6に出力する。
このリセット動作により、遅延回路A2は、出力信号DLYOBの信号レベルをハイレベル“H”にして出力し、判定回路A3は、判定結果信号DSTEの信号レベルをローレベル“L”にして出力し、カウンタ回路A4は、バス信号CNT<n:0>の信号レベルをローレベル“L”にして出力する。
その後、高性能テスタ等から入力されるパルス信号PULSEIを遅延回路用パルス生成回路A1、判定回路A3、カウンタ回路用制御パルス信号生成回路A5に供給する。
このパルス信号PULSEIのハイレベル“H”を表すパルス幅は、遅延回路A2に設定したい遅延値となる設定遅延値を表している。
遅延回路A2は、この出力信号DLYIをある遅延値で遅延させ、出力信号DLYOおよび出力信号DLYOBとして出力する。
判定回路A3は、この出力信号DLYOBを、パルス信号PULSEIの立下りでラッチする。
最初の段階ではパルス信号PULSEIのパルス幅を超えない遅延値で出力信号DLYIから出力信号DLYOBまで到達するので、判定回路A3は、出力結果として判定結果信号DSTEの信号レベルをローレベル“L”にして出力する。
カウンタ回路A4は、この制御パルス信号FFCKを入力し、その内部のフリップフロップが動作し、バス信号CNT<0>の信号レベルをハイレベル“H”にして出力する。
そのハイレベル“H”のバス信号CNT<0>が遅延回路A2に供給されたとき、遅延回路A2において、PMOSトランジスタC8のゲートに供給される信号の信号レベルがローレベル“L”になり、NMOSトランジスタC12のゲートに供給される信号の信号レベルがハイレベル“H”になる。この遷移により、遅延回路A2の遅延を決める信号PINLの電圧レベルが少しあがり、また、信号NINLの電圧レベルが少し下がる。
上記の遅延時間のステップ時間の設定は、遅延回路A2のPMOSトランジスタC5〜C8およびNMOSトランジスタC9〜C12の駆動能力を調整しておくことにより行われる。
同様に、上記の遷移は、2番目のパルス信号PULSEIの立下りを表す時間T2から、3番目のパルス信号PULSEIの立上りを表す時間まで行われる。次に、3番目のパルス信号PULSEIの立下りを表す時間T3から、4番目のパルス信号PULSEIの立上りを表す時間まで行われる。次いで、4番目のパルス信号PULSEIの立下りを表す時間T4から、5番目のパルス信号PULSEIの立上りを表す時間まで行われる。このように、上記の遷移を繰り返すことで徐々に、遅延回路A2の遅延値は、遅延回路A2に入力されるパルス信号PULSEIのパルス幅“H”に近づき、時間T4のタイミングにおいては、パルス信号PULSEIと同じ遅延値となる。
この場合、カウンタ回路用制御パルス信号生成回路A5は、1ショットパルスとしてハイレベル“H”の制御パルス信号FFCKを出力しない。そのため、カウンタ回路A4は動作しなくなる。
以下、この確定(固定・設定)した遅延回路A2の遅延値を基準遅延値という。
この後、外部コマンドによりイネーブル信号TDENの信号レベルをローレベル“L”にする。
このリセット動作により、遅延回路A7は、その回路の出力信号DLYOであるバス信号HT<0>の信号レベルをローレベル“L”にして出力し、その回路の出力信号DLYOBである出力信号MCNTSの信号レベルをハイレベル“H”にして出力する。
また、遅延カウンタ回路A8もリセット状態となっているため、バス信号HT<m:0>の信号レベルはローレベル“L”状態となる。
このとき、一致検出回路A9は、バス信号HT<2>が示す値と設定バス信号MT<2>が示す値とが異なるため、排他的論理NOR素子J3から出力される信号XT2の信号レベルをローレベル“L”とし、NAND素子J5から出力される一致検出信号MTOUTBの信号レベルをハイレベル“H”とする。
バス信号HT<0>の信号レベルがローレベル“L”であり、出力信号MCNTSの信号レベルがハイレベル“H”状態であるので、CMOSトランスファ素子G6は、ハイレベル“H”の出力信号OUTPSを出力信号MDLYIとして出力する。この出力信号MDLYIは、信号DLYIとして遅延回路A7に供給される。
これにより、遅延回路制御回路A6は、出力信号MDLYIの信号レベルをGNDレベルのローレベル“L”にし、遅延回路A7は、基準遅延値にて出力信号MDLYI“L”を遅延した後、バス信号HT<0>の信号レベルをローレベル“L”にし、出力信号MCNTSの信号レベルをハイレベル“H”にする。
出力信号MCNTSのハイレベル“H”への遷移は、遅延カウンタ回路A8のフリップフロップ素子I1を動作させ、バス信号HT<1>の信号レベルをハイレベル“H”にする。
これにより、遅延回路制御回路A6のCMOSトランスファ素子G6は、ハイレベル“H”の出力信号OUTPSを出力信号MDLYIとして出力する。この出力信号MDLYIは、信号DLYIとして遅延回路A7に供給される。
そして、遅延回路A7の出力であるバス信号HT<0>の信号レベルは、基準遅延値にて“L”→“H”→“L”…と繰り返す信号となり、基準遅延値の遅延回数を示すカウント値の最下位ビットの動作と同じになる。
この遅延回路A7の出力であるバス信号HT<0>と、カウンタ回路の出力であるバス信号HT<m:1>とが基準遅延値の定数倍を示す信号となる。
図5に示される例の場合、基準遅延値の4倍の遅延時間のパルス幅を有する出力信号OUTPSを生成できることになる。
この遷移を用いることで必要遅延時間後に所望の動作を行うことが可能になる。
即ち、基準遅延生成回路S0において、遅延回路用パルス生成回路A1は、イネーブル信号TDENを入力しているときに、パルス信号PULSEIがアクティブ状態“H”である場合、出力信号DLYIをアクティブ状態“H”にして遅延回路A2に出力する。
判定回路A3は、パルス信号PULSEIのアクティブ状態“H”を表すパルス幅と、信号DLYOBのアクティブ状態“H”を表すパルス幅とが一致しないとき、第2遅延値と設定遅延値との一致を表さない比較結果DSTEを出力する。このとき、カウンタ回路用制御パルス信号生成回路A5は、制御パルス信号FFCKをアクティブ状態“H”にして出力し、カウンタ回路A4は、保持された調整値に1をインクリメントし、その調整値を表すバス信号CNT<n:0>として出力する。遅延回路A2は、第1遅延値とバス信号CNT<n:0>が表す調整値とに基づいて第2遅延値を生成し、出力信号DLYIを第2遅延値により遅延して出力信号DLYOBを出力する。
一方、判定回路A3は、パルス信号PULSEIのアクティブ状態“H”を表すパルス幅と、信号DLYOBのアクティブ状態“H”を表すパルス幅とが一致したとき、第2遅延値と設定遅延値との一致を表す比較結果DSTEを出力する。このとき、カウンタ回路用制御パルス信号生成回路A5は、カウンタ回路A4から出力されるバス信号CNT<n:0>が表す調整値を固定するために、制御パルス信号FFCKをインアクティブ状態“L”にして出力し、カウンタ回路A4は、保持された調整値を固定された調整値とし、その調整値を表すバス信号CNT<n:0>として出力する。この場合、遅延回路A2は、第1遅延値と上記固定されたバス信号CNT<n:0>が表す調整値とに基づいて基準遅延値を生成し、出力信号DLYIを基準遅延値により遅延して出力信号DLYOBを出力する。
このように、本発明の半導体記憶装置では、上記の基準遅延生成回路S0により基準遅延値を生成するため、設計時における遅延回路の遅延値と実デバイスにおける遅延回路の遅延値とのズレをなくすことができる。
即ち、定数倍遅延生成回路S1において、遅延回路A2と同一構成である遅延回路A7は、第1遅延値と上記固定されたバス信号CNT<n:0>が表す調整値とに基づいて基準遅延値を生成し、出力信号MDLYIを基準遅延値により遅延して、出力信号DLYOBとして信号MCNTSを出力し、出力信号DLYOBの反転信号としてバス信号HT<0>を出力する。
遅延回路用制御回路A6のラッチ部G3、G4は、トリガ信号TDENを入力したときに、出力信号OUTPSをラッチする。遅延回路用制御回路A6は、出力信号OUTPSがラッチされ、且つ、バス信号HT<0>がアクティブ状態“H”及びインアクティブ状態“L”の一方であるとき、出力信号MDLYIをアクティブ状態“H”及びインアクティブ状態“L”の他方にして遅延回路A7に出力する。遅延カウンタ回路A8は、出力信号MCNTSがアクティブ状態“H”及びインアクティブ状態“L”の一方から他方に遷移するとき、保持された出力カウント値HT<m:1>に1をインクリメントし、その出力カウント値を表すバス信号HT<m:1>を出力する。
一致検出回路A9は、遅延回路A7からのバス信号HT<0>と遅延カウンタ回路A8からのバス信号HT<m:1>とを入力し、基準遅延値のm倍の遅延値である設定倍数値を表す設定バス信号MT<m:0>が供給される。一致検出回路A9は、バス信号HT<m:0>が表す出力カウント値と、設定バス信号MT<m:0>が表す設定倍数値とが一致したとき、一致検出信号MTOUTBを遅延回路用制御回路A6に出力する。このとき、遅延回路用制御回路A6は、一致検出信号MTOUTBに応じて、ラッチ部G3、G4にラッチされた出力信号OUTPSを出力する。
このように、本発明の半導体記憶装置では、定数倍遅延生成回路S1により、所望の遅延値として、基準遅延値のm倍の遅延値を得ることができる。
図6は、本発明の第2実施形態による半導体記憶装置の構成を示すブロック図である。第2実施形態では、第1実施形態と同じ説明を省略する。
第2実施形態による半導体記憶装置は、第1実施形態における基準遅延生成回路S0に対応する基準遅延生成回路DLCと、第1実施形態における定数倍遅延生成回路S1に対応する定数倍遅延生成回路DL0、DL1、…、DLsとを具備している。ここで、DLsの“s”は基準遅延値を必要とする遅延回路の台数を示している。
定数倍遅延生成回路DL0、DL1、…、DLsの構成は、第1実施形態における定数倍遅延生成回路S1と同様の構成を成す。このため、定数倍遅延生成回路DL0、DL1、…、DLsの構成要素の名称を、それぞれDL0/A6〜A9、DL1/A6〜A9、…、DLs/A6〜A9と称し、定数倍遅延生成回路DL0、DL1、…、DLs内でのみ使用される構成要素に入力/出力する信号をDL0/“信号名”、DL1/“信号名”、DLs/“信号名”と称する。
基準遅延生成回路DLCの動作については、基準遅延生成回路S0と同じであるため(図4参照)、その説明を省略する。この場合、基準遅延生成後、バス信号CNT<n:0>は固定化される。
この場合、バス信号HT<m:0>が示す値が、図7Aに示されるように、設定バス信号MT0<m:0>が示す値b‘100と同じ値になる。
図7Aに示される例の場合、基準遅延値の5倍の遅延時間のパルス幅を有する出力信号OUTPSを生成できることになる。
この場合、バス信号HT<m:0>が示す値が、図7Bに示されるように、設定バス信号MT1<m:0>が示す値b‘100と同じ値になる。
図7Bに示される例の場合、基準遅延値の3倍の遅延時間のパルス幅を有する出力信号OUTPSを生成できることになる。
この場合、バス信号HT<m:0>が示す値が、図7Cに示されるように、設定バス信号MTs<m:0>が示す値b‘110と同じ値になる。
図7Cに示される例の場合、基準遅延値の6倍の遅延時間のパルス幅を有する出力信号OUTPSを生成できることになる。
本発明の半導体記憶装置は、所望の遅延値を得ることができる。
S1 定数倍遅延生成回路
A1 遅延回路用パルス生成回路
A2 遅延回路
A3 判定回路
A4 カウンタ回路
A5 カウンタ回路用制御パルス信号生成回路
A6 遅延回路制御回路
A7 遅延回路
A8 遅延カウンタ回路
A9 一致検出回路
CNT<n:0> バス信号(カウンタ値、調整値)
DLYI 出力信号
DLYOB 出力信号
DRST リセット信号
DSTE 判定結果信号
FFCK 制御パルス信号
HT<0> バス信号
HT<m:0> バス信号(倍数値)
INPS トリガ信号
MCNTS 出力信号
MDLYI 出力信号
MT<m:0> 設定バス信号(設定倍数値)
MTOUTB 一致検出信号
OUTPS 出力信号
PULSEI パルス信号
RST リセット信号
TDEN イネーブル信号
B1、B2、B3、B4 フリップフロップ素子
C1、C2、C3、C4、C29、C30 インバータ素子
C5、C6、C7、C8、C13、C14、C18、C19、C21、C24、C26 PMOSトランジスタ
C9、C10、C11、C12、C15、C16、C20、C22、C23、C25、C27 NMOSトランジスタ
C17 バッファ素子
C28 NAND素子
D1 AND回路
E1 バッファ素子
E2 NAND素子
E4、E5 インバータ素子
E6、E7 AND素子
F1 AND回路
F2、F6 インバータ素子
F3、F4 CMOSトランスファ素子
F5 NOR素子
F7 バッファ素子
G1、G2 インバータ素子
G3、G4 NAND素子
G5、G6 CMOSトランスファ素子
H1 遅延回路
I1、I2、I3 フリップフロップ素子
J1、J2、J3、J4 排他的論理NOR素子
J5 NAND素子
DLC 基準遅延生成回路
DL0、DL1、…、DLs 定数倍遅延生成回路
Claims (6)
- 基準遅延値を生成する基準遅延生成回路を具備し、
前記基準遅延生成回路は、
第1遅延値を有し、前記第1遅延値と調整値とに基づいて第2遅延値を生成し、第1信号を前記第2遅延値により遅延して第2信号を出力する第1遅延回路と、
パルス信号を入力し、前記パルス信号がアクティブ状態であるときに、前記第1信号をアクティブ状態にして前記第1遅延回路に出力する遅延回路用パルス生成回路と、ここで、前記パルス信号のアクティブ状態を表すパルス幅は、設定遅延値を表し、
前記第2遅延値と前記設定遅延値との比較結果を出力する判定回路と、
前記比較結果が前記第2遅延値と前記設定遅延値との一致を表さないとき、前記第2遅延値を前記設定遅延値に調整するための前記調整値を出力するカウンタ回路と、
前記比較結果が前記第2遅延値と前記設定遅延値との一致を表すとき、カウンタ回路から出力される前記調整値を固定するカウンタ回路用制御パルス信号生成回路とを具備し、
前記第1遅延回路は、前記第1遅延値と前記固定された調整値とに基づいて前記基準遅延値を生成し、前記第1信号を前記基準遅延値により遅延して前記第2信号を出力する
半導体記憶装置。 - 更に、
トリガ信号に対して、前記基準遅延値のm倍(mは1以上の整数)の遅延値により出力信号を出力する定数倍遅延生成回路を具備し、
前記定数倍遅延生成回路は、
前記第1遅延回路と同一構成であり、前記第1遅延値を有し、前記第1遅延値と前記固定された調整値とに基づいて前記基準遅延値を生成し、第3信号を前記基準遅延値により遅延して第4信号を出力する第2遅延回路と、
前記トリガ信号を入力したときに、出力信号をラッチするラッチ部と、
前記出力信号がラッチされ、且つ、前記第4信号がアクティブ状態及びインアクティブ状態の一方であるとき、前記第3信号をアクティブ状態及びインアクティブ状態の他方にして前記第2遅延回路に出力する遅延回路用制御回路と、
出力カウント値を保持し、前記第4信号がアクティブ状態及びインアクティブ状態の一方から他方に遷移するとき、前記出力カウント値に1をインクリメントして出力する遅延カウンタ回路と、
前記出力カウント値と、前記基準遅延値のm倍の遅延値を表す設定倍数値とが一致したとき、一致検出信号を前記遅延回路用制御回路に出力する一致検出回路とを具備し、
前記遅延回路用制御回路は、前記一致検出信号に応じて、前記ラッチ部にラッチされた前記出力信号を出力する
請求項1に記載の半導体記憶装置。 - 前記遅延回路用パルス生成回路は、
コマンド信号と前記パルス信号とを入力し、
前記コマンド信号を入力しているときに、前記パルス信号がアクティブ状態である場合、前記第1信号をアクティブ状態にして前記第1遅延回路に出力する
請求項1又は2に記載の半導体記憶装置。 - 前記判定回路は、
前記パルス信号と、前記第1遅延回路からの前記第2信号とに応じて、前記第2遅延値と前記設定遅延値とを比較し、
前記パルス信号のアクティブ状態を表すパルス幅と、前記第2信号のアクティブ状態を表すパルス幅とが一致しないとき、前記第2遅延値と前記設定遅延値との一致を表さない前記比較結果を出力し、
前記パルス信号のアクティブ状態を表すパルス幅と、前記第2信号のアクティブ状態を表すパルス幅とが一致したとき、前記第2遅延値と前記設定遅延値との一致を表す前記比較結果を出力する
請求項1〜3のいずれかに記載の半導体記憶装置。 - 前記カウンタ回路用制御パルス信号生成回路は、
前記比較結果が前記第2遅延値と前記設定遅延値との一致を表さないとき、制御パルス信号をアクティブ状態にして出力し、
前記比較結果が前記第2遅延値と前記設定遅延値との一致を表すとき、前記カウンタ回路から出力される前記調整値を固定するために、前記制御パルス信号をインアクティブ状態にして出力し、
前記カウンタ回路は、
前記調整値を保持し、
前記制御パルス信号がアクティブ状態であるとき、前記保持された調整値に1をインクリメントして前記調整値として出力し、
前記制御パルス信号がインアクティブ状態であるとき、前記保持された調整値を前記固定された調整値として出力する
請求項1〜4のいずれかに記載の半導体記憶装置。 - 更に、
複数の前記定数倍遅延生成回路を具備し、
前記複数の定数倍遅延生成回路における前記設定倍数値は、それぞれ異なる
請求項2に記載の半導体記憶装置。
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