CN117238338A - 一种相位调整电路、延时锁定电路和存储器 - Google Patents

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Abstract

本公开实施例提供了一种相位调整电路、延时锁定电路和存储器，该相位调整电路包括依次连接的检测模块、比较模块、计数模块和调整模块；其中，检测模块，配置为对第一时钟信号与第二时钟信号之间的相位差进行检测，得到第一检测信号和第二检测信号；比较模块，配置为对第一检测信号和第二检测信号进行占空比比较处理，得到计数指示信号；计数模块，配置为基于计数指示信号对预设计数时钟信号的脉冲数量进行计数，得到计数值；调整模块，配置为根据计数值对第二时钟信号进行相位调整，以使第一时钟信号和第二时钟信号之间的相位差为预设值。这样，通过检测不同时钟信号之间的相位差并对时钟信号进行校正，能够改善时钟信号的相位偏移。

Description

一种相位调整电路、延时锁定电路和存储器
技术领域
本公开涉及半导体存储器技术领域，尤其涉及一种相位调整电路、延时锁定电路和存储器。
背景技术
在动态随机存取存储器(Dynamic Random Access Memory，DRAM)中的延迟锁定回路(Delay Loop Lock，DLL)中，存在四个相位依次相差90度的时钟路径。然而，这四个时钟路径可能由于相位偏移导致错配问题和噪声问题，从而影响存储器的性能。
发明内容
本公开提供了一种相位调整电路、延时锁定电路和存储器，通过检测不同时钟信号之间的相位差并对时钟信号进行校正，能够改善时钟信号的相位偏移。
本公开的技术方案是这样实现的：
第一方面，本公开实施例提供了一种相位调整电路，所述相位调整电路包括依次连接的检测模块、比较模块、计数模块和调整模块；其中，
所述检测模块，配置为对第一时钟信号与第二时钟信号之间的相位差进行检测，得到第一检测信号和第二检测信号；
所述比较模块，配置为对所述第一检测信号和所述第二检测信号进行占空比比较处理，得到计数指示信号；
所述计数模块，配置为基于所述计数指示信号对预设计数时钟信号的脉冲数量进行计数，得到计数值；
所述调整模块，配置为根据所述计数值对所述第二时钟信号进行相位调整，以使所述第一时钟信号和所述第二时钟信号之间的相位差为预设值。
在一些实施例中，所述检测模块，具体配置为接收所述第一时钟信号、所述第二时钟信号、第三时钟信号和第四时钟信号之中的任意三个信号，根据所接收的信号，输出所述第一检测信号和所述第二检测信号；其中，所述第三时钟信号与所述第一时钟信号的相位差为180度，所述第四时钟信号与所述第二时钟信号的相位差为180度，所述第一检测信号指示所述第一时钟信号的上升沿与所述第二时钟信号的上升沿之间的相位差，所述第二检测信号指示所述第二时钟信号的上升沿与所述第一时钟信号的下降沿之间的相位差。
在一些实施例中，所述调整模块，还配置为根据所述计数值对所述第四时钟信号进行相位调整，以使所述第三时钟信号和所述第四时钟信号之间的相位差为预设值。
在一些实施例中，所述检测模块包括第一检测单元和第二检测单元；其中，所述第一检测单元，配置为接收所述第一时钟信号和所述第二时钟信号，对所述第一时钟信号和所述第二时钟信号进行逻辑运算，得到所述第一检测信号；所述第二检测单元，配置为接收所述第三时钟信号和所述第二时钟信号，对所述第三时钟信号和所述第二时钟信号进行逻辑运算，得到所述第二检测信号。
在一些实施例中，所述第一检测单元包括第一反相器、第一传输门和第一与非门，所述第二检测单元包括第二反相器、第二传输门和第二与非门；所述第一反相器的输入端接收所述第二时钟信号，所述第一传输门的输入端接收所述第一时钟信号，所述第一与非门的两输入端分别与所述第一反相器的输出端和所述第一传输门的输出端连接，所述第一与非门的输出端输出所述第一检测信号；所述第二反相器的输入端接收所述第三时钟信号，所述第二传输门的输入端接收所述第二时钟信号，所述第二与非门的两输入端分别与所述第二反相器的输出端和所述第二传输门的输出端连接，所述第二与非门的输出端输出所述第二检测信号。
在一些实施例中，所述相位调整电路应用于存储器，所述比较模块包括占空比单元、预处理单元和采样单元；其中，所述占空比单元，配置为接收所述第一检测信号和所述第二检测信号，对所述第一检测信号和所述第二检测信号进行占空比比较处理，得到比较结果信号；其中，在所述第一检测信号的占空比高于所述第二检测信号时，所述比较结果信号处于第一电平状态；在所述第一检测信号的占空比低于所述第二检测信号时，所述比较结果信号处于第二电平状态；所述预处理单元，配置为接收所述存储器的主时钟信号，对所述主时钟信号进行分频处理，得到采样时钟信号；所述采样单元，配置为接收所述采样时钟信号和所述比较结果信号，基于所述采样时钟信号对所述比较结果信号进行采样，得到所述计数指示信号。
在一些实施例中，所述占空比单元包括第一开关管、第二开关管、第三开关管、第四开关管、第一电流源、第二电流源、第三电流源、第四电流源、第一电容、第二电容和运算放大器；其中，所述第一开关管的控制端与所述第二开关管的控制端形成连接点，用于接收所述第一检测信号；所述第一开关管的第一端与所述第一电流源的输出端连接，所述第一电流源的输入端与电源信号连接，所述第二开关管的第二端与所述第二电流源的输入端连接，所述第二电流源的输出端与地信号连接；所述第一开关管的第二端、所述第二开关管的第一端均与所述第一电容的第一端连接，所述第一电容的第二端与地信号连接；所述第三开关管的控制端与所述第四开关管的控制端形成连接点，用于接收所述第二检测信号；所述第三开关管的第一端与所述第三电流源的输出端连接，所述第三电流源的输入端与电源信号连接，所述第四开关管的第二端与所述第四电流源的输入端连接，所述第四电流源的输出端与地信号连接；所述第三开关管的第二端、所述第四开关管的第一端均与所述第二电容的第一端连接，所述第二电容的第二端与地信号连接；所述第一电容的第一端还与所述运算放大器的反相输入端连接，所述第二电容的第一端还与所述运算放大器的正相输入端连接，所述运算放大器的输出端用于输出所述比较结果信号。
在一些实施例中，所述预处理单元，还配置为对所述采样时钟信号进行延迟处理，得到所述预设计数时钟信号；所述计数模块，具体配置为在所述计数指示信号处于第一电平状态的情况下，每检测到所述预设计数时钟信号的一个脉冲，对所述计数值进行加一处理；或者，在所述计数指示信号处于第二电平状态的情况下，每检测到所述预设计数时钟信号的一个脉冲，对所述计数值进行减一处理。
在一些实施例中，所述调整模块包括第一调整模块和第二调整模块；其中，所述第一调整模块，配置为接收预设固定值和第一原始时钟信号，基于所述预设固定值对所述第一原始时钟信号进行传输处理，得到所述第一时钟信号；所述第二调整模块，配置为接收所述计数值和第二原始时钟信号，基于所述计数值对所述第二原始时钟信号进行传输处理，得到所述第二时钟信号；其中，在所述计数值大于所述预设固定值的情况下，所述第二时钟信号的上升沿相对于所述第一时钟信号的上升沿朝第一方向移动；在所述计数值小于所述预设固定值的情况下，所述第二时钟信号的上升沿相对于所述一时钟信号的上升沿朝第二方向移动。
在一些实施例中，所述调整模块还包括第三调整模块、第四调整模块；其中，所述第三调整模块，配置为接收所述预设固定值和第三原始时钟信号，基于所述预设固定值对所述第三原始时钟信号进行传输处理，得到第三时钟信号；所述第三原始时钟信号与所述第一原始时钟信号的相位差为180度；所述第四调整模块，配置为接收所述计数值和第四原始时钟信号，基于所述计数值对所述第四原始时钟信号进行传输处理，得到第四时钟信号；所述第四原始时钟信号与所述第二原始时钟信号的相位差为180度；其中，在所述计数值大于所述预设固定值的情况下，所述第四时钟信号的上升沿相对于所述第三时钟信号的上升沿朝第一方向移动；在所述计数值小于所述预设固定值的情况下，所述第四时钟信号的上升沿相对于所述第三时钟信号的上升沿朝第二方向移动。
在一些实施例中，所述第一调整模块、所述第二调整模块、所述第三调整模块和所述第四调整模块中的任意一个均包括预设数量的调整单元，所述预设数量为偶数；所述调整单元，包括多个反相单元，配置为根据所述预设固定值或者所述计数值中相应的一者，确定每一所述反相单元是否接通；以及，利用接通的所述反相单元，对所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中相应的一者进行反相传输处理；其中，每一所述调整单元中至少存在一个反相单元是接通的；多个所述反相单元的控制端共同形成所述调整单元的控制端，且一个所述反相单元的控制端用于接收所述计数值的其中一位或者所述固定值的其中一位；多个所述反相单元的输入端共同形成所述调整单元的输入端，多个所述反相单元的输出端共同形成所述调整单元的输出端。
在一些实施例中，所述预设固定值的位数与所述计数值的位数相同，均为n；所述调整单元包括(n+1)个反相单元，且第1个反相单元固定处于接通状态；若所述调整单元属于所述第一调整模块或者所述第三调整模块，则第(i+1)个反相单元是否接通取决于所述预设固定值的第i位；若所述调整单元属于所述第二调整模块或者所述第四调整模块，则第(i+1)个反相单元是否接通取决于所述计数值的第i位；其中，n为正整数，i是正整数，且i小于或等于n。
在一些实施例中，每一所述反相单元均包括第五开关管、第六开关管、第七开关管和第八开关管；所述第五开关管的第一端与电源信号连接，所述第五开关管的第二端与所述第六开关管的第一端连接，所述第七开关管的第二端和所述第八开关管的第一端连接，所述第八开关管的第二端与地信号连接；在第1个所述反相单元中，所述第六开关管的控制端与地信号连接，所述第七开关管的控制端与电源信号连接，以使得第1个反相单元固定处于接通状态；在第(i+1)个所述反相单元中，所述第六开关管的控制端与第i控制信号连接，所述第七开关管的控制端与第i控制信号的反相信号连接，且第i控制信号的电平状态取决于所述计数值或者所述预设固定值中相应一者的第i位，以使得第(i+1)个反相单元是否接通取决于所述计数值或者所述预设固定值中相应一者的第i位；所述第五开关管的控制端与所述第八开关的控制端共同形成所述反相单元的输入端，所述第六开关管的第二端与所述第七开关管的第一端共同形成所述反相单元的输出端。
在一些实施例中，所述预设值为90度，第一电平状态为高电平状态，第二电平状态为低电平状态；第一开关管、第三开关管、第五开关管和第六开关管均为P型沟道场效应管，第二开关管、第四开关管、第七开关管和第八开关管均为N型沟道场效应管；所述P型沟道场效应管的控制端为栅极，所述P型沟道场效应管的第一端为源极，所述P型沟道场效应管的第二端为漏极，所述N型沟道场效应管的控制端为栅极，所述N型沟道场效应管的第一端为漏极，所述N型沟道场效应管的第二端为源极。
第二方面，本公开实施例提供了一种延时锁定电路，该延时锁定电路用于输出第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号；所述延时锁定电路至少包括如第一方面所述的相位调整电路；其中，所述延时锁定电路，配置为通过所述相位调整电路对所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号之间的相位差进行校正，以使得所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号之间的相位依次相差90度。
第三方面，本公开实施例提供了一种存储器，所述存储器至少包括如第二方面所述的延时锁定电路。
本公开实施例提供了一种相位调整电路、延时锁定电路和存储器，相位调整电路包括依次连接的检测模块、比较模块、计数模块和调整模块；其中，检测模块，配置为对第一时钟信号与第二时钟信号之间的相位差进行检测，得到第一检测信号和第二检测信号；比较模块，配置为对第一检测信号和第二检测信号进行占空比比较处理，得到计数指示信号；计数模块，配置为基于计数指示信号对预设计数时钟信号的脉冲数量进行计数，得到计数值；调整模块，配置为根据计数值对第二时钟信号进行相位调整，以使第一时钟信号和第二时钟信号之间的相位差为预设值。这样，通过检测不同时钟信号之间的相位差并对时钟信号进行校正，能够改善时钟信号的相位偏移。
附图说明
图1为本公开实施例提供的一种相位调整电路的结构示意图；
图2为本公开实施例提供的一种相位调整电路的局部结构示意图一；
图3为本公开实施例提供的一种信号时序示意图；
图4为本公开实施例提供的一种相位调整电路的局部结构示意图二；
图5为本公开实施例提供的另一种信号时序示意图；
图6为本公开实施例提供的一种相位调整电路的局部结构示意图三；
图7为本公开实施例提供的一种相位调整电路的局部结构示意图四；
图8为本公开实施例提供的一种相位调整电路的局部结构示意图五；
图9为本公开实施例提供的一种相位调整电路的局部结构示意图六；
图10为本公开实施例提供的又一种信号时序示意图；
图11为本公开实施例提供的一种延时锁定电路的结构示意图；
图12为本公开实施例提供的一种延时锁定电路的具体结构示意图；
图13为本公开实施例提供的一种存储器的结构示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
在存储器的延迟锁定回路中存在四个主要的时钟路径，理论上这四个时钟路径的相位依次相差90度，以便进行后续的采样或者数据处理。然而，时钟路径的相位可能出现偏移，进而引发错配问题和噪声问题，影响存储器的性能。
基于此，本公开实施例提供了一种相位调整电路，检测模块，配置为对第一时钟信号与第二时钟信号之间的相位差进行检测，得到第一检测信号和第二检测信号；比较模块，配置为对第一检测信号和第二检测信号进行占空比比较处理，得到计数指示信号；计数模块，配置为基于计数指示信号对预设计数时钟信号的脉冲数量进行计数，得到计数值；调整模块，配置为根据计数值对第二时钟信号进行相位调整，以使第一时钟信号和第二时钟信号之间的相位差为预设值。这样，通过检测不同时钟信号之间的相位差并对时钟信号进行校正，能够改善时钟信号的相位偏移。
下面将结合附图对本公开各实施例进行详细说明。
在本公开的一实施例中，参见图1，其示出了本公开实施例提供的一种相位调整电路10的结构示意图。如图1所示，相位调整电路10包括依次连接的检测模块11、比较模块12、计数模块13和调整模块14；其中，
检测模块11，配置为对第一时钟信号与第二时钟信号之间的相位差进行检测，得到第一检测信号和第二检测信号；
比较模块12，配置为对第一检测信号和第二检测信号进行占空比比较处理，得到计数指示信号；
计数模块13，配置为基于计数指示信号对预设计数时钟信号的脉冲数量进行计数，得到计数值；
调整模块14，配置为根据计数值对第二时钟信号进行相位调整，以使第一时钟信号和第二时钟信号之间的相位差为预设值。
需要说明的是，本公开实施例的相位调整电路10可以应用于存储器，例如DRAM、同步动态随机存储器(Synchronous Dynamic Random Access Memory，SDRAM)，用于调整不同时钟信号之间的相位差。
应理解，预设值可以为是误差允许的一个预设范围。在存储器中，预设值一般取90度，即第一时钟信号和第二时钟信号之间的相位差为预设值可以是指：第二时钟信号与第一时钟信号延迟90度后的相位差在误差允许的范围内，后续在提及不同信号的相位差时，均是指的在误差允许的范围内。
这样，在第二时钟信号存在相位偏移的情况下，通过相位调整电路10能够对第二时钟信号进行相位调整，从而在误差允许的范围内保证第二时钟信号的相位相比于第一时钟信号的相位存在90度的延迟，提高时钟信号的准确性。
在实际应用过程中，存储器还可能涉及到第三时钟信号和第四时钟信号，第三时钟信号与第一时钟信号的相位差为180度，第四时钟信号与第三时钟信号的相位差为180度。
在一些实施例中，调整模块14，还配置为根据计数值对第四时钟信号进行相位调整，以使第三时钟信号和第四时钟信号之间的相位差为预设值。
应理解，由于第三时钟信号和第一时钟信号是一对反相信号，可认为第三时钟信号固定落后于第一时钟信号180度，因此无需调整第三时钟信号的相位；类似的，可认为第四时钟信号固定落后于第二时钟信号180度，因此第四时钟信号和第二时钟信号进行同步调整即可，所以第四时钟信号也是基于前述的计数值进行相位调整的。
这样，通过相位调整电路10，能够对四相位的一组时钟信号进行相位调整，以消除时钟信号之间的相位偏移，从而在误差允许的范围内保证第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号之间的相位差依次为90度，改善错配问题和噪声问题，提高存储器的性能。
除此之外，在检测到第一时钟信号、第二时钟信号(以及第三时钟信号、第四时钟信号)之间的相位差已经符合预期，则可以锁存计数值，从而保持这一状态。
需要说明的是，第一检测信号用于指示第一时钟信号的上升沿与第二时钟信号的上升沿之间的相位差，第二检测信号用于指示第二时钟信号的上升沿与第一时钟信号的下降沿之间的相位差。具体的，在一些实施例中，检测模块11，具体配置为接收第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号之中的任意三个信号，根据所接收的信号，输出第一检测信号和第二检测信号。
以下假设检测模块11接收第一时钟信号CLKOI、第二时钟信号CLKOQ和第三时钟信号CLKOIB，提供一种检测模块11的具体结构。如图2所示，检测模块11可以包括第一检测单元111和第二检测单元112；其中，
第一检测单元111，配置为接收第一时钟信号CLKOI和第二时钟信号CLKOQ，对第一时钟信号CLKOI和第二时钟信号CLKOQ进行逻辑运算，得到第一检测信号Detection_clkoi_q；
第二检测单元112，配置为接收第三时钟信号CLKOIB和第二时钟信号CLKOQ，对第三时钟信号CLKOIB和第二时钟信号CLKOQ进行逻辑运算，得到第二检测信号Detection_clkoi_ib。
在一些实施例中，第一检测单元111可以包括第一反相器201、第一传输门202和第一与非门203，第二检测单元112可以包括第二反相器204、第二传输门205和第二与非门206；第一反相器201的输入端接收第二时钟信号CLKOQ，第一传输门202的输入端接收第一时钟信号CLKOI，第一与非门203的两输入端分别与第一反相器201的输出端和第一传输门202的输出端连接，第一与非门203的输出端输出第一检测信号Detection_clkoi_q；第二反相器204的输入端接收第三时钟信号CLKOIB，第二传输门205的输入端接收第二时钟信号CLKOQ，第二与非门206的两输入端分别与第二反相器204的输出端和第二传输门205的输出端连接，第二与非门206的输出端输出第二检测信号Detection_clkoi_ib。
需要说明的是，第一反相器201和第二反相器204均可采用常规的反相器结构。示例性的，反相器可以由一个N型沟道场效应管(NMOS)和一个P型沟道场效应管(PMOS)构成。其中，NMOS和PMOS的栅极连接以形成反相器的输入端，NMOS的漏极接收电源信号VDD，PMOS的漏极接收地信号VSS，NMOS的源极和PMOS的源极连接以形成反相器的输出端。
应理解，在第一检测单元111中，第二时钟信号CLKOQ在经过第一反相器201时不仅相位翻转而且还会产生一定的延迟。因此，通过第一传输门202使第一时钟信号CLKOI产生相同的延迟，以便第一与非门203能够同步对第二时钟信号CLKOQ的反相信号和第一时钟信号CLKOI进行与非处理，得到第一检测信号Detection_clkoi_q。第二传输门205的作用可进行参照理解。
第二传输门205和第二传输门205均可采用常规的传输门结构。如图2所示，传输门可以由一个NMOS和一个PMOS构成。其中，NMOS的栅极连接电源信号VDD，PMOS的栅极连接地信号VSS，即NMOS和PMOS处于接通状态，NMOS的漏极和PMOS的漏极连接以形成传输门的输入端，NMOS的源极和PMOS的源极连接以形成传输门的输出端。
需要说明的是，在图2的基础上，图3示出了本公开实施例提供的一种信号时序示意图。如图3所示，在第一时钟信号CLKOI的上升沿与第二时钟信号CLKOQ的上升沿之间的部分，第一检测信号Detection_clkoi_q处于低电平状态；在第二时钟信号CLKOQ的上升沿与第一时钟信号CLKOI的下降沿之间的部分，第二检测信号Detection_clkoi_ib处于低电平状态。应理解，第一时钟信号CLKOI的下降沿和第三时钟信号CLKOIB的上升沿一致。
应理解，图2所示出的电路结构仅为检测模块11的一个具体实施例，由于电路元件的多样性，在能够获取相位差信息的前提下，检测模块11也可以采用其他的电路结构。例如，检测模块11可以仅包括第一与非门和第二与非门，第一与非门对第一时钟信号CLKOI和第四时钟信号CLKOQB进行与非运算以得到第一检测信号Detection_clkoi_q，第二与非门对第一时钟信号CLKOI和第二时钟信号CLKOQ进行与非运算以得到第二检测信号Detection_clkoi_ib。
这样，借助于第一检测信号Detection_clkoi_q和第二检测信号Detection_clkoi_ib，能够体现第一时钟信号CLKOI和第二时钟信号CLKOQ的相位差异，以便后续进行相位调整。
在一些实施例中，如图4所示，比较模块12包括占空比单元121、预处理单元122和采样单元123；其中，
占空比单元121，配置为接收第一检测信号Detection_clkoi_q和第二检测信号Detection_clkoi_ib，对第一检测信号Detection_clkoi_q和第二检测信号Detection_clkoi_ib进行占空比比较处理，得到比较结果信号DCD_Com；其中，在第一检测信号Detection_clkoi_q的占空比高于第二检测信号Detection_clkoi_ib时，比较结果信号DCD_Com处于第一电平状态；在第一检测信号Detection_clkoi_q的占空比低于第二检测信号Detection_clkoi_ib时，比较结果信号DCD_Com处于第二电平状态；
预处理单元122，配置为接收存储器的主时钟信号Main CLK，对主时钟信号MainCLK进行分频处理，得到采样时钟信号DCD_LAT；
采样单元123，配置为接收采样时钟信号DCD_LAT和比较结果信号DCD_Com，基于采样时钟信号DCD_LAT对比较结果信号DCD_Com进行采样，得到计数指示信号DCD_OUT。
在这里，第一电平状态和第二电平状态不同，具体取决于实际应用场景。
需要说明的是，如果第一检测信号Detection_clkoi_q的占空比高于第二检测信号Detection_clkoi_ib，可以认为第二时钟信号CLKOQ与第一时钟信号CLKOI之间的相位差小于90度，即第二时钟信号CLKOQ的相位需要向后调整；如果第一检测信号Detection_clkoi_q的占空比低于第二检测信号Detection_clkoi_ib，可以认为第二时钟信号CLKOQ与第一时钟信号CLKOI之间的相位差大于90度，即第二时钟信号CLKOQ的相位需要向前调整。也就是说，比较结果信号DCD_Com用于指示对第二时钟信号CLKOQ进行相位调整的方向。
采样时钟信号DCD_LAT由主时钟信号Main CLK分频得到，即采样时钟信号DCD_LAT的时钟周期大于主时钟信号Main CLK的时钟周期，且采样时钟信号DCD_LAT的时钟周期是主时钟信号Main CLK的时钟周期的整倍数。在这里，分频处理时为了给采样单元123充足的响应时间。
以第一电平信号为高电平信号，第二电平信号为低电平信号为例，提供占空比单元121的具体构成。
如图4所示，占空比单元121包括第一开关管207、第二开关管208、第三开关管209、第四开关管210、第一电流源211、第二电流源212、第三电流源213、第四电流源214、第一电容215、第二电容216和运算放大器217；其中，第一开关管207的控制端与第二开关管208的控制端形成连接点，用于接收第一检测信号Detection_clkoi_q；第一开关管207的第一端与第一电流源211的输出端连接，第一电流源211的输入端与电源信号VDD，第二开关管208的第二端与第二电流源212的输入端连接，第二电流源212的输出端与地信号VSS连接；第一开关管207的第二端、第二开关管208的第一端均与第一电容215的第一端连接，第一电容215的第二端与地信号VSS连接；第三开关管209的控制端与第四开关管210的控制端形成连接点，用于接收第二检测信号Detection_clkoi_ib；第三开关管209的第一端与第三电流源213的输出端连接，第三电流源213的输入端与电源信号连接，第四开关管210的第二端与第四电流源214的输入端连接，第四电流源214的输出端与地信号连接；第三开关管209的第二端、第四开关管210的第一端均与第二电容216的第一端连接，第二电容216的第二端与地信号VSS连接；第一电容215的第一端还与运算放大器217的反相输入端连接，第二电容216的第一端还与运算放大器217的正相输入端连接，运算放大器217的输出端用于输出比较结果信号DCD_Com。
如图4所示，如果第一检测信号Detection_clkoi_q处于高电平状态，第一开关管207关闭，第二开关管208开启，此时第一充电节点Charge signal A、第二开关管208、第二电流源212和地信号VSS形成电流通路，即第一充电节点Charge signal A对地VSS放电；如果第一检测信号Detection_clkoi_q处于低电平状态，第一开关管207开启，第二开关管208关闭，此时电源信号VDD、第一电流源211、第一开关管207和第一充电节点Charge signal A形成电流通路，即第一充电节点Charge signal A被电源信号VDD充电。其余部分可以参照理解。
这样，如果第一检测信号Detection_clkoi_q的占空比高于第二检测信号Detection_clkoi_ib的占空比，那么第一电容215的充电速度小于第二电容216的充电速度，此时第一充电节点Charge signal A的电压小于第二充电节点Charge signal B，运算放大器217输出高电平的比较结果信号DCD_Com；如果第一检测信号Detection_clkoi_q的占空比低于第二检测信号Detection_clkoi_ib的占空比，那么第一电容215的充电速度大于第二电容216的充电速度，此时第一充电节点Charge signal A的电压大于第二充电节点Charge signal B，运算放大器217输出低电平的比较结果信号DCD_Com。
需要说明的是，如图4所示，预处理单元122可以包括分频器218，用于对主时钟信号Main CLK进行分频处理以得到采样时钟信号DCD_LAT，分频器218可以参考常规的分频电路。另外，采样单元123可以通过D型触发器(DFF)实现。
在一些实施例中，预处理单元122，还配置为对采样时钟信号DCD_LAT进行延迟处理，得到预设计数时钟信号CLK_CNT。示例性的，如图4所示，预处理单元122还包括延迟器219，用于对采样时钟信号DCD_LAT进行延迟得到预设计数时钟信号CLK_CNT。除此之外，预设计数时钟信号CLK_CNT也可以由主时钟信号Main_CLK直接分频得到。
如图5所示，计数模块13，具体配置为在计数指示信号DCD_OUT处于第一电平状态(图5中以高电平状态为例)的情况下，每检测到预设计数时钟信号CLK_CNT的一个脉冲，对计数值Q<n:0>进行加一处理；或者，在计数指示信号DCD_OUT处于第二电平状态(图5中以低电平状态为例)的情况下，每检测到预设计数时钟信号CLK_CNT的一个脉冲，对计数值Q<n:0>进行减一处理。在这里，计数模块13可以采用常规计数器结构。
也就是说，通过计数指示信号DCD_OUT，可以确定计数值Q<n:0>的变化方向。以图2～图5示出的电路为例，计数值Q<n:0>越大，说明第一时钟信号CLKOI和第二时钟信号CLKOQ之间的相位差较小，第二时钟信号CLKOQ需要向后调整；计数值Q<n:0>越小，说明第一时钟信号CLKOI和第二时钟信号CLKOQ之间的相位差较大，第二时钟信号CLKOQ的相位需要向前调整，以使得第一时钟信号CLKOI和第二时钟信号CLKOQ保持90度的相位差。
在一些实施例中，在计数指示信号DCD_OUT产生状态翻转(由第一电平状态跳变为第二电平状态，或者由第二电平状态跳变为第一电平状态)的时候，说明第一时钟信号与第二时钟信号(以及第三时钟信号和第四时钟信号)之间的相位差已经符合要求，则对所述计数值进行锁存处理，以保持时钟信号的状态。
在一种实施例中，仅考虑第一时钟信号CLKOI和第二时钟信号CLKOQ，如图6所示，调整模块14可以包括第一调整模块141和第二调整模块142。
第一调整模块141，配置为接收预设固定值P<n:0>和第一原始时钟信号CLKI，基于预设固定值P<n:0>对第一原始时钟信号CLKI进行传输处理，得到第一时钟信号CLKOI；
第二调整模块142，配置为接收计数值Q<n:0>和第二原始时钟信号CLKQ，基于计数值Q<n:0>对第二原始时钟信号CLKQ进行传输处理，得到第二时钟信号CLKOQ。
在这里，第一原始时钟信号CLKI和第一时钟信号CLKOI的形状相同，但是二者之间存在一定的传输延时，第二原始时钟信号CLKQ和第二时钟信号CLKOQ的形状相同，但是二者之间存在一定的传输延时。
需要说明的是，预设固定值P<n:0>应当大于计数值Q<n:0>的可取最小值，且小于计数值Q<n:0>的可取最大值，以避免仅能单一方向进行相位调整。
在计数值Q<n:0>大于预设固定值P<n:0>的情况下，第二时钟信号CLKOQ的上升沿相对于第一时钟信号CLKOI的上升沿朝第一方向移动；在计数值Q<n:0>小于预设固定值P<n:0>的情况下，第二时钟信号CLKOQ的上升沿相对于第一时钟信号CLKOI的上升沿朝第二方向移动。在这里，第一方向和第二方向相反，具体可根据实际应用场景确定。
在另一种实施例中，如果考虑第一时钟信号CLKOI、第二时钟信号CLKOQ、第三时钟信号CLKOIB和第四时钟信号CLKOQB，如图7所示，调整模块14还包括第三调整模块143、第四调整模块144；
第三调整模块143，配置为接收预设固定值P<n:0>和第三原始时钟信号CLKIB，基于预设固定值P<n:0>对第三原始时钟信号CLKIB进行传输处理，得到第三时钟信号CLKOIB；第三原始时钟信号CLKIB与第一原始时钟信号CLKI的相位差为180度；
第四调整模块144，配置为接收计数值Q<n:0>和第四原始时钟信号CLKQB，基于计数值Q<n:0>对第四原始时钟信号CLKQB进行传输处理，得到第四时钟信号CLKOQB；第四原始时钟信号CLKQB与第二原始时钟信号CLKIB的相位差为180度；
类似的，在计数值Q<n:0>大于预设固定值P<n:0>的情况下，第四时钟信号CLKOQB的上升沿相对于第三时钟信号CLKOIB的上升沿朝第一方向移动；在计数值Q<n:0>小于预设固定值P<n:0>的情况下，第四时钟信号CLKOQB的上升沿相对于第三时钟信号CLKOIB的上升沿朝第二方向移动。
在本公开实施例中，第一调整模块141、第二调整模块142、第三调整模块143和第四调整模块144均采用相同的电路结构。
示例性的，如图8所示，第一调整模块141、第二调整模块142、第三调整模块143和第四调整模块144中的任意一个均包括预设数量的调整单元220(图8中仅对一个进行标号)。应理解，在图8中，调整单元是通过可调非门实现的，即每一个调整单元的输出信号相对于该调整单元的输入信号产生了相位翻转，因此预设数量应当为偶数。
以下提供一种调整单元220的具体结构示例。
如图9所示，在一些实施例中，调整单元220，包括多个反相单元(图9以4个反相单元为例示出)，配置为根据预设固定值P<n:0>或者计数值Q<n:0>中相应的一者，确定每一反相单元是否接通；以及，利用接通的反相单元，对第一时钟信号CLKOI、第二时钟信号CLKOQ、第三时钟信号CLKOIB和第四时钟信号CLKOQB中相应的一者进行反相传输处理。
需要说明的是，对于第一调整模块141、第二调整模块142、第三调整模块143和第四调整模块144来说，每一调整单元中至少存在一个反相单元是接通的。对于每个调整单元来说，多个反相单元的控制端共同形成调整单元的控制端，且一个反相单元的控制端用于接收计数值的其中一位或者固定值的其中一位；多个反相单元的输入端共同形成调整单元的输入端，用于接收输入信号A；多个反相单元的输出端共同形成调整单元的输出端，用于确定输出信号Y。
在这里，如果接通的反相单元越多，则调整单元220的信号传输速度越快，其输出信号的上升沿会向前调整；如果接通的反相单元越少，则调整单元220的信号传输速度越慢，其输出信号的上升沿会向后调整。
需要说明的是，如果调整单元220位于第一调整模块141中，那么输入信号A是第一原始时钟信号CLKI，输出信号Y是指第一时钟信号CLKOI；如果调整单元220位于第二调整模块142中，那么输入信号A是第二原始时钟信号CLKQ，输出信号Y是指第二时钟信号CLKOQ；如果调整单元220位于第三调整模块143中，那么输入信号A是第三原始时钟信号CLKIB，输出信号Y是指第三时钟信号CLKOIB；如果调整单元220位于第四调整模块144中，那么输入信号A是第四原始时钟信号CLKQB，输出信号Y是指第四时钟信号CLKOQB。
在一些实施例中，预设固定值的位数与计数值的位数相同，均为n；调整单元包括(n+1)个反相单元，且第1个反相单元固定处于接通状态；若调整单元220属于第一调整模块141或者第三调整模块143，则第(i+1)个反相单元是否接通取决于预设固定值的第i位；若调整单元220属于第二调整模块142或者第四调整模块144，则第(i+1)个反相单元是否接通取决于计数值的第i位；其中，n为正整数，i是正整数，且i小于或等于n。
以n＝3为例进行具体说明，此时计数值可以表示为Q<2:0>，预设固定值为P<2:0>。如图9所示，调整单元220包括4个反相单元，且第1个反相单元是固定接通的。其中，(1)如果调整单元220位于第一调整模块411或者第三调整模块413，则第2个反相单元是否接通取决于P<2>(P<2：0>中的第1位，其他请参照理解)，第3个反相单元是否接通取决于P<1>，第4个反相单元是否接通取决于P<0>。(2)如果调整单元220位于第二调整模块412或者第四调整模块414，则第2个反相单元是否接通取决于Q<2>，第3个反相单元是否接通取决于Q<1>，第4个反相单元是否接通取决于Q<0>。
还需要说明的是，不同反相单元的信号传输能力可以相同也可以不同，从而提供更多的延时幅度，以适应不同的情况。
在一些实施例中，如图9所示，每一反相单元(图9中仅对一个反相单元中的器件进行了标号)均包括第五开关管221、第六开关管222、第七开关管223和第八开关管224，第五开关管221的第一端与电源信号连接，第五开关管221的第二端与第六开关管222的第一端连接，第七开关管219的第二端和第八开关管224的第一端连接，第八开关管224的第二端与地信号VSS连接；在第1个反相单元中，第六开关管222的控制端与地信号VSS连接，第七开关管223的控制端与电源信号连接，以使得第1个反相单元固定处于接通状态；在第(i+1)个反相单元中，第六开关管222的控制端与第i控制信号(例如Q<2>、Q<1>、Q<0>、P<2>、P<1>、P<0>)连接，第七开关管223的控制端与第i控制信号的反相信号(例如QB<2>、QB<1>、QB<0>、PB<2>、PB<1>、PB<0>)连接，且第i控制信号的电平状态取决于所述计数值或者所述预设固定值中相应一者的第i位，以使得第(i+1)个反相单元是否接通取决于计数值或者预设固定值中相应一者的第i位；第五开关管221的控制端与第八开关管224的控制端共同形成反相单元的输入端，第六开关管222的第二端与第七开关管223的第一端共同形成反相单元的输出端。
在一种具体的实施例中，设置预设固定值P<2:0>＝100。如图9和图10所示，在第一调整模块141和第三调整模块143中，第1个反相单元、第3个反相单元和第4个反相单元是固定开启的，第2个反相单元是固定关闭的。此时，如果Q<2:0>＝111，说明在第二调整模块142和第四调整模块144中，所有的反相单元均是关闭的，即第二调整模块142和第四调整模块144进行信号传输的速度更慢，此时第二时钟信号CLKOQ和第四时钟信号CLKOQB的上升沿向后移动，即第一时钟信号CLKOI和第二时钟信号之间CLKOQ的相位差、第三时钟信号CLKOIB和第四时钟信号CLKOQB之间的相位差增大；如果Q<2:0>＝000，说明在第二调整模块142和第四调整模块144中，所有的反相单元均是开启的，即第二调整模块142和第四调整模块144进行进行信号传输的速度更快，此时第二时钟信号CLKOQ和第四时钟信号CLKOQB的上升沿向前移动，即第一时钟信号CLKOI和第二时钟信号之间CLKOQ的相位差、第三时钟信号CLKOIB和第四时钟信号CLKOQB之间的相位差减小。
在前述说明中，第一电平状态为高电平状态，第二电平状态为低电平状态；第一开关管207、第三开关管209、第五开关管221和第六开关管222均为P型沟道场效应管，第二开关管208、第四开关管210、第七开关管223和第八开关管224均为N型沟道场效应管；P型沟道场效应管的控制端为栅极，P型沟道场效应管的第一端为源极，P型沟道场效应管的第二端为漏极，N型沟道场效应管的控制端为栅极，N型沟道场效应管的第一端为漏极，N型沟道场效应管的第二端为源极。另外，前述提及的电源信号VDD的实际电压均取决于实际应用场景。
除此之外，图2、图4、图8和图9均为本公开实施例中的可行示例，而并非具体限定，在能够实现相应功能的前提下，可以采用其他的电路结构。
综上所述，本公开实施例提供了一种相位调整电路，通过检测不同时钟信号之间的相位差并对时钟信号进行校正，能够改善时钟信号的相位偏移，进而提高半导体的性能。
在本公开的另一实施例中，提供一种延时锁定电路，且延时锁定电路用于输出第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号。
参见图11，其示出了本公开实施例提供的一种延时锁定电路30的结构示意图。如图11所示，延时锁定电路30至少包括如前述任一项所述的相位调整电路10；所述延时锁定电路30，配置为通过相位调整电路10对第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号之间的相位差进行校正，以使得第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号之间的相位依次相差90度。
需要说明的是，延时锁定电路30也可称为延时锁定回路，应用于存储器。这样，通过相位调整电路10能够消除延时锁定电路30中不同时钟通道之间的相位偏差，避免错配问题和噪声问题，提高后续数据采样或其他处理的精确性，进而提高存储器的性能。
请参见图12，以下提供一种延时锁定电路30的具体结构。
如图12所示，延时锁定电路30接收四相位时钟输入信号(第一原始时钟信号CLKI、第二原始时钟信号CLKQ、第三原始时钟信号CLKIB和第四原始时钟信号CLKIB)，并输出四相位时钟输出信号(第一时钟信号CLKOI、第二时钟信号CLKOQ、第三时钟信号CLKIOB和第四时钟信号CLKIOB)。
延时锁定电路30包括4条DLL Delay line(延时线)和相位调整电路10。其中，4条DLL Delay line(延时线)分别用于对CLKI、CLKQ、CLKIB和CLKIB进行传输处理，相位调整电路10用于检测四相位时钟输出信号(CLKOI、CLKOQ、CLKIOB和CLKIOB)之间的相位偏移并对其进行校正，保证四相位时钟输出信号(CLKOI、CLKOQ、CLKIOB和CLKIOB)之间的相位依次为90度。
具体来说，相位调整电路10包括检测模块11、比较模块12、计数模块13和调整模块14。其中，
(1)请结合前述的图2和图3，检测模块11用于判断四相位时钟输出信号之间的相位差值信息。具体来说，检测模块11对第一时钟信号CLKOI的上升沿和第二时钟信号CLKOQ的上升沿进行比较，得到第一检测信号Detection_clkoi_q；同时，检测模块11对第二时钟信号CLKOQ的上升沿和第一时钟信号CLKOI的下降沿进行比较，输出第二检测信号Detection_clkoi_ib。
(2)请结合前述的图4，比较模块12用于确定第一检测信号Detection_clkoi_q和第二检测信号Detection_clkoi_ib的占空比，如果第一检测信号Detection_clkoi_q的占空比大于第二检测信号Detection_clkoi_ib的占空比，则输出处于高电平状态的比较结果信号DCD_Com；如果第一检测信号Detection_clkoi_q的占空比小于第二检测信号Detection_clkoi_ib的占空比，则输出处于低电平状态的比较结果信号DCD_Com。同时，存储器的主时钟信号Main_CLK经过分频处理后得到采样时钟信号DCD_LAT，并利用采样时钟信号DCD_LAT对比较结果DCD_Com信号进行采样，得到计数指示信号DCD_OUT。在这里，利用分频处理得到的采样时钟信号DCD_LAT能够为比较模块12留出足够的响应时间。
(3)请结合前述的图4和图5，计数模块13用于根据计数指示信号DCD_OUT对预设计数时钟信号CLK_CNT进行计数，得到计数值Q<2:0>。在这里，预设计数时钟信号CLK_CNT是采样时钟信号DCD_LAT经过延迟处理后得到的，计数指示信号DCD_OUT能够表征计数值Q<2:0>的变化方向。如图5所示，如果计数指示信号DCD_OUT处于高电平，则计数值Q<2:0>逐渐增大；如果计数指示信号DCD_OUT处于低电平，则计数值Q<2:0>逐渐增小。
(4)请结合前述的图7～图9，调整模块14包括第一调整模块141、第二调整模块142、第三调整模块143和第四调整模块144，分别设置在4条DLL Delay line的输出端。第一调整模块141的控制端接收预设参考值P<2:0>＝100，对第1条DLL Delay line(与CLKI对应)的输出信号以固定延迟进行传输处理，得到第一时钟信号CLKOI；第二调整模块142的控制端接收计数值Q<2:0>，对第2条DLL Delay line(与CLKQ对应)的输出信号以相应延迟进行传输处理，得到第二时钟信号CLKOQ；第三调整模块143的控制端接收预设参考值P<2:0>＝100，对第3条DLL Delay line(与CLKIB对应)的输出信号以固定延迟进行传输处理，得到第三时钟信号CLKOIB；第四调整模块144的控制端接收计数值Q<2:0>，对第4条DLL Delayline(与CLKQB对应)的输出信号以相应延迟进行传输处理，得到第四时钟信号CLKOQB。如图10所示，如果计数值Q<2:0>越大，此时第二时钟信号CLKOQ/第四时钟信号CLKOQB的信号沿向后移动；如果计数值Q<2:0>越小，此时第二时钟信号CLKOQ/第四时钟信号CLKOQB的信号沿向前移动。
也就是说，在本公开实施例中，预设固定值设为P<2:0>＝100，作为参考；假设第一时钟信号CLKOI和第二时钟信号CLKOQ之间的相位差小于90度，且第二时钟信号CLKOQ和第三时钟信号CLKOIB之间的相位差大于90度，此时第一检测信号Detection_clkoi_q的占空比高于第二检测信号Detection_clkoi_ib的占空比，计数指示信号为高电平状态，计数值增加，从而增加第一时钟信号CLKOI和第二时钟信号CLKOQ之间的相位差，同时减少第二时钟信号CLKOQ和第三时钟信号CLKOIB之间的相位差；反之，假设第一时钟信号CLKOI和第二时钟信号CLKOQ之间的相位差大于90度，且第二时钟信号CLKOQ和第三时钟信号CLKOIB之间的相位差小于90度，此时第一检测信号Detection_clkoi_q的占空比低于第二检测信号Detection_clkoi_ib的占空比，计数指示信号为低电平状态，计数值减少，从而减少第一时钟信号CLKOI和第二时钟信号CLKOQ之间的相位差，同时增加第二时钟信号CLKOQ和第三时钟信号CLKOIB之间的相位差。如此，由于在延时锁定电路DLL中增加了相位调整电路10，能够调整四相位时钟信号彼此之间的相位差，在误差范围内保证四相位时钟信号之间依次相差90度，避免后续基于四相位时钟进行采样处理时出现误差，最终提高半导体的性能。
本公开实施例提供了一种延时锁定电路，通过其中的相位调整电路10检测不同时钟信号之间的相位差并对时钟信号进行校正，能够改善时钟信号的相位偏移，在误差范围内保证第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号依次相差90度，进而提高半导体的性能。
在本公开的又一实施例中，参见图13，其示出了本公开实施例提供的一种存储器40组成结构示意图。如图13所示，所述存储器40至少包括前述的延迟锁定电路30。
由于延迟锁定电路30能够通过其中的相位调整电路检测不同时钟信号之间的相位差并对时钟信号进行校正，能够改善时钟信号的相位偏移，在误差范围内保证第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号依次相差90度，进而提高半导体的性能。
以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (16)

1.一种相位调整电路，其特征在于，所述相位调整电路包括依次连接的检测模块、比较模块、计数模块和调整模块；其中，
所述检测模块，配置为对第一时钟信号与第二时钟信号之间的相位差进行检测，得到第一检测信号和第二检测信号；
所述比较模块，配置为对所述第一检测信号和所述第二检测信号进行占空比比较处理，得到计数指示信号；
所述计数模块，配置为基于所述计数指示信号对预设计数时钟信号的脉冲数量进行计数，得到计数值；
所述调整模块，配置为根据所述计数值对所述第二时钟信号进行相位调整，以使所述第一时钟信号和所述第二时钟信号之间的相位差为预设值。
2.根据权利要求1所述的相位调整电路，其特征在于，
所述检测模块，具体配置为接收所述第一时钟信号、所述第二时钟信号、第三时钟信号和第四时钟信号之中的任意三个信号，根据所接收的信号，输出所述第一检测信号和所述第二检测信号；
其中，所述第三时钟信号与所述第一时钟信号的相位差为180度，所述第四时钟信号与所述第二时钟信号的相位差为180度，所述第一检测信号指示所述第一时钟信号的上升沿与所述第二时钟信号的上升沿之间的相位差，所述第二检测信号指示所述第二时钟信号的上升沿与所述第一时钟信号的下降沿之间的相位差。
3.根据权利要求2所述的相位调整电路，其特征在于，
所述调整模块，还配置为根据所述计数值对所述第四时钟信号进行相位调整，以使所述第三时钟信号和所述第四时钟信号之间的相位差为预设值。
4.根据权利要求2所述的相位调整电路，其特征在于，所述检测模块包括第一检测单元和第二检测单元；其中，
所述第一检测单元，配置为接收所述第一时钟信号和所述第二时钟信号，对所述第一时钟信号和所述第二时钟信号进行逻辑运算，得到所述第一检测信号；
所述第二检测单元，配置为接收所述第三时钟信号和所述第二时钟信号，对所述第三时钟信号和所述第二时钟信号进行逻辑运算，得到所述第二检测信号。
5.根据权利要求4所述的相位调整电路，其特征在于，所述第一检测单元包括第一反相器、第一传输门和第一与非门，所述第二检测单元包括第二反相器、第二传输门和第二与非门；
所述第一反相器的输入端接收所述第二时钟信号，所述第一传输门的输入端接收所述第一时钟信号，所述第一与非门的两输入端分别与所述第一反相器的输出端和所述第一传输门的输出端连接，所述第一与非门的输出端输出所述第一检测信号；
所述第二反相器的输入端接收所述第三时钟信号，所述第二传输门的输入端接收所述第二时钟信号，所述第二与非门的两输入端分别与所述第二反相器的输出端和所述第二传输门的输出端连接，所述第二与非门的输出端输出所述第二检测信号。
6.根据权利要求1所述的相位调整电路，其特征在于，所述相位调整电路应用于存储器，所述比较模块包括占空比单元、预处理单元和采样单元；其中，
所述占空比单元，配置为接收所述第一检测信号和所述第二检测信号，对所述第一检测信号和所述第二检测信号进行占空比比较处理，得到比较结果信号；其中，在所述第一检测信号的占空比高于所述第二检测信号时，所述比较结果信号处于第一电平状态；在所述第一检测信号的占空比低于所述第二检测信号时，所述比较结果信号处于第二电平状态；
所述预处理单元，配置为接收所述存储器的主时钟信号，对所述主时钟信号进行分频处理，得到采样时钟信号；
所述采样单元，配置为接收所述采样时钟信号和所述比较结果信号，基于所述采样时钟信号对所述比较结果信号进行采样，得到所述计数指示信号。
7.根据权利要求6所述的相位调整电路，其特征在于，所述占空比单元包括第一开关管、第二开关管、第三开关管、第四开关管、第一电流源、第二电流源、第三电流源、第四电流源、第一电容、第二电容和运算放大器；其中，
所述第一开关管的控制端与所述第二开关管的控制端形成连接点，用于接收所述第一检测信号；所述第一开关管的第一端与所述第一电流源的输出端连接，所述第一电流源的输入端与电源信号连接，所述第二开关管的第二端与所述第二电流源的输入端连接，所述第二电流源的输出端与地信号连接；所述第一开关管的第二端、所述第二开关管的第一端均与所述第一电容的第一端连接，所述第一电容的第二端与地信号连接；
所述第三开关管的控制端与所述第四开关管的控制端形成连接点，用于接收所述第二检测信号；所述第三开关管的第一端与所述第三电流源的输出端连接，所述第三电流源的输入端与电源信号连接，所述第四开关管的第二端与所述第四电流源的输入端连接，所述第四电流源的输出端与地信号连接；所述第三开关管的第二端、所述第四开关管的第一端均与所述第二电容的第一端连接，所述第二电容的第二端与地信号连接；
所述第一电容的第一端还与所述运算放大器的反相输入端连接，所述第二电容的第一端还与所述运算放大器的正相输入端连接，所述运算放大器的输出端用于输出所述比较结果信号。
8.根据权利要求6所述的相位调整电路，其特征在于，
所述预处理单元，还配置为对所述采样时钟信号进行延迟处理，得到所述预设计数时钟信号；
所述计数模块，具体配置为在所述计数指示信号处于第一电平状态的情况下，每检测到所述预设计数时钟信号的一个脉冲，对所述计数值进行加一处理；或者，在所述计数指示信号处于第二电平状态的情况下，每检测到所述预设计数时钟信号的一个脉冲，对所述计数值进行减一处理。
9.根据权利要求1所述的相位调整电路，其特征在于，所述调整模块包括第一调整模块和第二调整模块；其中，
所述第一调整模块，配置为接收预设固定值和第一原始时钟信号，基于所述预设固定值对所述第一原始时钟信号进行传输处理，得到所述第一时钟信号；
所述第二调整模块，配置为接收所述计数值和第二原始时钟信号，基于所述计数值对所述第二原始时钟信号进行传输处理，得到所述第二时钟信号；
其中，在所述计数值大于所述预设固定值的情况下，所述第二时钟信号的上升沿相对于所述第一时钟信号的上升沿朝第一方向移动；在所述计数值小于所述预设固定值的情况下，所述第二时钟信号的上升沿相对于所述一时钟信号的上升沿朝第二方向移动。
10.根据权利要求9所述的相位调整电路，其特征在于，所述调整模块还包括第三调整模块、第四调整模块；其中，
所述第三调整模块，配置为接收所述预设固定值和第三原始时钟信号，基于所述预设固定值对所述第三原始时钟信号进行传输处理，得到第三时钟信号；所述第三原始时钟信号与所述第一原始时钟信号的相位差为180度；
所述第四调整模块，配置为接收所述计数值和第四原始时钟信号，基于所述计数值对所述第四原始时钟信号进行传输处理，得到第四时钟信号；所述第四原始时钟信号与所述第二原始时钟信号的相位差为180度；
其中，在所述计数值大于所述预设固定值的情况下，所述第四时钟信号的上升沿相对于所述第三时钟信号的上升沿朝第一方向移动；在所述计数值小于所述预设固定值的情况下，所述第四时钟信号的上升沿相对于所述第三时钟信号的上升沿朝第二方向移动。
11.根据权利要求10所述的相位调整电路，其特征在于，所述第一调整模块、所述第二调整模块、所述第三调整模块和所述第四调整模块中的任意一个均包括预设数量的调整单元，所述预设数量为偶数；
所述调整单元，包括多个反相单元，配置为根据所述预设固定值或者所述计数值中相应的一者，确定每一所述反相单元是否接通；以及，利用接通的所述反相单元，对所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中相应的一者进行反相传输处理；
其中，每一所述调整单元中至少存在一个反相单元是接通的；多个所述反相单元的控制端共同形成所述调整单元的控制端，且一个所述反相单元的控制端用于接收所述计数值的其中一位或者所述固定值的其中一位；多个所述反相单元的输入端共同形成所述调整单元的输入端，多个所述反相单元的输出端共同形成所述调整单元的输出端。
12.根据权利要求11所述的相位调整电路，其特征在于，所述预设固定值的位数与所述计数值的位数相同，均为n；
所述调整单元包括(n+1)个反相单元，且第1个反相单元固定处于接通状态；
若所述调整单元属于所述第一调整模块或者所述第三调整模块，则第(i+1)个反相单元是否接通取决于所述预设固定值的第i位；
若所述调整单元属于所述第二调整模块或者所述第四调整模块，则第(i+1)个反相单元是否接通取决于所述计数值的第i位；
其中，n为正整数，i是正整数，且i小于或等于n。
13.根据权利要求12所述的相位调整电路，其特征在于，每一所述反相单元均包括第五开关管、第六开关管、第七开关管和第八开关管；
所述第五开关管的第一端与电源信号连接，所述第五开关管的第二端与所述第六开关管的第一端连接，所述第七开关管的第二端和所述第八开关管的第一端连接，所述第八开关管的第二端与地信号连接；
在第1个所述反相单元中，所述第六开关管的控制端与地信号连接，所述第七开关管的控制端与电源信号连接，以使得第1个反相单元固定处于接通状态；
在第(i+1)个所述反相单元中，所述第六开关管的控制端与第i控制信号连接，所述第七开关管的控制端与第i控制信号的反相信号连接，且第i控制信号的电平状态取决于所述计数值或者所述预设固定值中相应一者的第i位，以使得第(i+1)个反相单元是否接通取决于所述计数值或者所述预设固定值中相应一者的第i位；
所述第五开关管的控制端与所述第八开关的控制端共同形成所述反相单元的输入端，所述第六开关管的第二端与所述第七开关管的第一端共同形成所述反相单元的输出端。
14.根据权利要求1所述的相位调整电路，其特征在于，所述预设值为90度，第一电平状态为高电平状态，第二电平状态为低电平状态；
第一开关管、第三开关管、第五开关管和第六开关管均为P型沟道场效应管，第二开关管、第四开关管、第七开关管和第八开关管均为N型沟道场效应管；
所述P型沟道场效应管的控制端为栅极，所述P型沟道场效应管的第一端为源极，所述P型沟道场效应管的第二端为漏极，所述N型沟道场效应管的控制端为栅极，所述N型沟道场效应管的第一端为漏极，所述N型沟道场效应管的第二端为源极。
15.一种延时锁定电路，其特征在于，所述延时锁定电路用于输出第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号；
所述延时锁定电路至少包括如权利要求1-14任一项所述的相位调整电路；其中，
所述延时锁定电路，配置为通过所述相位调整电路对所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号之间的相位差进行校正，以使得所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号之间的相位依次相差90度。
16.一种存储器，其特征在于，所述存储器至少包括如权利要求15所述的延时锁定电路。
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