CN106505977B - 一种脉冲展宽电路及脉冲展宽方法 - Google Patents

一种脉冲展宽电路及脉冲展宽方法 Download PDF

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Abstract

本申请提供一种脉冲展宽电路及脉冲展宽方法，其中，脉冲展宽电路中包括计数器、多路脉冲展宽器和脉冲生成器；所述多路脉冲展宽器能够实现将初始脉冲信号展宽为多路展宽脉冲信号，从而实现冗余设计；而所述脉冲生成器能够对多路展宽脉冲进行容错处理，最终输出目标展宽脉冲信号。相对于现有技术中只能展宽得到单路展宽脉冲信号的脉冲展宽电路，由于增加了冗余设计，能够提高脉冲展宽电路的容错能力，从而降低了因脉冲展宽电路在应用出错而引发系统故障的概率。

Description

一种脉冲展宽电路及脉冲展宽方法
技术领域
本发明涉及数字电路设计技术领域，特别涉及一种脉冲展宽电路及脉冲展宽方法。
背景技术
脉冲展宽技术广泛应用于各种数字电路与系统中，其主要功能是实现输入信号在某一状态恒定时，展宽该输入信号中出现的尖峰脉冲，以保证展宽后信号满足系统外围电路对脉冲宽度的要求。其工作原理是，首先判断脉冲是否产生，若产生，则通过延时输出实现脉冲展宽的目的，其工作流程如图1所示。其基本思想是检测输入的原始脉冲信号的变化特征，叠加控制机制使新生成的脉冲信号宽度达到预定要求。
在现有技术的脉冲展宽电路中，很少考虑到电路的容错处理，如果电路内部的寄存器由于某些原因(如：单粒子翻转)发生错误的状态翻转，整个脉冲展宽电路的输出会产生异常的干扰脉冲。因此，普通的脉冲展宽电路在特定应用(如：宇航应用)中容易引发系统故障，需要提高电路的容错能力。
发明内容
有鉴于此，本发明提供一种脉冲展宽电路及脉冲展宽方法，以解决现有技术中脉冲展宽电路的容错能力较低，在应用中容易引发系统故障的问题。
为实现上述目的，本发明提供如下技术方案：
一种脉冲展宽电路，包括：计数器、多路脉冲展宽器和脉冲生成器；
所述计数器用于对时钟信号进行计数，并将计数结果输出至所述多路脉冲展宽器；
所述多路脉冲展宽器用于依据所述计数器的计数结果将所述初始脉冲信号展宽，得到多路展宽脉冲信号，并将所述多路展宽脉冲信号输出至所述脉冲生成器；
所述脉冲生成器对所述多路展宽脉冲进行容错处理，输出目标展宽脉冲信号。
优选地，所述计数器包括：加减器、第一选择器和第一寄存器；
所述加减器的第一输入端用于接收预设的计数间隔信号，所述加减器的第二输入端与所述第一寄存器的输出端相连，所述加减器的输出端与所述第一选择器的第二输入端相连；
所述第一选择器的第一输入端与所述第一寄存器的输出端相连，所述第一选择器用于控制所述计数器是否继续计数；
所述第一寄存器的第一输入端与所述第一选择器的输出端相连，所述第一寄存器的第二输入端用于接收所述时钟信号，所述第一寄存器的第三输入端用于接收所述初始脉冲信号，所述第一寄存器的输出端与所述多路脉冲展宽器相连，用于输出所述计数结果。
优选地，所述多路脉冲展宽器包括：比较器、第二选择器和第二寄存器组；
所述比较器的第一输入端与所述第一寄存器的输出端相连，所述比较器的第二输入端用于接收第一预设值信号，所述第一预设值为预期脉冲展宽宽度值或0；所述比较器的输出端与所述第一选择器的控制端相连，并与所述第二选择器的控制端相连；所述比较器用于将所述第一寄存器输出的计数结果与所述第一预设值进行比较，并将所述比较结果输出至所述第一选择器和所述第二选择器的控制端，用于控制所述第一选择器和所述第二选择器的输出信号；
所述第二选择器的第一输入端与所述脉冲生成器的输出端相连，所述第二选择器的第二输入端用于接收第二预设值信号，所述第二预设值为实现所述初始脉冲信号的去使能状态值；
所述第二寄存器组包括n个相同的寄存器；所述第二寄存器组的第一输入端与所述第二选择器的输出端相连，所述第二寄存器组的第二输入端用于接收所述时钟信号，所述第二寄存器组的第三输入端用于接收所述初始脉冲信号，所述第二寄存器组用于依据所述计数器的计数结果将所述初始脉冲信号展宽，得到n路展宽脉冲信号，并输出所述n路展宽脉冲信号。
优选地，所述脉冲生成器为按位与门、按位或门或多数表决器，所述脉冲生成器的输入端与所述第二寄存器组的输出端相连，用于对所述n路展宽脉冲信号进行容错处理后输出所述目标展宽脉冲信号。
优选地，所述加减器为加法器或减法器。
本发明还提供一种脉冲展宽方法，应用于上面任意一项所述的脉冲展宽电路，所述脉冲展宽方法包括：
接收初始脉冲信号、时钟信号、预设的计数间隔信号、第一预设值信号和第二预设值信号；
依据所述时钟信号以及所述预设的计数间隔信号对所述时钟信号进行计数，得到计数结果；
依据所述计数结果将所述初始脉冲信号进行展宽，得到多路展宽脉冲信号；
对所述多路展宽脉冲信号进行容错处理，输出目标展宽脉冲信号。
优选地，当所述脉冲展宽电路中的加减器为加法器时，所述第一预设值信号为预期脉冲展宽宽度值信号。
优选地，当所述脉冲展宽电路中的加减器为减法器时，所述第一预设值信号为0值信号。
优选地，所述初始脉冲信号为正脉冲信号，且所述第二预设值信号为所述正脉冲信号的去使能状态值信号，且所述第二寄存器组中的n个寄存器均为异步高电平有效置位寄存器。
优选地，所述初始脉冲信号为负脉冲信号，且所述第二预设值信号为所述负脉冲信号的去使能状态值信号，且所述第二寄存器组中的n个寄存器均为异步低电平有效复位寄存器。
经由上述的技术方案可知，本发明提供的脉冲展宽电路中包括计数器、多路脉冲展宽器和脉冲生成器；所述多路脉冲展宽器能够实现将初始脉冲信号展宽为多路展宽脉冲信号，从而实现冗余设计；而所述脉冲生成器能够对多路展宽脉冲进行容错处理，最终输出目标展宽脉冲信号。相对于现有技术中只能展宽得到单路展宽脉冲信号的脉冲展宽电路，由于增加了冗余设计，能够提高脉冲展宽电路的容错能力，从而降低了因脉冲展宽电路在应用出错而引发系统故障的概率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中脉冲展宽流程图；
图2为本发明提供的脉冲展宽电路总体示意图；
图3A为本发明提供的按位与门脉冲生成器电路示意图；
图3B为本发明提供的按位或门脉冲生成器电路示意图；
图3C为本发明提供的多数表决器脉冲生成器电路示意图；
图4为本发明提供的脉冲展宽方法流程图；
图5为本发明实施例一提供的正脉冲展宽电路示意图；
图6为本发明实施例二提供的正脉冲展宽电路示意图；
图7为图6所示正脉冲展宽电路的输入输出信号关系图，其中W＝10；
图8为本发明实施例三提供的负脉冲展宽电路示意图；
图9为本发明实施例四提供的负脉冲展宽电路示意图；
图10为本发明实施例提供的第二寄存器组的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
现有技术中脉冲展宽电路为单脉冲展宽电路，即将初始脉冲信号展宽后，直接输出，若该脉冲信号展宽出错，则在应用中，引发整个系统故障，容错能力较低。
基于此，本发明提供了一种容错能力大大提升的脉冲展宽电路；如图2所示，脉冲展宽电路包括计数器10、多路脉冲展宽器20和脉冲生成器30；其中，计数器10用于对时钟信号clock进行计数，并将计数结果输出至多路脉冲展宽器20；多路脉冲展宽器20用于依据计数器的计数结果将初始脉冲信号展宽，得到多路展宽脉冲信号，并将多路展宽脉冲信号输出至脉冲生成器30；脉冲生成器30对多路展宽脉冲进行容错处理，输出目标展宽脉冲信号。
需要说明的是，计数器10包括：加减器101、第一选择器102和第一寄存器103。
加减器101的第一输入端用于接收预设的计数间隔信号，加减器101的第二输入端与第一寄存器103的输出端相连，加减器101的输出端与第一选择器102的第二输入端相连；第一选择器102的第一输入端与第一寄存器103的输出端相连，第一选择器102用于控制计数器10是否继续计数；第一寄存器103的第一输入端与第一选择器102的输出端相连，第一寄存器103的第二输入端用于接收时钟信号clock，第一寄存器103的第三输入端用于接收初始脉冲信号，第一寄存器103的输出端与多路脉冲展宽器相连，用于输出计数结果。
其中，加减器101用于对时钟信号clock进行计数。加减器101可以使用加法器实现对第一寄存器103输出的值进行加运算，也可以使用减法器实现对第一寄存器103输出的值进行减运算。加减器101计数后的值送入第一选择器102。
第一选择器102用于决定计数器10是继续计数还是停止计数。第一选择器102的选择信号为“0”或“1”，其选择信号由多路脉冲展宽器20中的比较器控制。当选择信号为“0”时，第一选择器102输出加减器101计数后的值；当选择信号为“1”时，第一选择器102输出第一寄存器103中的值，此时，加减器101停止计数。第一选择器102的输出送入第一寄存器103。
需要说明的是，第一选择器102的控制端还可以由单独的比较器控制。只要所述单独的比较器的输出与多路脉冲展宽器中的比较器输出值相同即可，本申请对此不做限定。
第一寄存器103用于寄存加减器101的计数结果。它的位宽m根据脉冲展宽程度预置，将预期的脉冲展宽宽度记为W，以时钟周期为单位，其特征值需满足条件：(2m-1)≥W。当使用加法器时，第一寄存器103的初始值设为0；当使用减法器时，第一寄存器103的初始值设为预期的脉冲展宽宽度W。
多路脉冲展宽器20包括比较器201、第二选择器202、第二寄存器组203。比较器的第一输入端与第一寄存器的输出端相连，比较器的第二输入端用于接收第一预设值信号，第一预设值为预期脉冲展宽宽度值或0；比较器的输出端与第一选择器的控制端相连，并与第二选择器的控制端相连；比较器用于将第一寄存器输出的计数结果与第一预设值进行比较，并将比较结果输出至第一选择器和第二选择器的控制端，用于控制第一选择器和第二选择器的输出信号；第二选择器的第一输入端与脉冲生成器的输出端相连，第二选择器的第二输入端用于接收第二预设值信号，第二预设值为实现初始脉冲信号的去使能状态值；第二寄存器组包括n个相同的寄存器；第二寄存器组的第一输入端与第二选择器的输出端相连，第二寄存器组的第二输入端用于接收时钟信号clock，第二寄存器组的第三输入端用于接收初始脉冲信号，第二寄存器组用于依据计数器的计数结果将初始脉冲信号展宽，得到n路展宽脉冲信号，并输出n路展宽脉冲信号。
需要说明的是，第二寄存器组中n个寄存器的结构和规格相同，如图10中寄存器[0]、寄存器[1]……寄存器[n-1]所示，所述第二寄存器组的第一输入端即为n个寄存器的第一输入端，第二选择器的输出端在第二寄存器的第一输入端分为n个相同的信号in1，分别输入到n个寄存器的第一输入端；同样地，第二寄存器组的第二输入端即为n个寄存器的第二输入端，时钟信号clock在第二寄存器组的第二输入端分为n个相同的时钟信号in2，分别输入到n个寄存器的第二输入端；第二寄存器组的第三输入端即为n个寄存器的第三输入端，初始脉冲信号分为n个相同的初始脉冲信号in3，分别输入到n个寄存器的第三输入端；第二寄存器组的输出端即为n个寄存器的输出端，每个寄存器对应一个输出端out，如图10中的out[0]、out[1]……out[n-1]所示。以下提到第二寄存器组的地方，均代表第二寄存器组内n个相同的寄存器，如第二寄存器组输出“1”代表第二寄存器组内n个相同的寄存器输出“1”等。
其中，比较器201将计数器10的计数结果与第一预设值信号R值进行比较，第一预设值信号R值为编程预置值。当使用加法器时，比较器201的R值设为预期脉冲展宽宽度W；当使用减法器时，比较器201的R值设为0。比较器201产生的比较结果同时输出给第一选择器102和第二选择器202，用于控制第一选择器102和第二选择器202的输出值。
第二选择器202用来在脉冲生成器30的输出值与第二预设值信号C值之间选择输出。第二选择器202的选择信号也为“0”或“1”，其选择信号由比较器201控制。当选择信号为“0”时，第二选择器202输出脉冲生成器30的输出值；当选择信号为“1”时，第二选择器202输出C值。其中，C值为初始脉冲信号的去使能状态值。对于初始脉冲信号为正脉冲，使能状态为“1”，去使能状态为“0”，所以，C值应预置为“0”；对于初始脉冲信号为负脉冲，使能状态为“0”，去使能状态为“1”，所以，C值应预置为“1”。第二选择器202的输出送入第二寄存器组203。
第二寄存器组203由n个相同的寄存器组成，用于寄存输出多路展宽脉冲，n可根据可靠性要求设置。第二寄存器组203的第三输入端(即异步复位/置位信号；复位：输出0、置位：输出1)接收初始脉冲信号，在异步复位/置位信号有效时，第二寄存器组203的n个寄存器都输出为展宽脉冲的使能状态。对于初始脉冲信号为正脉冲时，第二寄存器组203中的n个寄存器均使用异步高电平有效置位的寄存器实现，尤其可以使用异步高电平有效置位的D触发器实现，因此，在初始脉冲信号pulse_in的上升沿，第二寄存器组203中的每个寄存器都被置位(即，输出1)。对于初始脉冲信号为负脉冲时，第二寄存器组203中的n个寄存器均使用异步低电平有效复位的寄存器实现，尤其可以使用异步低电平有效复位的D触发器实现，因此，在初始脉冲信号pulse_in的下降沿，第二寄存器组203中的每个寄存器都被复位(即，输出0)。初始脉冲信号pulse_in的脉冲结束后，比较器201条件未满足时，第二寄存器组203保持原值。即，对于初始脉冲信号为正脉冲时，第二寄存器组203中的n个寄存器都输出1；对于初始脉冲信号为负脉冲时，第二寄存器组203中的n个寄存器都输出0。当比较器201条件满足时，第二选择器202的选择信号为“1”，第二寄存器组203输出为展宽脉冲的去使能状态值。即，对于初始脉冲信号为正脉冲时，第二寄存器组203中的n个寄存器都输出0，对于初始脉冲信号为负脉冲时，第二寄存器组203中的n个寄存器都输出1。至此，脉冲展宽过程结束。
第一寄存器103采用异步高电平有效复位/置位D触发器实现，第一寄存器103的初始值和R的编程预置值总结如下：
第二寄存器组203的实现、初始值和C的编程预置值总结如下：
初始脉冲信号 第二寄存器组203实现 第二寄存器组203初始值 C
正脉冲 异步高电平有效置位D触发器 2<sup>n</sup>-1 0
负脉冲 异步低电平有效复位D触发器 0 1
本申请中，脉冲生成器为按位与门、按位或门或多数表决器，脉冲生成器的输入端与第二寄存器组的输出端相连，用于对n路展宽脉冲信号进行容错处理后输出目标展宽脉冲信号。
脉冲生成器30将多路脉冲展宽器20的n路展宽脉冲信号通过容错处理后输出一路可靠性增强的目标展宽脉冲信号。此处的可靠性增强是与现有技术中的单路脉冲展宽电路相比。
如图3A、图3B、图3C所示，脉冲生成器30可以使用按位与门301、或门302或多数表决器303。其中，多数表决器303采用计数器和比较器实现。首先使用计数器对输入的电平状态进行计数，将输入端数目记为n，然后对计数值进行比较。将低电平状态数记为NL，将高电平状态数记为NH，NL+NH＝n，NL>NH，则多数表决器303的输出为低电平“0”；如果NL<NH，则多数表决器303的输出为高电平“1”。可见，使用多数表决器303组成脉冲生成器30时，第二寄存器组203的位宽n应为奇数。
需要说明的是，脉冲生成器30究竟选择何种电路组成，应该根据实际应用具体分析。其中，在负脉冲展宽应用中：
(a)使用按位与门301形成的脉冲生成器时，在使能状态下，只要第二寄存器组203中有任意一个寄存器的状态被置为使能状态，脉冲生成器就会将输出置为使能状态，而不管其他寄存器的状态是否发生错误，因此第二寄存器组203在使能状态下的容错能力与单路脉冲展宽电路相比(下同)提高n倍；而在去使能状态下，只有第二寄存器组203中全部寄存器的状态被置为去使能状态，脉冲生成器301才会将输出置为去使能状态，而只要有一个寄存器保持在使能状态，脉冲生成器301都不会将输出置为去使能状态，因此第二寄存器组203在去使能状态下的容错能力降低为1/n。
(b)使用按位或门302形成的脉冲生成器时，在使能状态下，只有第二寄存器组203中全部寄存器的状态被置为使能状态，脉冲生成器才会将输出置为使能状态，而只要有一个寄存器没有被置为使能状态，脉冲生成器都不会将输出置为使能状态，因此第二寄存器组203在使能状态下的容错能力降低为1/n；而在去使能状态下，只要第二寄存器组203中有任意一个寄存器的状态被置为去使能状态，脉冲生成器就会将输出置为去使能状态，而不管其他寄存器的状态是否发生错误，因此第二寄存器组203在去使能状态下的容错能力提高为n倍。
(c)使用多数表决器303形成的脉冲生成器时(n为奇数)，第二寄存器组203在使能状态和去使能状态下的容错能力均提高(n-1)/2倍。
在正脉冲展宽应用中：
(A)使用按位与门301形成的脉冲生成器时，在去使能状态下，只要第二寄存器组203中有任意一个寄存器的状态被置为去使能状态，脉冲生成器就会将输出置为去使能状态，而不管其他寄存器的状态是否发生错误，因此第二寄存器组203在去使能状态下的容错能力提高n倍；在使能状态下，只有第二寄存器组203中全部寄存器的状态被置为使能状态，脉冲生成器才会将输出置为使能状态，而只要有一个寄存器没有被置为使能状态，脉冲生成器都不会将输出置为使能状态，因此第二寄存器组203在使能状态下的容错能力降低为1/n。
(B)使用按位或门302形成的脉冲生成器时，在去使能状态下，只有第二寄存器组203中全部寄存器的状态被置为去使能状态，脉冲生成器才会将输出置为去使能状态，而只要有一个寄存器没有被置为去使能状态，脉冲生成器都不会将输出置为去使能状态，因此第二寄存器组203在去使能状态下的容错能力降低为1/n；在使能状态下，只要第二寄存器组203中有任意一个寄存器的状态被置为使能状态，脉冲生成器就会将输出置为使能状态，而不管其他寄存器的状态是否发生错误，因此第二寄存器组203在使能状态下的容错能力提高为n倍。
(C)使用多数表决器303形成的脉冲生成器时(n为奇数)，第二寄存器组203在使能状态和去使能状态下的容错能力均提高(n-1)/2倍。
上述第二寄存器组203的容错能力分析总结如下：
由上表可以看出，针对不同的脉冲应用场合，第二寄存器组203可以将容错能力至少提升(n-1)/2倍。对于单电平状态(“高电平”或“低电平”)需要提高可靠性的应用，第二寄存器组203可将容错能力最大提升至n倍。本申请提出的脉冲展宽电路中，第一寄存器103仅用于控制展宽脉冲宽度达要求后的去使能，其异常翻转仅在脉冲展宽时有影响，而在展宽完成后的保持状态时，不再影响整个脉冲展宽电路的输出。因此，本申请所提出的脉冲展宽电路能够提高容错能力，并且可以对脉冲展宽电路进行编程控制，使得其应用范围更加广泛，尤其对于上电复位等类型的应用场合非常适用。
对应地，本发明还提供一种脉冲展宽方法，应用于上面所述的脉冲展宽电路，如图4所示，所述脉冲展宽方法包括：
步骤S101：接收初始脉冲信号、时钟信号clock、预设的计数间隔信号、第一预设值信号和第二预设值信号；
步骤S102：依据所述时钟信号clock以及所述预设的计数间隔信号对所述时钟信号clock进行计数，得到计数结果；
步骤S103：依据所述计数结果将所述初始脉冲信号进行展宽，得到多路展宽脉冲信号；
步骤S104：对所述多路展宽脉冲信号进行容错处理，输出目标展宽脉冲信号。
需要说明的是，当脉冲展宽电路中的加减器为加法器时，第一预设值信号为预期脉冲展宽宽度值信号。当脉冲展宽电路中的加减器为减法器时，第一预设值信号为0值信号。初始脉冲信号为正脉冲信号，且第二预设值信号为正脉冲信号的去使能状态值信号。初始脉冲信号为负脉冲信号，且第二预设值信号为负脉冲信号的去使能状态值信号。
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
实施例一
图5是本发明实施例提供的一种脉冲展宽电路的结构示意图，设计使用减法器实现对初始脉冲信号为正脉冲进行展宽。计数器10中的加减器101使用减法器1011，减法操作时R预置为0。
第一寄存器103的位宽m根据预期的脉冲展宽宽度W确定，本实施例中优选地，第一寄存器103选择4位宽寄存器，也即：m＝4。在输入脉冲信号，也即初始脉冲信号pulse_in的上升沿，第一寄存器103的初始值被置为预期的脉冲展宽宽度W；当pulse_in跳变为低电平时，减法器1011开始启动减法操作；当第一寄存器103的输出减到等于R，也即0时，比较器201输出选择信号“1”给第一选择器102；第一选择器102根据选择信号选择第一寄存器103保持原值即：reg1＝0，减法器1011停止计数。
多路脉冲展宽器20在输入脉冲信号pulse_in为上升沿时，将第二寄存器组203中的n个寄存器都置为使能状态“1”，优选地，本实施例选取n＝3，n个寄存器都采用异步高电平有效置位D触发器实现；当比较器201检测到第一寄存器103的输出值等于R时，也即0时，输出选择信号“1”给第二选择器202；第二选择器202根据选择信号选择输出去使能状态值C值，在正脉冲应用时，C预置为“0”，第二选择器202将C值给第二寄存器组203中3个寄存器。
脉冲生成器30使用如图3C所示的三输入多数表决器303实现，输出结果至pulse_out。本实施例中，展宽后脉冲pulse_out比原始输入脉冲pulse_in宽W个时钟周期。
本实施例提供的脉冲展宽电路，实现整体容错性能的提升。当设计中的第二寄存器组203的1个寄存器发生状态异常翻转时，输出信号pulse_out不会产生错误动作；当第一寄存器103的多位状态发生异常翻转时，输出信号pulse_out也不会产生错误动作。
本实施例中的脉冲生成器30还可以使用如图3A所示的按位与门301实现。使用按位与门的容错脉冲展宽电路，提升了脉冲去使能状态下的容错能力，只要第二寄存器组203中仍有1个寄存器的状态保持正确，其他寄存器发生状态异常翻转时，输出信号pulse_out的去使能状态不会产生错误动作。
实施例二
图6是本发明实施例提供的另一种脉冲展宽电路的结构示意图，设计使用加法器实现对初始脉冲信号为正脉冲信号进行展宽。计数器10中的加减器101使用加法器1012，加法操作时R预置为W。
第一寄存器103的位宽m根据预期的脉冲展宽宽度W确定，本实施例优选地，第一寄存器103选择4位宽寄存器，也即：m＝4。在输入脉冲信号，也即初始脉冲信号pulse_in的上升沿，第一寄存器103的初始值被置为0；当pulse_in跳变为低电平时，加法器1012开始启动加法操作；当第一寄存器103的输出加到等于R时，也即W时，比较器201输出选择信号“1”给第一选择器102；第一选择器102根据选择信号选择第一寄存器103保持原值即：reg1＝W，加法器1012停止计数。
多路脉冲展宽器20在输入脉冲信号pulse_in为上升沿时，将第二寄存器组203中的n个寄存器都置为使能状态“1”，优选地，本实施例选取n＝3，n个寄存器都采用异步高电平有效置位D触发器实现；当比较器201检测到第一寄存器103的输出值等于R，也即W时，输出选择信号“1”给第二选择器202；第二选择器202根据选择信号选择输出去使能状态值C值，在正脉冲应用时，C预置为“0”，第二选择器202将C值给第二寄存器组203中3个寄存器。
脉冲生成器30使用如图3A所示的按位与门301实现，输出结果至pulse_out。本实施例中，展宽后脉冲pulse_out比原始脉冲宽W个时钟周期，本实施例选取W＝10。
本实施例提供的脉冲展宽电路，提升了初始脉冲信号去使能状态下的容错能力。只要第二寄存器组203中仍有1个寄存器的状态保持正确，其他寄存器发生状态异常翻转时，输出信号pulse_out的去使能状态不会产生错误动作；当第一寄存器103的多位状态发生异常翻转时，输出信号pulse_out也不会产生错误动作。
本实施例中的脉冲生成器30还可以使用如图3C所示的三输入多数表决器303实现。使用多数表决器的容错脉冲展宽电路，实现整体容错性能的提升。当设计中的第二寄存器组203的1个寄存器发生状态异常翻转时，输出信号pulse_out不会产生错误动作。
如图7所示，为本实施例提供的脉冲展宽电路实现脉冲展宽各信号关系示意图，其中clock为时钟信号；pulse_in为初始脉冲信号；pulse_out为输出的目标脉冲信号；reg1为第一寄存器103的输出信号；reg2为第二寄存器组203的输出信号。
实施例三
图8是本发明实施例提供的又一种脉冲展宽电路的结构示意图，设计使用减法器实现对初始脉冲信号为负脉冲进行展宽。计数器10中的加减器101使用减法器1011，减法操作时R预置为0。
第一寄存器103的位宽m根据预期的脉冲展宽宽度W确定，本实施例中优选地，第一寄存器103选择4位宽寄存器，也即：m＝4。在输入脉冲信号，也即初始脉冲信号pulse_in的下降沿，第一寄存器103的初始值被置为预期的脉冲展宽宽度W；当pulse_in跳变为高电平时，减法器1011开始启动减法操作；当第一寄存器103的输出减到等于R，也即0时，比较器201输出选择信号“1”给第一选择器102；第一选择器102根据选择信号选择第一寄存器103保持原值即：reg1＝0，减法器1011停止计数。
多路脉冲展宽器20在输入脉冲信号pulse_in为下降沿时，将第二寄存器组203中的n个寄存器都置为去使能状态“0”；优选地，本实施例选取n＝3，n个寄存器都采用异步低电平有效复位D触发器实现；当比较器201检测到第一寄存器103的输出值等于R，也即为0时，输出选择信号“1”给第二选择器202；第二选择器202根据选择信号选择输出去使能状态C值，在负脉冲应用时，C预置为“1”，第二选择器202将C值给第二寄存器组203中3个寄存器。
脉冲生成器30使用如图3B所示的三输入逻辑按位或门302实现，输出结果至pulse_out。本实施例中，展宽后脉冲pulse_out比原始脉冲宽W个时钟周期。
本实施例提供的脉冲展宽电路，提升了脉冲去使能状态下的容错能力。只要第二寄存器组203中仍有1位保持正确，其他位发生状态异常翻转时，输出信号pulse_out的去使能状态不会产生错误动作；当第一寄存器103的多位状态发生异常翻转时，输出信号pulse_out也不会产生错误动作。
本实施例中的脉冲生成器30可以使用如图3C所示的三输入多数表决器303实现。使用多数表决器的容错脉冲展宽电路，实现整体容错性能的提升。当设计中的第二寄存器组203的1个寄存器发生状态异常翻转时，输出信号pulse_out不会产生错误动作。
实施例四
图9是本发明实施例提供的再一种脉冲展宽电路的结构示意图，设计使用加法器实现对初始脉冲信号为负脉冲信号进行展宽。计数器10中的加减器101使用加法器1012，加法操作时R预置为W。
第一寄存器103的位宽m根据预期的脉冲展宽宽度W确定，本实施例优选地，第一寄存器103选择4位宽寄存器，也即：m＝4。在输入脉冲信号，也即初始脉冲信号pulse_in的下降沿，第一寄存器103的初始值被置为0；当pulse_in跳变为高电平时，加法器1012开始启动加法操作；当第一寄存器103的输出加到等于R时，也即W时，比较器201输出选择信号“1”给第一选择器102；第一选择器102根据选择信号选择第一寄存器103保持原值即：reg1＝0，加法器1012停止计数。
多路脉冲展宽器20在输入脉冲信号pulse_in为下降沿时，将第二寄存器组203中的n个寄存器都置为去使能状态“0”，优选地，本实施例选取n＝3，n个寄存器都采用异步低电平有效复位D触发器实现；当比较器201检测到第一寄存器103的输出值等于R，也即W时，输出选择信号“1”给第二选择器202；第二选择器202根据选择信号选择输出去使能状态值C值，在负脉冲应用时，C预置为“1”，第二选择器202将C值给第二寄存器组203中3个寄存器。
脉冲生成器30使用如图3C所示的三输入多数表决器303实现，输出结果至pulse_out。本实施例中，展宽后脉冲pulse_out比原始脉冲宽W个时钟周期。
本实施例提供的脉冲展宽电路，实现整体容错性能的提升。当设计中的第二寄存器组203的1个寄存器发生状态异常翻转时，输出信号pulse_out不会产生错误动作；当第一寄存器103的多位状态发生异常翻转时，输出信号pulse_out也不会产生错误动作。
本实施例中的脉冲生成器30还可以使用如图3B所示的逻辑按位或门302实现。使用逻辑按位或门的容错脉冲展宽电路，提升了脉冲去使能状态下的容错能力。只要第二寄存器组203中仍有1个寄存器的状态保持正确，其他寄存器发生状态异常翻转时，输出信号pulse_out的去使能状态不会产生错误动作。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (3)

1.一种脉冲展宽电路，其特征在于，包括：计数器、多路脉冲展宽器和脉冲生成器；
所述计数器用于对时钟信号进行计数，并将计数结果输出至所述多路脉冲展宽器；
所述多路脉冲展宽器用于依据所述计数器的计数结果将初始脉冲信号展宽，得到多路展宽脉冲信号，并将所述多路展宽脉冲信号输出至所述脉冲生成器；
所述脉冲生成器对所述多路展宽脉冲进行容错处理，输出目标展宽脉冲信号；
其中，所述计数器包括：加减器、第一选择器和第一寄存器；
所述加减器的第一输入端用于接收预设的计数间隔信号，所述加减器的第二输入端与所述第一寄存器的输出端相连，所述加减器的输出端与所述第一选择器的第二输入端相连；
所述第一选择器的第一输入端与所述第一寄存器的输出端相连，所述第一选择器用于控制所述计数器是否继续计数；
所述第一寄存器的第一输入端与所述第一选择器的输出端相连，所述第一寄存器的第二输入端用于接收所述时钟信号，所述第一寄存器的第三输入端用于接收所述初始脉冲信号，所述第一寄存器的输出端与所述多路脉冲展宽器相连，用于输出所述计数结果；
所述多路脉冲展宽器包括：比较器、第二选择器和第二寄存器组；
所述比较器的第一输入端与所述第一寄存器的输出端相连，所述比较器的第二输入端用于接收第一预设值信号，所述第一预设值为预期脉冲展宽宽度值或0；所述比较器的输出端与所述第一选择器的控制端相连，并与所述第二选择器的控制端相连；所述比较器用于将所述第一寄存器输出的计数结果与所述第一预设值进行比较，并将所述比较结果输出至所述第一选择器和所述第二选择器的控制端，用于控制所述第一选择器和所述第二选择器的输出信号；
所述第二选择器的第一输入端与所述脉冲生成器的输出端相连，所述第二选择器的第二输入端用于接收第二预设值信号，所述第二预设值为实现所述初始脉冲信号的去使能状态值；
所述第二寄存器组包括n个相同的寄存器；所述第二寄存器组的第一输入端与所述第二选择器的输出端相连，所述第二寄存器组的第二输入端用于接收所述时钟信号，所述第二寄存器组的第三输入端用于接收所述初始脉冲信号，所述第二寄存器组用于依据所述计数器的计数结果将所述初始脉冲信号展宽，得到n路展宽脉冲信号，并输出所述n路展宽脉冲信号；
所述脉冲生成器为按位与门、按位或门或多数表决器，所述脉冲生成器的输入端与所述第二寄存器组的输出端相连，用于对所述n路展宽脉冲信号进行容错处理后输出所述目标展宽脉冲信号。
2.根据权利要求1所述的脉冲展宽电路，其特征在于，所述加减器为加法器或减法器。
3.一种脉冲展宽方法，其特征在于，应用于权利要求1或2所述的脉冲展宽电路，所述脉冲展宽方法包括：
接收初始脉冲信号、时钟信号、预设的计数间隔信号、第一预设值信号和第二预设值信号；
依据所述时钟信号以及所述预设的计数间隔信号对所述时钟信号进行计数，得到计数结果；
依据所述计数结果将所述初始脉冲信号进行展宽，得到多路展宽脉冲信号；
对所述多路展宽脉冲信号进行容错处理，输出目标展宽脉冲信号；
当所述脉冲展宽电路中的加减器为加法器时，所述第一预设值信号为预期脉冲展宽宽度值信号；
当所述脉冲展宽电路中的加减器为减法器时，所述第一预设值信号为0值信号；
所述初始脉冲信号为正脉冲信号，且所述第二预设值信号为所述正脉冲信号的去使能状态值信号，且第二寄存器组中的n个寄存器均为异步高电平有效置位寄存器；
或，
所述初始脉冲信号为负脉冲信号，且所述第二预设值信号为所述负脉冲信号的去使能状态值信号，且第二寄存器组中的n个寄存器均为异步低电平有效复位寄存器。
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