JP3461706B2 - ディジットシリアル乗算器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジットシリア
ル型の乗算器に関するものである。

【０００２】

【従来の技術】ディジットシリアル型の乗算器が米国特
許第４，９１０，７００号に示されている。この乗算器
によれば、乗数を表すデータワードが複数のディジット
に分割される。各ディジットは、例えば４ビットからな
る。この種の乗算器によれば、ワードパラレル・アーキ
テクチャとビットシリアル・アーキテクチャとの双方の
利点を活かすことにより、高いスループットを実現でき
る。

【０００３】

【発明が解決しようとする課題】上記従来のディジット
シリアル乗算器は、被乗数を表すデータワードがパラレ
ルに供給されるビットスライス型の乗算器であった。し
たがって、データバスが大規模になるという問題があっ
た。

【０００４】本発明の目的は、被乗数及び乗数をディジ
ットシリアル形式で供給することができるディジットシ
リアル乗算器を提供することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１のディジットシリアル乗算器は、各々
被乗数ディジットと乗数ディジットとの乗算を実行する
ための複数のディジット乗算器をカスケード接続してな
る構成を採用し、かつ各ディジット乗算器を繰り返し動
作させるようにしたものである。積ディジットは、最終
段のディジット乗算器からシリアルに出力される。

【０００６】また、本発明の第２のディジットシリアル
乗算器は、各々被乗数ディジットと乗数ディジットとの
乗算を実行するための複数のディジット乗算器を１個の
出力セレクタに並列接続してなる構成を採用し、かつ各
ディジット乗算器を繰り返し動作させるようにしたもの
である。積ディジットは、出力セレクタからシリアルに
出力される。

【０００７】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。ここでは、全ての数が、４ビッ
トで構成されたディジットを単位として扱われるものと
する。ただし、１ディジットを構成するビットの数は２
以上の任意の整数である。

【０００８】図１は、本発明に係るディジットシリアル
乗算器の構成例を示している。これは、乗算Ｃ＝Ａ×Ｂ
を実行できるものである。ここに、Ａは８ビットからな
る被乗数を、Ｂは８ビットからなる乗数を、Ｃは１６ビ
ットからなる積をそれぞれ表している。被乗数Ａ、乗数
Ｂ及び積Ｃは、いずれも２の補数表現の固定小数点数で
ある。

【０００９】被乗数Ａは、４ビット下位ディジットＡ０
と、４ビット上位ディジットＡ１とで構成される。ディ
ジットＡ０は最下位ディジット（Least Significant Di
git：ＬＳＤ）であり、ディジットＡ１は最上位ディジ
ット（Most Significant Digit：ＭＳＤ）である。図１
中のＡ＿ＤＩＧＩＴは、４ビット被乗数バス５１を介し
て該ディジットシリアル乗算器に順次入力される被乗数
ディジットＡ０及びＡ１のいずれかを表している。この
被乗数バス５１の上に現在供給されているディジットが
ＬＳＤであるかＭＳＤであるかは、該ディジットシリア
ル乗算器に入力される被乗数ディジット位置表示Ａ＿Ｉ
ＮＤによって示される。

【００１０】乗数Ｂは、４ビット最下位ディジット（Ｌ
ＳＤ）Ｂ０と、４ビット最上位ディジット（ＭＳＤ）Ｂ
１とで構成される。図１中のＢ＿ＤＩＧＩＴは、４ビッ
ト乗数バス５２を介して該ディジットシリアル乗算器に
順次入力される乗数ディジットＢ０及びＢ１のいずれか
を表している。この乗数バス５２の上に現在供給されて
いるディジットがＬＳＤであるかＭＳＤであるかは、該
ディジットシリアル乗算器に入力される乗数ディジット
位置表示Ｂ＿ＩＮＤによって示される。

【００１１】積Ｃは、４ビット最下位ディジット（ＬＳ
Ｄ）Ｃ０と、第１の４ビット中間位ディジット（Interm
ediate Significant Digit：ＩＳＤ）Ｃ１と、第２の４
ビット中間位ディジット（ＩＳＤ）Ｃ２と、４ビット最
上位ディジット（ＭＳＤ）Ｃ３とで構成される。図１中
のＣ＿ＤＩＧＩＴは、４ビット積バス５３を介して該デ
ィジットシリアル乗算器から順次出力される積ディジッ
トＣ０、Ｃ１、Ｃ２及びＣ３のいずれかを表している。
この積バス５３の上に現在供給されているディジットが
ＬＳＤ、ＩＳＤ及びＭＳＤのうちのいずれであるかは、
該ディジットシリアル乗算器から出力される積ディジッ
ト位置表示Ｃ＿ＩＮＤによって示される。なお、図１の
構成では、積ディジット位置表示Ｃ＿ＩＮＤの出力のた
めに２ビットバスが用意されているだけでなく、被乗数
ディジット位置表示Ａ＿ＩＮＤの入力及び乗数ディジッ
ト位置表示Ｂ＿ＩＮＤの入力のためにもそれぞれ２ビッ
トバスが用意されている。これは、被乗数Ａ及び乗数Ｂ
の各々が３個以上のディジットからなる場合を考慮した
ものである。

【００１２】図１のディジットシリアル乗算器は、各々
４ビット×４ビットの乗算を実行するための４個のディ
ジット乗算器１０，１１，１２，１３を備えている。上
記被乗数ディジットＡ＿ＤＩＧＩＴと、被乗数ディジッ
ト位置表示Ａ＿ＩＮＤと、乗数ディジットＢ＿ＤＩＧＩ
Ｔと、乗数ディジット位置表示Ｂ＿ＩＮＤとは、４個の
ディジット乗算器１０，１１，１２，１３に共通に入力
される。ただし、インデックス信号ＩＤＸ（ＩＤＸ０〜
ＩＤＸ３）が個々のディジット乗算器に与えられる。そ
の結果、４個のディジット乗算器１０，１１，１２，１
３がそれぞれインデックス０、１、２及び３で識別され
る。ディジット乗算器＃０は、ディジット乗算器＃１か
ら４ビット部分和ＳＵＭ１を受け取り、かつ積ディジッ
トＣ＿ＤＩＧＩＴ及び積ディジット位置表示Ｃ＿ＩＮＤ
を出力するものである。ディジット乗算器＃１は、ディ
ジット乗算器＃２から４ビット部分和ＳＵＭ２を受け取
り、かつ部分和ＳＵＭ１をディジット乗算器＃０へ供給
するものである。ディジット乗算器＃２は、ディジット
乗算器＃３から４ビット部分和ＳＵＭ３を受け取り、か
つ部分和ＳＵＭ２をディジット乗算器＃１へ供給するも
のである。ディジット乗算器＃３は、４ビット定数００
００（２進数表記）を受け取り、かつ部分和ＳＵＭ３を
ディジット乗算器＃２へ供給するものである。

【００１３】図２は、図１中のディジット乗算器＃０の
内部構成を示している。図２のディジット乗算器１０
は、５個のレジスタ、すなわちインデックス信号ＩＤＸ
０を格納するためのインデックスレジスタ２１と、被乗
数ディジットＡ＿ＤＩＧＩＴを格納するための被乗数レ
ジスタ２２と、乗数ディジットＢ＿ＤＩＧＩＴを格納す
るための乗数レジスタ２３と、部分和ＳＵＭ１を格納す
るための部分和レジスタ２４と、中間和を格納するため
の中間和レジスタ２５とを備えている。該ディジット乗
算器１０は、入力セレクタ２６と、部分乗算器２７と、
部分加算器２８と、キャリー加算器２９と、シーケンス
制御部３０とを更に備えている。入力セレクタ２６は、
被乗数レジスタ２２に格納された被乗数ディジットＡ＿
ＤＩＧＩＴと、４ビット定数００００（２進数表記）
と、４ビット定数１１１１（２進数表記）とのいずれか
を被乗数オペランドとして部分乗算器２７へ供給し、か
つ乗数レジスタ２３に格納された乗数ディジットＢ＿Ｄ
ＩＧＩＴと、４ビット定数００００と、４ビット定数１
１１１とのいずれかを乗数オペランドとして部分乗算器
２７へ供給するものである。部分乗算器２７は、被乗数
オペランドと乗数オペランドとの乗算、すなわち４ビッ
ト×４ビットの乗算を実行するものである。この乗算に
より求められた積は８ビットからなる部分積である。こ
の部分積のうちの下位４ビットＬは部分加算器２８へ、
上位４ビットＵはキャリー加算器２９へそれぞれ供給さ
れる。部分加算器２８は、部分乗算器２７から供給され
た部分積の下位４ビットと、部分和レジスタ２４に格納
された部分和と、中間和レジスタ２５に格納された中間
和との加算を実行するものである。この加算により求め
られた和は最大６ビットからなる。この和のうちの下位
４ビットで構成されたディジットＳＵＭは積ディジット
Ｃ＿ＤＩＧＩＴとして出力され、上位２ビットすなわち
キャリーＣＹはキャリー加算器２９へ供給される。キャ
リー加算器２９は、部分乗算器２７から供給された部分
積の上位４ビットと、部分加算器２８から供給されたキ
ャリーとの加算を実行するものである。この加算により
求められた和、すなわち中間和は最大５ビットからな
り、該中間和が中間和レジスタ２５に格納される。シー
ケンス制御部３０は、インデックスレジスタ２１から供
給されたインデックスを受け取る。また、該シーケンス
制御部３０は、被乗数ディジット位置表示Ａ＿ＩＮＤが
ＭＳＤである場合には被乗数ディジットＡ＿ＤＩＧＩＴ
の最上位ビット（Most Significant Bit：ＭＳＢ）Ａ＿
ＭＳＢを参照し、乗数ディジット位置表示Ｂ＿ＩＮＤが
ＭＳＤである場合には乗数ディジットＢ＿ＤＩＧＩＴの
最上位ビットＢ＿ＭＳＢを参照する。更に、該シーケン
ス制御部３０は、被乗数レジスタ２２、乗数レジスタ２
３、部分和レジスタ２４及び中間和レジスタ２５の各々
のラッチタイミングを制御し、かつ入力セレクタ２６に
おける被乗数オペランド及び乗数オペランドの選択を制
御するための制御信号ＣＮＴを供給する。更に、該シー
ケンス制御部３０は、積ディジット位置表示Ｃ＿ＩＮＤ
を生成する機能を有する。

【００１４】図１中の他の３個のディジット乗算器＃
１，＃２及び＃３の各々の内部構成は、上記ディジット
乗算器＃０の内部構成と同様である。ただし、ディジッ
ト乗算器＃０のみが積ディジット位置表示Ｃ＿ＩＮＤを
生成する。

【００１５】図３は、図１のディジットシリアル乗算器
による符号付き乗算の例を示している。該ディジットシ
リアル乗算器の中で、被乗数最上位ディジットＡ１の更
に上位の位置に２個の符号拡張ディジットＡ２及びＡ３
が付加される。これら符号拡張ディジットの数は、乗数
Ｂのディジット数（＝２）と一致する。被乗数Ａが非負
である場合、すなわち被乗数最上位ディジットＡ１のＭ
ＳＢ（符号ビット）が０値ビットである場合には、Ａ２
＝００００かつＡ３＝００００である。被乗数Ａが負で
ある場合、すなわち被乗数最上位ディジットＡ１のＭＳ
Ｂが１値ビットである場合には、Ａ２＝１１１１かつＡ
３＝１１１１である。また、該ディジットシリアル乗算
器の中で、乗数最上位ディジットＢ１の更に上位の位置
に２個の符号拡張ディジットＢ２及びＢ３が付加され
る。これら符号拡張ディジットの数は、被乗数Ａのディ
ジット数（＝２）と一致する。乗数Ｂが非負である場
合、すなわち乗数最上位ディジットＢ１のＭＳＢ（符号
ビット）が０値ビットである場合には、Ｂ２＝００００
かつＢ３＝００００である。乗数Ｂが負である場合、す
なわち乗数最上位ディジットＢ１のＭＳＢが１値ビット
である場合には、Ｂ２＝１１１１かつＢ３＝１１１１で
ある。ディジット乗算器＃０は、部分積Ａ０×Ｂ０、Ａ
１×Ｂ０、Ａ２×Ｂ０及びＡ３×Ｂ０を順次計算する。
ディジット乗算器＃１は、部分積Ａ０×Ｂ１、Ａ１×Ｂ
１及びＡ２×Ｂ１を順次計算する。ディジット乗算器＃
２は、部分積Ａ０×Ｂ２及びＡ１×Ｂ２を順次計算す
る。ディジット乗算器＃３は、部分積Ａ０×Ｂ３を計算
する。４個の積ディジットＣ０、Ｃ１、Ｃ２及びＣ３
は、計算された１０個の部分積から求められる。

【００１６】図４は、図１のディジットシリアル乗算器
の動作タイミングを示している。以下、該ディジットシ
リアル乗算器の動作を１サイクル毎に説明する。ただ
し、以下の動作に先立って、ディジット乗算器＃０、＃
１、＃２及び＃３の各々のインデックスレジスタ２１の
内容はそれぞれ０、１、２及び３に初期化されているも
のとする。

【００１７】サイクル１では、ディジットＢ０が乗数バ
ス５２の上に供給される。ディジット乗算器＃０、＃
１、＃２及び＃３の各々のシーケンス制御部３０は、乗
数ディジット位置表示Ｂ＿ＩＮＤがＬＳＤであることか
ら乗算の開始を知る。これに伴い、ディジット乗算器＃
０、＃１、＃２及び＃３の各々の部分和レジスタ２４の
内容がいずれも００００に、中間和レジスタ２５の内容
がいずれも０００００にそれぞれ初期化される。

【００１８】サイクル２では、ディジット乗算器＃０の
乗数レジスタ２３がディジットＢ０を格納する。その
後、ディジットＢ１が乗数バス５２の上に、ディジット
Ａ０が被乗数バス５１の上にそれぞれ供給される。ディ
ジット乗算器＃２及び＃３の各々のシーケンス制御部３
０は、ディジットＢ１のＭＳＢから乗数Ｂの符号を知
る。

【００１９】サイクル３では、ディジット乗算器＃１の
乗数レジスタ２３がディジットＢ１を格納する。また、
ディジット乗算器＃０、＃１、＃２及び＃３の各々の被
乗数レジスタ２２がディジットＡ０を格納する。その
後、ディジットＡ１が被乗数バス５１の上に供給され
る。ディジット乗算器＃０及び＃１の各々のシーケンス
制御部３０は、ディジットＡ１のＭＳＢから乗数Ａの符
号を知る。ディジット乗算器＃０の入力セレクタ２６
は、被乗数レジスタ２２に格納されたディジットＡ０
と、乗数レジスタ２３に格納されたディジットＢ０とを
部分乗算器２７へ供給する。ディジット乗算器＃１の入
力セレクタ２６は、被乗数レジスタ２２に格納されたデ
ィジットＡ０と、乗数レジスタ２３に格納されたディジ
ットＢ１とを部分乗算器２７へ供給する。ディジット乗
算器＃２の入力セレクタ２６は、被乗数レジスタ２２に
格納されたディジットＡ０と、乗数Ｂの符号に応じた符
号拡張ディジット（００００又は１１１１）Ｂ２とを部
分乗算器２７へ供給する。ディジット乗算器＃３の入力
セレクタ２６は、被乗数レジスタ２２に格納されたディ
ジットＡ０と、乗数Ｂの符号に応じた符号拡張ディジッ
ト（００００又は１１１１）Ｂ３とを部分乗算器２７へ
供給する。その結果、ディジット乗算器＃０、＃１、＃
２及び＃３の各々の部分乗算器２７は、それぞれ部分積
Ａ０×Ｂ０、Ａ０×Ｂ１、Ａ０×Ｂ２及びＡ０×Ｂ３を
計算する。ディジット乗算器＃０において、部分加算器
２８は、部分乗算器２７から供給された部分積Ａ０×Ｂ
０の下位４ビットと、中間和レジスタ２５から供給され
た０００００と、部分和レジスタ２４から供給された０
０００との加算を実行する。この加算の結果のうちの下
位４ビットＳＵＭは、積ディジットＣ０として出力され
る。該加算で生じたキャリーＣＹ（＝００）は、部分積
Ａ０×Ｂ０の上位４ビットとともにキャリー加算器２９
に供給される。したがって、部分積Ａ０×Ｂ０の上位４
ビットがそのまま中間和レジスタ２５に格納される。デ
ィジット乗算器＃１において、部分加算器２８は、部分
乗算器２７から供給された部分積Ａ０×Ｂ１の下位４ビ
ットと、中間和レジスタ２５から供給された０００００
と、部分和レジスタ２４から供給された００００との加
算を実行する。この加算の結果のうちの下位４ビット
は、ディジット乗算器＃０の部分和レジスタ２４に格納
される。該加算で生じたキャリーＣＹ（＝００）は、部
分積Ａ０×Ｂ１の上位４ビットとともに、ディジット乗
算器＃１のキャリー加算器２９に供給される。したがっ
て、部分積Ａ０×Ｂ１の上位４ビットがそのままディジ
ット乗算器＃１の中間和レジスタ２５に格納される。デ
ィジット乗算器＃２において、部分加算器２８は、部分
乗算器２７から供給された部分積Ａ０×Ｂ２の下位４ビ
ットと、中間和レジスタ２５から供給された０００００
と、部分和レジスタ２４から供給された００００との加
算を実行する。この加算の結果のうちの下位４ビット
は、ディジット乗算器＃１の部分和レジスタ２４に格納
される。該加算で生じたキャリーＣＹ（＝００）は、部
分積Ａ０×Ｂ２の上位４ビットとともに、ディジット乗
算器＃２のキャリー加算器２９に供給される。したがっ
て、部分積Ａ０×Ｂ２の上位４ビットがそのままディジ
ット乗算器＃２の中間和レジスタ２５に格納される。デ
ィジット乗算器＃３において、部分加算器２８は、部分
乗算器２７から供給された部分積Ａ０×Ｂ３の下位４ビ
ットと、中間和レジスタ２５から供給された０００００
と、部分和レジスタ２４から供給された００００との加
算を実行する。この加算の結果のうちの下位４ビット
は、ディジット乗算器＃２の部分和レジスタ２４に格納
される。この時点以後のディジット乗算器＃３の動作は
積Ｃの計算に影響しないので、その説明は省略する。デ
ィジット乗算器＃０のシーケンス制御部３０は、ＬＳＤ
を示す積ディジット位置表示Ｃ＿ＩＮＤを出力する。

【００２０】サイクル４では、ディジット乗算器＃０、
＃１及び＃２の各々の被乗数レジスタ２２がディジット
Ａ１を格納する。ディジット乗算器＃０の入力セレクタ
２６は、被乗数レジスタ２２に格納されたディジットＡ
１と、乗数レジスタ２３に格納されたディジットＢ０と
を部分乗算器２７へ供給する。ディジット乗算器＃１の
入力セレクタ２６は、被乗数レジスタ２２に格納された
ディジットＡ１と、乗数レジスタ２３に格納されたディ
ジットＢ１とを部分乗算器２７へ供給する。ディジット
乗算器＃２の入力セレクタ２６は、被乗数レジスタ２２
に格納されたディジットＡ１と、乗数Ｂの符号に応じた
符号拡張ディジット（００００又は１１１１）Ｂ２とを
部分乗算器２７へ供給する。その結果、ディジット乗算
器＃０、＃１及び＃２の各々の部分乗算器２７は、それ
ぞれ部分積Ａ１×Ｂ０、Ａ１×Ｂ１及びＡ１×Ｂ２を計
算する。ディジット乗算器＃０において、部分加算器２
８は、部分乗算器２７から供給された部分積Ａ１×Ｂ０
の下位４ビットと、中間和レジスタ２５から供給された
中間和（部分積Ａ０×Ｂ０の上位４ビット）と、部分和
レジスタ２４から供給された部分和（部分積Ａ０×Ｂ１
の下位４ビット）との加算を実行する。この加算の結果
のうちの下位４ビットＳＵＭは、積ディジットＣ１とし
て出力される。該加算で生じたキャリーＣＹは、部分積
Ａ１×Ｂ０の上位４ビットとともにキャリー加算器２９
に供給される。したがって、部分積Ａ１×Ｂ０の上位４
ビット（キャリー付き）が中間和レジスタ２５に格納さ
れる。ディジット乗算器＃１において、部分加算器２８
は、部分乗算器２７から供給された部分積Ａ１×Ｂ１の
下位４ビットと、中間和レジスタ２５から供給された中
間和（部分積Ａ０×Ｂ１の上位４ビット）と、部分和レ
ジスタ２４から供給された部分和（部分積Ａ０×Ｂ２の
下位４ビット）との加算を実行する。この加算の結果の
うちの下位４ビットは、ディジット乗算器＃０の部分和
レジスタ２４に格納される。該加算で生じたキャリーＣ
Ｙは、部分積Ａ１×Ｂ１の上位４ビットとともに、ディ
ジット乗算器＃１のキャリー加算器２９に供給される。
したがって、部分積Ａ１×Ｂ１の上位４ビット（キャリ
ー付き）がディジット乗算器＃１の中間和レジスタ２５
に格納される。ディジット乗算器＃２において、部分加
算器２８は、部分乗算器２７から供給された部分積Ａ１
×Ｂ２の下位４ビットと、中間和レジスタ２５から供給
された中間和（部分積Ａ０×Ｂ２の上位４ビット）と、
部分和レジスタ２４から供給された部分和（部分積Ａ０
×Ｂ３の下位４ビット）との加算を実行する。この加算
の結果のうちの下位４ビットは、ディジット乗算器＃１
の部分和レジスタ２４に格納される。この時点以後のデ
ィジット乗算器＃２の動作は積Ｃの計算に影響しないの
で、その説明は省略する。ディジット乗算器＃０のシー
ケンス制御部３０は、ＩＳＤを示す積ディジット位置表
示Ｃ＿ＩＮＤを出力する。

【００２１】サイクル５では、ディジット乗算器＃０の
入力セレクタ２６は、被乗数Ａの符号に応じた符号拡張
ディジット（００００又は１１１１）Ａ２と、乗数レジ
スタ２３に格納されたディジットＢ０とを部分乗算器２
７へ供給する。ディジット乗算器＃１の入力セレクタ２
６は、被乗数Ａの符号に応じた符号拡張ディジット（０
０００又は１１１１）Ａ２と、乗数レジスタ２３に格納
されたディジットＢ１とを部分乗算器２７へ供給する。
その結果、ディジット乗算器＃０及び＃１の各々の部分
乗算器２７は、それぞれ部分積Ａ２×Ｂ０及びＡ２×Ｂ
１を計算する。ディジット乗算器＃０において、部分加
算器２８は、部分乗算器２７から供給された部分積Ａ２
×Ｂ０の下位４ビットと、中間和レジスタ２５から供給
された中間和（部分積Ａ１×Ｂ０の上位４ビット）と、
部分和レジスタ２４から供給された部分和（部分積Ａ１
×Ｂ１の下位４ビットと、部分積Ａ０×Ｂ１の上位４ビ
ットと、部分積Ａ０×Ｂ２の下位４ビットとの和の下位
４ビット）との加算を実行する。この加算の結果のうち
の下位４ビットＳＵＭは、積ディジットＣ２として出力
される。該加算で生じたキャリーＣＹは、部分積Ａ２×
Ｂ０の上位４ビットとともにキャリー加算器２９に供給
される。したがって、部分積Ａ２×Ｂ０の上位４ビット
（キャリー付き）が中間和レジスタ２５に格納される。
ディジット乗算器＃１において、部分加算器２８は、部
分乗算器２７から供給された部分積Ａ２×Ｂ１の下位４
ビットと、中間和レジスタ２５から供給された中間和
（部分積Ａ１×Ｂ１の上位４ビット）と、部分和レジス
タ２４から供給された部分和（部分積Ａ１×Ｂ２の下位
４ビットと、部分積Ａ０×Ｂ２の上位４ビットと、部分
積Ａ０×Ｂ３の下位４ビットとの和の下位４ビット）と
の加算を実行する。この加算の結果のうちの下位４ビッ
トは、ディジット乗算器＃０の部分和レジスタ２４に格
納される。この時点以後のディジット乗算器＃１の動作
は積Ｃの計算に影響しないので、その説明は省略する。
ディジット乗算器＃０のシーケンス制御部３０は、ＩＳ
Ｄを示す積ディジット位置表示Ｃ＿ＩＮＤを出力する。

【００２２】サイクル６では、ディジット乗算器＃０の
入力セレクタ２６は、被乗数Ａの符号に応じた符号拡張
ディジット（００００又は１１１１）Ａ３と、乗数レジ
スタ２３に格納されたディジットＢ０とを部分乗算器２
７へ供給する。その結果、ディジット乗算器＃０の部分
乗算器２７は、部分積Ａ３×Ｂ０を計算する。ディジッ
ト乗算器＃０において、部分加算器２８は、部分乗算器
２７から供給された部分積Ａ３×Ｂ０の下位４ビット
と、中間和レジスタ２５から供給された中間和（部分積
Ａ２×Ｂ０の上位４ビット）と、部分和レジスタ２４か
ら供給された部分和（部分積Ａ２×Ｂ１の下位４ビット
と、部分積Ａ１×Ｂ１の上位４ビットと、サイクル５の
ディジット乗算器＃１において部分和レジスタ２４から
供給された部分和）との加算を実行する。ここに、サイ
クル５のディジット乗算器＃１において部分和レジスタ
２４から供給された部分和は、部分積Ａ１×Ｂ２の下位
４ビットと、部分積Ａ０×Ｂ２の上位４ビットと、部分
積Ａ０×Ｂ３の下位４ビットとの和の下位４ビットであ
る。サイクル６のディジット乗算器＃０における部分加
算器２８の加算の結果のうちの下位４ビットＳＵＭは、
積ディジットＣ３として出力される。ディジット乗算器
＃０のシーケンス制御部３０は、ＩＳＤを示す積ディジ
ット位置表示Ｃ＿ＩＮＤを出力する。

【００２３】以上の動作により、積ディジットＣ０、Ｃ
１、Ｃ２及びＣ３が、その各々に対応する積ディジット
位置表示Ｃ＿ＩＮＤとともに得られた。

【００２４】なお、図３から判るように、ディジット乗
算器＃０及び＃１のいずれでも乗数の符号拡張ディジッ
トＢ２及びＢ３を選択することはなく、ディジット乗算
器＃２及び＃３のいずれでも被乗数の符号拡張ディジッ
トＡ２及びＡ３を選択することはない。したがって、個
々のディジット乗算器のシーケンス制御部３０は、イン
デックスレジスタ２１から供給されたインデックスに応
じて、入力セレクタ２６における被乗数オペランド及び
乗数オペランドの選択肢を制限するようになっている。

【００２５】上記４個のディジット乗算器を備えたディ
ジットシリアル乗算器によれば、３ディジットからなる
被乗数（２の補数表現）と、１ディジットからなる乗数
（２の補数表現）との積を計算することもできる。この
場合には、被乗数に１個の符号拡張ディジットが、乗数
に３個の符号拡張ディジットがそれぞれ付加される。ま
た、１ディジットからなる被乗数（２の補数表現）と、
３ディジットからなる乗数（２の補数表現）との積を計
算することもできる。この場合には、被乗数に３個の符
号拡張ディジットが、乗数に１個の符号拡張ディジット
がそれぞれ付加される。

【００２６】上記被乗数Ａが常に非負であれば、Ａ２＝
Ａ３＝００００が常に成り立つので、図３に示した部分
積Ａ２×Ｂ０、Ａ３×Ｂ０及びＡ２×Ｂ１を計算する必
要がない。つまり、サイクル５及び６においてディジッ
ト乗算器＃０及び＃１の各々の部分乗算器２７の動作を
停止することができる。上記乗数Ｂが常に非負であれ
ば、Ｂ２＝Ｂ３＝００００が常に成り立つので、図３に
示した部分積Ａ０×Ｂ２、Ａ１×Ｂ２及びＡ０×Ｂ３を
計算する必要がない。つまり、２個のディジット乗算器
＃０及び＃１で上記の積Ｃを計算することができる。上
記４個のディジット乗算器＃０、＃１、＃２及び＃３に
より、非負の１６ビット被乗数と非負の１６ビット乗数
との積を計算することもできる。

【００２７】上記乗数Ｂに係る２個の符号拡張ディジッ
トＢ２及びＢ３は常に一致する。したがって、ディジッ
ト乗算器＃２において求められた部分積Ａ０×Ｂ２を部
分積Ａ０×Ｂ３に代えて用いることとすれば、３個のデ
ィジット乗算器＃０、＃１及び＃２で上記の積Ｃを計算
することができる。

【００２８】図５は、図２の構成の変形例を示してい
る。図５によれば、乗数最下位ディジットＢ０、乗数最
上位ディジットＢ１、被乗数最下位ディジットＡ０及び
被乗数最上位ディジットＡ１が、この順序で４ビット共
通バス５４に供給される。図５中のＤＩＧＩＴは、ディ
ジットＢ０、Ｂ１、Ａ０及びＡ１のいずれかを表してい
る。共通バス５４の上に現在供給されているディジット
がＬＳＤであるかＭＳＤであるかは、ディジット位置表
示ＩＮＤによって示される。図５のディジット乗算器１
０ａでは、乗数レジスタ２３と共通バス５４との間にテ
ンポラリレジスタ３１が介在している。この構成によれ
ば、ある乗数ディジットがテンポラリレジスタ３１に格
納された後、被乗数レジスタ２２への被乗数最下位ディ
ジットＡ０の格納と同時に、テンポラリレジスタ３１か
ら乗数レジスタ２３への乗数ディジットの転送が行なわ
れる。

【００２９】図６は、本発明に係るディジットシリアル
乗算器の他の構成例を示している。これは、乗算Ｆ＝Ｄ
×Ｅを実行できるものである。ここに、Ｄは８ビットか
らなる被乗数を、Ｅは８ビットからなる乗数を、Ｆは１
６ビットからなる積をそれぞれ表している。被乗数Ｄ、
乗数Ｅ及び積Ｆは、いずれも符号なし（非負）の固定小
数点数である。

【００３０】被乗数Ｄは、４ビット最下位ディジット
（ＬＳＤ）Ｄ０と、４ビット最上位ディジット（ＭＳ
Ｄ）Ｄ１とで構成される。図６中のＤ＿ＤＩＧＩＴは、
４ビット被乗数バス６１を介して該ディジットシリアル
乗算器に順次入力される被乗数ディジットＤ０及びＤ１
のいずれかを表している。この被乗数バス６１の上に現
在供給されているディジットがＬＳＤであるかＭＳＤで
あるかは、該ディジットシリアル乗算器に入力される被
乗数ディジット位置表示Ｄ＿ＩＮＤによって示される。

【００３１】乗数Ｅは、４ビット最下位ディジット（Ｌ
ＳＤ）Ｅ０と、４ビット最上位ディジット（ＭＳＤ）Ｅ
１とで構成される。図６中のＥ＿ＤＩＧＩＴは、４ビッ
ト乗数バス６２を介して該ディジットシリアル乗算器に
順次入力される乗数ディジットＥ０及びＥ１のいずれか
を表している。この乗数バス６２の上に現在供給されて
いるディジットがＬＳＤであるかＭＳＤであるかは、該
ディジットシリアル乗算器に入力される乗数ディジット
位置表示Ｅ＿ＩＮＤによって示される。

【００３２】積Ｆは、４ビット最下位ディジット（ＬＳ
Ｄ）Ｆ０と、第１の４ビット中間位ディジット（ＩＳ
Ｄ）Ｆ１と、第２の４ビット中間位ディジット（ＩＳ
Ｄ）Ｆ２と、４ビット最上位ディジット（ＭＳＤ）Ｆ３
とで構成される。図６中のＦ＿ＤＩＧＩＴは、４ビット
積バス６３を介して該ディジットシリアル乗算器から順
次出力される積ディジットＦ０、Ｆ１、Ｆ２及びＦ３の
いずれかを表している。この積バス６３の上に現在供給
されているディジットがＬＳＤ、ＩＳＤ及びＭＳＤのう
ちのいずれであるかは、該ディジットシリアル乗算器か
ら出力される積ディジット位置表示Ｆ＿ＩＮＤによって
示される。

【００３３】図６のディジットシリアル乗算器は、部分
積Ｄ０×Ｅ０及びＤ１×Ｅ０を順次計算するためのディ
ジット乗算器（＃０）７０と、部分積Ｄ０×Ｅ１及びＤ
１×Ｅ１を順次計算するためのディジット乗算器（＃
１）８０と、両ディジット乗算器７０，８０から供給さ
れた部分積のキャリー伝搬加算を実行するための加算回
路９０と、該加算回路９０によるキャリー伝搬加算の結
果を１ディジット毎に積バス６３へ出力するための出力
セレクタ９４と、上記被乗数ディジット位置表示Ｄ＿Ｉ
ＮＤ及び乗数ディジット位置表示Ｅ＿ＩＮＤに応じて各
ブロックの動作を制御するように制御信号ＣＮＴを生成
するためのシーケンス制御部９５とを備えている。上記
被乗数ディジットＤ＿ＤＩＧＩＴと、乗数ディジットＥ
＿ＤＩＧＩＴとは、２個のディジット乗算器７０，８０
に共通に入力される。

【００３４】加算回路９０は、５個のディジット加算器
７１，８１，９１，９２，９３と、２個のキャリーセレ
クタ７１，８１と、３個のディジットレジスタ８３，８
４，８５とを備えている。５個のディジット加算器７
１，８１，９１，９２，９３はそれぞれキャリー伝搬加
算器（Ripple Carry Adder：ＲＣＡ）であり、以後これ
らをディジットＲＣＡという。ディジットＲＣＡ７１
は、ディジット乗算器＃０から供給されたディジットＵ
（Ｄ０×Ｅ０）、すなわち部分積Ｄ０×Ｅ０の上位４ビ
ットと、同ディジット乗算器＃０から供給されたディジ
ットＬ（Ｄ１×Ｅ０）、すなわち部分積Ｄ１×Ｅ０の下
位４ビットとのキャリー伝搬加算を実行し、かつ該加算
により得られたディジットＳＵＭをディジットＲＣＡ９
１へ供給するとともに、該加算で生じたキャリーＣＹを
一時保持するものである。該ディジットＲＣＡ７１のキ
ャリー入力は、０値ビットに固定されている。キャリー
セレクタ７２は、ディジットＲＣＡ７１に一時保持され
たキャリーＣＹと、０値ビットとのいずれかをディジッ
ト乗算器＃０へキャリー入力ＣＩＮとして供給するもの
である。ディジットＲＣＡ８１は、ディジット乗算器＃
１から供給されたディジットＵ（Ｄ０×Ｅ１）、すなわ
ち部分積Ｄ０×Ｅ１の上位４ビットと、同ディジット乗
算器＃１から供給されたディジットＬ（Ｄ１×Ｅ１）、
すなわち部分積Ｄ１×Ｅ１の下位４ビットとのキャリー
伝搬加算を実行し、かつ該加算により得られたディジッ
トＳＵＭをディジットレジスタ８４へ供給するととも
に、該加算で生じたキャリーＣＹを一時保持するもので
ある。該ディジットＲＣＡ８１のキャリー入力は、０値
ビットに固定されている。キャリーセレクタ８２は、デ
ィジットＲＣＡ８１に一時保持されたキャリーＣＹと、
０値ビットとのいずれかをディジット乗算器＃１へキャ
リー入力ＣＩＮとして供給するものである。ディジット
ＲＣＡ９１は、ディジット乗算器＃１からディジットレ
ジスタ８３を介して供給されたディジットＬ（Ｄ０×Ｅ
１）、すなわち部分積Ｄ０×Ｅ１の下位４ビットと、デ
ィジットＲＣＡ７１から供給されたディジットとのキャ
リー伝搬加算を実行し、かつ該加算により得られたディ
ジットＳＵＭを出力セレクタ９４へ供給するとともに、
該加算で生じたキャリーＣＹを一時保持するものであ
る。該ディジットＲＣＡ９１のキャリー入力は、０値ビ
ットに固定されている。ディジットＲＣＡ９２は、ディ
ジットＲＣＡ８１からディジットレジスタ８４を介して
供給されたディジットと、ディジット乗算器＃０から供
給されたディジットＵ（Ｄ１×Ｅ０）、すなわち部分積
Ｄ１×Ｅ０の上位４ビットとのキャリー伝搬加算を実行
し、かつ該加算により得られたディジットＳＵＭを出力
セレクタ９４へ供給するとともに、該加算で生じたキャ
リーＣＹを一時保持するものである。該ディジットＲＣ
Ａ９２のキャリー入力は、ディジットＲＣＡ９１に一時
保持されたキャリーである。ディジットＲＣＡ９３は、
ディジット乗算器＃１からディジットレジスタ８５を介
して供給されたディジットＵ（Ｄ１×Ｅ１）、すなわち
部分積Ｄ１×Ｅ１の上位４ビットと、４ビット定数００
００（２進数表記）とのキャリー伝搬加算を実行し、か
つ該加算により得られたディジットＳＵＭを出力セレク
タ９４へ供給するものである。該ディジットＲＣＡ９３
のキャリー入力は、ディジットＲＣＡ９２に一時保持さ
れたキャリーである。

【００３５】出力セレクタ９４は、ディジット乗算器＃
０から供給されたディジットＬ（Ｄ０×Ｅ０）、すなわ
ち部分積Ｄ０×Ｅ０の下位４ビットと、ディジットＲＣ
Ａ９１から供給されたディジットと、ディジットＲＣＡ
９２から供給されたディジットと、ディジットＲＣＡ９
３から供給されたディジットとをそれぞれ積ディジット
Ｆ０、Ｆ１、Ｆ２及びＦ３として順次出力するものであ
る。シーケンス制御部９５は、ディジット乗算器＃０，
＃１及びディジットＲＣＡ７１，８１，９１，９２のそ
れぞれに内蔵されたレジスタ並びにディジットレジスタ
８３，８４，８５の各々のラッチタイミングを制御し、
かつキャリーセレクタ７２，８２及び出力セレクタ９４
における選択を制御するための制御信号ＣＮＴを供給
し、かつ積ディジット位置表示Ｆ＿ＩＮＤを生成する機
能を有する。

【００３６】図７は、図６中のディジット乗算器＃０の
内部構成を示している。図７のディジット乗算器７０
は、被乗数レジスタ１００と、乗数レジスタ１０１と、
ＡＮＤ回路１０２と、ＣＳＡ（Carry Save Adder：キャ
リー保存加算器）１０３と、中間レジスタ１０４と、Ｒ
ＣＡ（Ripple Carry Adder：キャリー伝搬加算器）１０
５とを備えている。被乗数レジスタ１００は、制御信号
ＣＮＴに応答して被乗数ディジットＤ＿ＤＩＧＩＴを格
納するためのレジスタである。この被乗数レジスタ１０
０に格納されたディジットを構成する４ビットｄ０，ｄ
１，ｄ２，ｄ３は、ＡＮＤ回路１０２へ供給される。乗
数レジスタ１０１は、制御信号ＣＮＴに応答して乗数デ
ィジットＥ＿ＤＩＧＩＴを格納するためのレジスタであ
る。この乗数レジスタ１０１に格納されたディジットを
構成する４ビットｅ０，ｅ１，ｅ２，ｅ３も、ＡＮＤ回
路１０２へ供給される。ＡＮＤ回路１０２は、被乗数レ
ジスタ１００に格納された被乗数ディジットと、乗数レ
ジスタ１０１に格納された乗数ディジットとのビット毎
の乗算を実行するものである。この乗算により求められ
た１６個のビット積ｄ０×ｅ０〜ｄ３×ｅ３は、ＣＳＡ
１０３へ供給される。ＣＳＡ１０３は、ＡＮＤ回路１０
２から供給された１６個のビット積のキャリー保存加算
を実行するものである。この加算により求められた部分
和のうちの下位４ビットｔ０，ｔ１，ｔ２，ｔ３は、８
ビット部分積のうちの下位４ビットからなるディジット
ＰＰＬとしてディジット乗算器７０から出力される。ま
た、ＣＳＡ１０３における加算によりそれぞれ得られた
上位３ビットの部分和ｕ０，ｕ１，ｕ２と、上位３ビッ
トの部分キャリーｖ０，ｖ１，ｖ２とは、中間レジスタ
１０４を介してＲＣＡ１０５へ供給される。中間レジス
タ１０４のラッチタイミングは、制御信号ＣＮＴにより
制御される。ＲＣＡ１０５は、上記キャリー入力ＣＩＮ
を受け取り、かつ中間レジスタ１０４に格納された部分
和及び部分キャリーのキャリー伝搬加算を実行するもの
である。この加算により求められた和を構成する４ビッ
トｔ４，ｔ５，ｔ６，ｔ７は、８ビット部分積のうちの
上位４ビットからなるディジットＰＰＵとしてディジッ
ト乗算器７０から出力される。なお、図６中のディジッ
ト乗算器＃１の内部構成は、上記ディジット乗算器＃０
の内部構成と同様である。

【００３７】図８はＣＳＡ１０３の詳細構成を、図９は
ＲＣＡ１０５の詳細構成をそれぞれ示している。図８及
び図９において、１１１〜１１３は各々ＨＡ（Half Add
er：半加算器）であり、１１４〜１２２は各々ＦＡ（Fu
ll Adder：全加算器）であり、ｓ１〜ｓ１２は各々１ビ
ットの和であり、ｒ１〜ｒ１２は各々１ビットのキャリ
ーである。これらの構成は特開昭５８−３１４４９号公
報により公知であるので、詳細な説明は省略する。

【００３８】図１０は、図６中のディジットＲＣＡ７１
の詳細構成を示している。図１０のディジットＲＣＡ７
１は、４個のＦＡ１２３〜１２６と、１個のキャリーレ
ジスタ１２７とを備えている。図１０において、ｓ１３
〜ｓ１６は各々１ビットの和であり、ｒ１３〜ｒ１６は
各々１ビットのキャリーである。最上位のＦＡ１２６か
ら供給されたキャリーｒ１６は、制御信号ＣＮＴに応答
してキャリーレジスタ１２７に格納される。

【００３９】図６中の他の４個のディジットＲＣＡ８
１，９１，９２，９３の各々の詳細構成は、上記ディジ
ットＲＣＡ７１の詳細構成と同様である。ただし、ディ
ジットＲＣＡ９３では、キャリーレジスタ１２７の配設
を省略できる。

【００４０】図１１は、図６のディジットシリアル乗算
器による乗算の例を示している。ディジット乗算器＃０
は、部分積Ｄ０×Ｅ０及びＤ１×Ｅ０を順次計算する。
ディジット乗算器＃１は、部分積Ｄ０×Ｅ１及びＤ１×
Ｅ１を順次計算する。４個の積ディジットＦ０、Ｆ１、
Ｆ２及びＦ３は、計算された４個の部分積から加算回路
９０により求められる。詳細に説明すると、最下位の積
ディジットＦ０は、ディジット乗算器＃０から供給され
たディジットＬ（Ｄ０×Ｅ０）である。ディジットＲＣ
Ａ７１は、ディジット和Ｕ（Ｄ０×Ｅ０）＋Ｌ（Ｄ１×
Ｅ０）を求めるように加算を実行する。この加算で生じ
たキャリーＣＹは、ディジット乗算器＃０のＲＣＡ１０
５においてディジットＵ（Ｄ１×Ｅ０）の計算に反映さ
れる。ディジットＲＣＡ９１は、ディジット乗算器＃１
から供給されたディジットＬ（Ｄ０×Ｅ１）と、上記デ
ィジット和Ｕ（Ｄ０×Ｅ０）＋Ｌ（Ｄ１×Ｅ０）との加
算を実行し、この加算で生じたキャリーＣＹをディジッ
トＲＣＡ９２へ供給する。この加算で得られたディジッ
トは第１中間位の積ディジットＦ１である。ディジット
ＲＣＡ８１は、ディジット和Ｕ（Ｄ０×Ｅ１）＋Ｌ（Ｄ
１×Ｅ１）を求めるように加算を実行する。この加算で
生じたキャリーＣＹは、ディジット乗算器＃１のＲＣＡ
１０５においてディジットＵ（Ｄ１×Ｅ１）の計算に反
映される。ディジットＲＣＡ９２は、ディジット乗算器
＃０から供給されたディジットＵ（Ｄ１×Ｅ０）と、上
記ディジット和Ｕ（Ｄ０×Ｅ１）＋Ｌ（Ｄ１×Ｅ１）と
の加算を実行し、この加算で生じたキャリーＣＹをディ
ジットＲＣＡ９３へ供給する。この加算で得られたディ
ジットは第２中間位の積ディジットＦ２である。ディジ
ットＲＣＡ９３は、ディジット乗算器＃１から供給され
たディジットＵ（Ｄ１×Ｅ１）に、ディジットＲＣＡ９
２から供給されたキャリーＣＹを反映させるように加算
を実行する。この加算で得られたディジットは最上位の
積ディジットＦ３である。

【００４１】図１２及び図１３は、図６のディジットシ
リアル乗算器の動作タイミングを示している。このディ
ジットシリアル乗算器の動作を１サイクル毎に説明す
る。

【００４２】サイクル１では、ディジットＥ０が乗数バ
ス６２の上に供給される。シーケンス制御部９５は、乗
数ディジット位置表示Ｅ＿ＩＮＤがＬＳＤであることか
ら乗算の開始を知る。

【００４３】サイクル２では、ディジット乗算器＃０の
乗数レジスタ１０１がディジットＥ０を格納する。その
後、ディジットＥ１が乗数バス６２の上に、ディジット
Ｄ０が被乗数バス６１の上にそれぞれ供給される。

【００４４】サイクル３では、ディジット乗算器＃１の
乗数レジスタ１０１がディジットＥ１を格納する。ま
た、ディジット乗算器＃０及び＃１の各々の被乗数レジ
スタ１００がディジットＤ０を格納する。その後、ディ
ジットＤ１が被乗数バス６１の上に供給される。ディジ
ット乗算器＃０では部分積Ｄ０×Ｅ０の計算のうちのキ
ャリー保存加算が、ディジット乗算器＃１では部分積Ｄ
０×Ｅ１の計算のうちのキャリー保存加算がそれぞれ実
行される。その結果、ディジット乗算器＃０において、
ディジットＬ（Ｄ０×Ｅ０）がＣＳＡ１０３から供給さ
れ、ディジットＵ（Ｄ０×Ｅ０）の計算のための各々３
ビットの中間和及び中間キャリーが中間レジスタ１０４
に格納される。また、ディジット乗算器＃１において、
ディジットＬ（Ｄ０×Ｅ１）がＣＳＡ１０３から供給さ
れ、ディジットＵ（Ｄ０×Ｅ１）の計算のための各々３
ビットの中間和及び中間キャリーが中間レジスタ１０４
に格納される。ディジット乗算器＃１のＣＳＡ１０３か
ら供給されたディジットＬ（Ｄ０×Ｅ１）は、ディジッ
トレジスタ８３に格納される。

【００４５】サイクル４では、ディジット乗算器＃０の
ＣＳＡ１０３から供給されたディジットＬ（Ｄ０×Ｅ
０）が、出力セレクタ９４から積ディジットＦ０として
出力される。シーケンス制御部９５は、ＬＳＤを示す積
ディジット位置表示Ｆ＿ＩＮＤを出力する。ディジット
乗算器＃０及び＃１の各々の被乗数レジスタ１００は、
ディジットＤ１を格納する。ディジット乗算器＃０では
部分積Ｄ０×Ｅ０の計算のうちのキャリー伝搬加算と部
分積Ｄ１×Ｅ０の計算のうちのキャリー保存加算とが、
ディジット乗算器＃１では部分積Ｄ０×Ｅ１の計算のう
ちのキャリー伝搬加算と部分積Ｄ１×Ｅ１の計算のうち
のキャリー保存加算とがそれぞれ実行される。この際、
両キャリーセレクタ７２，８２はいずれも０値ビットを
選択する。その結果、ディジット乗算器＃０において、
ディジットＵ（Ｄ０×Ｅ０）がＲＣＡ１０５から供給さ
れ、ディジットＬ（Ｄ１×Ｅ０）がＣＳＡ１０３から供
給され、ディジットＵ（Ｄ１×Ｅ０）の計算のための各
々３ビットの中間和及び中間キャリーが中間レジスタ１
０４に格納される。また、ディジット乗算器＃１におい
て、ディジットＵ（Ｄ０×Ｅ１）がＲＣＡ１０５から供
給され、ディジットＬ（Ｄ１×Ｅ１）がＣＳＡ１０３か
ら供給され、ディジットＵ（Ｄ１×Ｅ１）の計算のため
の各々３ビットの中間和及び中間キャリーが中間レジス
タ１０４に格納される。ディジットＲＣＡ７１は、加算
Ｕ（Ｄ０×Ｅ０）＋Ｌ（Ｄ１×Ｅ０）を実行し、この加
算で生じたキャリーＣＹを保持する。ディジットＲＣＡ
９１は、ディジットレジスタ８３から供給されたディジ
ットＬ（Ｄ０×Ｅ１）と、ディジットＲＣＡ７１から供
給されたディジット和Ｕ（Ｄ０×Ｅ０）＋Ｌ（Ｄ１×Ｅ
０）との加算を実行し、この加算で生じたキャリーＣＹ
を保持する。ディジットＲＣＡ８１は、加算Ｕ（Ｄ０×
Ｅ１）＋Ｌ（Ｄ１×Ｅ１）を実行し、この加算で生じた
キャリーＣＹを保持する。このディジットＲＣＡ８１か
ら供給されたディジット和Ｕ（Ｄ０×Ｅ１）＋Ｌ（Ｄ１
×Ｅ１）は、ディジットレジスタ８４に格納される。

【００４６】サイクル５では、ディジットＲＣＡ９１か
ら供給されたディジット和Ｕ（Ｄ０×Ｅ０）＋Ｌ（Ｄ１
×Ｅ０）＋Ｌ（Ｄ０×Ｅ１）が、出力セレクタ９４から
積ディジットＦ１として出力される。シーケンス制御部
９５は、ＩＳＤを示す積ディジット位置表示Ｆ＿ＩＮＤ
を出力する。ディジット乗算器＃０では部分積Ｄ１×Ｅ
０の計算のうちのキャリー伝搬加算が、ディジット乗算
器＃１では部分積Ｄ１×Ｅ１の計算のうちのキャリー伝
搬加算がそれぞれ実行される。この際、キャリーセレク
タ７２はディジットＲＣＡ７１から供給されたキャリー
を、キャリーセレクタ８２はディジットＲＣＡ８１から
供給されたキャリーをそれぞれ選択する。その結果、デ
ィジット乗算器＃０において、加算Ｕ（Ｄ０×Ｅ０）＋
Ｌ（Ｄ１×Ｅ０）で生じたキャリーを反映したディジッ
トＵ（Ｄ１×Ｅ０）がＲＣＡ１０５から供給される。ま
た、ディジット乗算器＃１において、加算Ｕ（Ｄ０×Ｅ
１）＋Ｌ（Ｄ１×Ｅ１）で生じたキャリーを反映したデ
ィジットＵ（Ｄ１×Ｅ１）がＲＣＡ１０５から供給され
る。ディジット乗算器＃１のＲＣＡ１０５から供給され
たディジットＵ（Ｄ１×Ｅ１）は、ディジットレジスタ
８５に格納される。ディジットＲＣＡ９２は、ディジッ
トレジスタ８４から供給されたディジット和Ｕ（Ｄ０×
Ｅ１）＋Ｌ（Ｄ１×Ｅ１）と、ディジット乗算器＃０の
ＲＣＡ１０５から供給されたディジットＵ（Ｄ１×Ｅ
０）との加算を実行し、この加算で生じたキャリーＣＹ
を保持する。この際、ディジットＲＣＡ９１から供給さ
れたキャリーＣＹが、ディジットＲＣＡ９２の加算結果
に反映される。

【００４７】サイクル６では、ディジットＲＣＡ９２か
ら供給されたディジット和Ｕ（Ｄ１×Ｅ０）＋Ｕ（Ｄ０
×Ｅ１）＋Ｌ（Ｄ１×Ｅ１）が、出力セレクタ９４から
積ディジットＦ２として出力される。シーケンス制御部
９５は、ＩＳＤを示す積ディジット位置表示Ｆ＿ＩＮＤ
を出力する。ディジットＲＣＡ９３は、ディジットレジ
スタ８５から供給されたディジットＵ（Ｄ１×Ｅ１）
と、４ビット定数００００との加算を実行する。この
際、ディジットＲＣＡ９２から供給されたキャリーＣＹ
が、ディジットＲＣＡ９３の加算結果に反映される。

【００４８】サイクル７では、ディジットＲＣＡ９３か
ら供給されたディジット和Ｕ（Ｄ１×Ｅ１）＋ＣＹが、
出力セレクタ９４から積ディジットＦ３として出力され
る。シーケンス制御部９５は、ＭＳＤを示す積ディジッ
ト位置表示Ｆ＿ＩＮＤを出力する。

【００４９】以上の動作により、積ディジットＦ０、Ｆ
１、Ｆ２及びＦ３が、その各々に対応する積ディジット
位置表示Ｆ＿ＩＮＤとともに得られた。

【００５０】図６のディジットシリアル乗算器によれ
ば、加算回路９０をキャリー先見加算器（Carry Look-a
head Adder：ＣＬＡ）で構成する場合に比べて、ハード
ウェア量を低減できる。ディジット乗算器の数は、乗数
を構成するディジットの数に応じて変更できる。各ディ
ジット乗算器は、被乗数を構成するディジットの数だけ
繰り返し動作をする。乗数が１ディジットのみで構成さ
れる場合には、図６中のディジットＲＣＡ７１の出力デ
ィジットと、ディジット乗算器＃０の上位ディジットＰ
ＰＵとを出力セレクタ９４へ直接供給すればよい。

【００５１】

【発明の効果】以上説明してきたとおり、本発明の第１
のディジットシリアル乗算器によれば、各々被乗数ディ
ジットと乗数ディジットとの乗算を実行するための複数
のディジット乗算器をカスケード接続してなる構成を採
用し、かつ各ディジット乗算器を繰り返し動作させるよ
うにしたので、被乗数及び乗数をディジットシリアル形
式で供給することができる。

【００５２】また、本発明の第２のディジットシリアル
乗算器によれば、各々被乗数ディジットと乗数ディジッ
トとの乗算を実行するための複数のディジット乗算器を
１個の出力セレクタに並列接続してなる構成を採用し、
かつ各ディジット乗算器を繰り返し動作させるようにし
たので、被乗数及び乗数をディジットシリアル形式で供
給することができる。

【図面の簡単な説明】

【図１】本発明に係るディジットシリアル乗算器の構成
例を示すブロック図である。

【図２】図１中の４個のディジット乗算器のうちの１個
の内部構成を示すブロック図である。

【図３】図１のディジットシリアル乗算器による符号付
き乗算の例を示す図である。

【図４】図１のディジットシリアル乗算器の動作を示す
タイミング図である。

【図５】図２の構成の変形例を示すブロック図である。

【図６】本発明に係るディジットシリアル乗算器の他の
構成例を示すブロック図である。

【図７】図６中の２個のディジット乗算器のうちの１個
の内部構成を示すブロック図である。

【図８】図７中のＣＳＡ（キャリー保存加算器）の詳細
構成を示すブロック図である。

【図９】図７中のＲＣＡ（キャリー伝搬加算器）の詳細
構成を示すブロック図である。

【図１０】図６中の５個のディジットＲＣＡのうちの１
個の詳細構成を示すブロック図である。

【図１１】図６のディジットシリアル乗算器による乗算
の例を示す図である。

【図１２】図６のディジットシリアル乗算器中の２個の
ディジット乗算器の動作を示すタイミング図である。

【図１３】図６のディジットシリアル乗算器の他の部分
の動作を示すタイミング図である。

【符号の説明】

１０，１１，１２，１３ ディジット乗算器 ２１ インデックスレジスタ ２２ 被乗数レジスタ ２３ 乗数レジスタ ２４ 部分和レジスタ ２５ 中間和レジスタ ２６ 入力レジスタ ２７ 部分乗算器 ２８ 部分加算器 ２９ キャリー加算器 ３０ シーケンス制御部 ３１ テンポラリレジスタ ５１ 被乗数バス ５２ 乗数バス ５３ 積バス ５４ 共通バス ６１ 被乗数バス ６２ 乗数バス ６３ 積バス ７０，８０ ディジット乗算器 ７１，８１ ディジットＲＣＡ（ディジット加算器） ７２，８２ キャリーセレクタ ８３，８４，８５ ディジットレジスタ ９０ 加算回路 ９１，９２，９３ ディジットＲＣＡ ９４ 出力セレクタ ９５ シーケンス制御部 １００ 被乗数レジスタ １０１ 乗数レジスタ １０２ ＡＮＤ回路 １０３ ＣＳＡ（キャリー保存加算器，第１の加算器） １０４ 中間レジスタ １０５ ＲＣＡ（キャリー伝搬加算器，第２の加算器） １１１，１１２，１１３ ＨＡ（半加算器） １１４〜１２６ ＦＡ（全加算器） １２７ キャリーレジスタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−216126（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/52 310

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 各々１ディジットを構成するビットの数
   ｍ（ｍは２以上の整数）に等しいバス幅を有する被乗数
   バス、乗数バス及び積バスと、 互いにカスケード接続され、前記被乗数バスと前記乗数
   バスとにそれぞれ共通に接続され、かつ前記被乗数バス
   の上に供給されているディジットに関する被乗数ディジ
   ット位置表示と、前記乗数バスの上に供給されているデ
   ィジットに関する乗数ディジット位置表示とをそれぞれ
   共通に受け取る複数のディジット乗算器とを備えたディ
   ジットシリアル乗算器であって、 前記複数のディジット乗算器の各々は、 前記被乗数バスを介して供給された被乗数ディジットを
   格納するための被乗数レジスタと、 前記乗数バスを介して供給された乗数ディジットを格納
   するための乗数レジスタと、 前段のディジット乗算器から供給された部分和を格納す
   るための部分和レジスタと、 中間和を格納するための中間和レジスタと、 前記被乗数レジスタに格納された被乗数ディジットと、
   前記乗数レジスタに格納された乗数ディジットとの乗算
   を実行し、該乗算の結果を２ｍビットの部分積として供
   給するための部分乗算器と、 前記部分積の下位ｍビットと、前記部分和レジスタに格
   納された部分和と、前記中間和レジスタに格納された中
   間和との加算を実行し、該加算の結果のうちの下位ｍビ
   ットで構成された部分和を次段のディジット乗算器へ供
   給するための部分加算器と、 前記部分積の上位ｍビットと、前記部分加算器で生じた
   キャリーとの加算を実行し、該加算の結果で構成された
   中間和を前記中間和レジスタへ供給するためのキャリー
   加算器と、 前記被乗数ディジット位置表示及び乗数ディジット位置
   表示に応じて、前記被乗数レジスタ、乗数レジスタ、部
   分和レジスタ及び中間和レジスタの各々のラッチタイミ
   ングを制御するためのシーケンス制御部とを備え、 最終段のディジット乗算器の前記部分加算器から供給さ
   れた部分和が前記積バスへ出力されることを特徴とする
   ディジットシリアル乗算器。
2. 【請求項２】 請求項１記載のディジットシリアル乗算
   器において、 前記複数のディジット乗算器の各々は、個々のディジッ
   ト乗算器を識別するインデックス信号を格納するための
   インデックスレジスタを更に備え、 前記複数のディジット乗算器の各々の前記シーケンス制
   御部は、前記乗数レジスタに格納されるべき乗数ディジ
   ットを、前記インデックスレジスタから供給されたイン
   デックスに応じて選択する機能を有することを特徴とす
   るディジットシリアル乗算器。
3. 【請求項３】 請求項１記載のディジットシリアル乗算
   器において、 前記最終段のディジット乗算器の前記シーケンス制御部
   は、前記積バスの上に出力されているディジットに関す
   る積ディジット位置表示を出力する機能を有することを
   特徴とするディジットシリアル乗算器。
4. 【請求項４】 請求項１記載のディジットシリアル乗算
   器において、 前記被乗数バス及び乗数バスは、前記ビットの数ｍに等
   しいバス幅を有する共通バスに統合され、 前記複数のディジット乗算器の各々は、前記乗数レジス
   タと前記共通バスとの間に介在したテンポラリレジスタ
   を更に備えたことを特徴とするディジットシリアル乗算
   器。
5. 【請求項５】 請求項１記載のディジットシリアル乗算
   器において、 前記複数のディジット乗算器のうちの出力側の半数は、
   被乗数に関する符号拡張ディジットを前記部分乗算器へ
   供給するための手段を更に備え、 残りのディジット乗算器は、乗数に関する符号拡張ディ
   ジットを前記部分乗算器へ供給するための手段を更に備
   えたことを特徴とするディジットシリアル乗算器。
6. 【請求項６】 各々２の補数表現された被乗数Ａと乗数
   Ｂとの積をディジットシリアル乗算器で計算するための
   方法であって、 前記被乗数Ａの最上位ディジットの更に上位の位置に、
   乗数のディジット数ＮＢ（ＮＢは整数）と同じ数の符号
   拡張ディジットを付加するステップと、 前記乗数Ｂの最上位ディジットの更に上位の位置に、被
   乗数のディジット数ＮＡ（ＮＡは整数）と同じ数の符号
   拡張ディジットを付加するステップと、 各々前記符号拡張ディジットが付加された被乗数と乗数
   との積のうちの下位ＮＡ＋ＮＢディジットをそれぞれ計
   算するステップとを備えたことを特徴とする方法。
7. 【請求項７】 各々１ディジットを構成するビットの数
   ｍ（ｍは２以上の整数）に等しいバス幅を有する被乗数
   バス、乗数バス及び積バスと、 各々前記被乗数バスを介して共通に供給された被乗数デ
   ィジットと、前記乗数バスを介して供給された対応する
   乗数ディジットとの乗算を実行し、該乗算の結果を２ｍ
   ビットの部分積として供給するための複数のディジット
   乗算器と、 前記複数のディジット乗算器から供給された各々２ｍビ
   ットからなる複数の部分積のキャリー伝搬加算を実行す
   るための加算回路と、 前記加算回路によるキャリー伝搬加算の結果を１ディジ
   ット毎に前記積バスへ出力するための出力セレクタと、 前記被乗数バスの上に供給されているディジットに関す
   る被乗数ディジット位置表示と、前記乗数バスの上に供
   給されているディジットに関する乗数ディジット位置表
   示とを受け取り、該両ディジット位置表示に基づいて前
   記出力セレクタを制御するためのシーケンス制御部とを
   備えたことを特徴とするディジットシリアル乗算器。
8. 【請求項８】 請求項７記載のディジットシリアル乗算
   器において、 前記複数のディジット乗算器の各々は、 前記被乗数バスを介して供給された被乗数ディジットを
   格納するための被乗数レジスタと、 前記乗数バスを介して供給された乗数ディジットを格納
   するための乗数レジスタと、 前記被乗数レジスタに格納された被乗数ディジットと、
   前記乗数レジスタに格納された乗数ディジットとのビッ
   ト毎の乗算を実行し、該乗算の結果をｍ×ｍ個のビット
   積として供給するためのＡＮＤ回路と、 前記ＡＮＤ回路から供給されたｍ×ｍ個のビット積のキ
   ャリー保存加算を実行し、かつ該加算により各々得られ
   た、前記２ｍビットの部分積のうちの下位ｍビットと、
   各々ｍ−１ビットからなる部分和及び部分キャリーとを
   供給するための第１の加算器と、 前記第１の加算器から供給された部分和及び部分キャリ
   ーを格納するための中間レジスタと、 前記中間レジスタに格納された部分和及び部分キャリー
   のキャリー伝搬加算を実行し、該加算の結果を前記２ｍ
   ビットの部分積のうちの上位ｍビットとして供給するた
   めの第２の加算器とを備えたことを特徴とするディジッ
   トシリアル乗算器。
9. 【請求項９】 請求項８記載のディジットシリアル乗算
   器において、 前記加算回路は、 前記複数のディジット乗算器のうちの対応するディジッ
   ト乗算器の前記第２の加算器から供給された、ある部分
   積の上位ｍビットからなるディジットと、同ディジット
   乗算器の前記第１の加算器から供給された、次の部分積
   の下位ｍビットからなるディジットとのキャリー伝搬加
   算を実行し、かつ該加算により得られたディジットを供
   給するとともに、該加算で生じたキャリーを一時保持す
   るためのディジット加算器と、 同ディジット乗算器の前記第２の加算器へ、前記ディジ
   ット加算器に一時保持されたキャリーと、０値ビットと
   のいずれかをキャリー入力として供給するためのキャリ
   ーセレクタとを備えたことを特徴とするディジットシリ
   アル乗算器。
10. 【請求項１０】 請求項９記載のディジットシリアル乗
    算器において、 前記シーケンス制御部は、前記被乗数ディジット位置表
    示に応じて前記キャリーセレクタを制御する機能を更に
    有することを特徴とするディジットシリアル乗算器。
11. 【請求項１１】 請求項７記載のディジットシリアル乗
    算器において、 前記シーケンス制御部は、前記積バスの上に出力されて
    いるディジットに関する積ディジット位置表示を出力す
    る機能を更に有することを特徴とするディジットシリア
    ル乗算器。