JPH10510383A

JPH10510383A - シフト手段を使用した累乗回路および使用方法

Info

Publication number: JPH10510383A
Application number: JP8527570A
Authority: JP
Inventors: マイケルバス・ジョン; ドウォルキン・ジェームズ; エドワードロイド・スコット; ウェイパン・シャオ; エルスミス・ステファン; トーマスワン・シェイ−ピン
Original assignee: モトローラ・インコーポレーテッド
Priority date: 1995-03-10
Filing date: 1996-01-29
Publication date: 1998-10-06
Also published as: KR100284799B1; KR19980702882A; US5553012A; GB2314649A; US5726924A; AU4766496A; WO1996028774A1; GB9718193D0; DE19681213T1

Abstract

(57)【要約】指数関数信号ｘ^gを計算するための回路および方法が提供される。該回路は入力信号を入力信号ｘの対数を表す２進ワードに変換する対数変換器（４）を含む。第１のシフトレジスタ（８）が２進ワードをビットごとの様式でシフトして第１の中間値を生成し、一方第２のシフトレジスタ（２８）が前記２進ワードをビットごとの様式でシフトして第２の中間値を生成する。前記シフトレジスタはマルチプレクサを使用して構成できる。シフト動作は中間値を２の累乗である係数によって乗算することと等価である。前記第１の中間値は第２の中間値に対して加算されあるいは減算されて組み合わされた値を生成する。逆対数変換器（３４）が該組み合わされた値を指数関数信号に変換する。

Description

【発明の詳細な説明】シフト手段を使用した累乗回路および使用方法関連発明の説明本発明は本発明と同じ譲受人に譲渡された以下の発明に関連している。（１）１９９４年１月３日に出願された、米国特許出願シリアル番号第０８／１７６，６０１号、「対数関数を使用したニューラルネットワークおよび使用方法（ＮｅｕｒａｌＮｅｔｗｏｒｋＵｔｉｌｉｚｉｎｇＬｏｇａｒｉｔｈｍｉｃＦｕｎｃｔｉｏｎａｎｄＭｅｔｈｏｄｏｆＵｓｉｎｇＳａｍｅ）」。（２）１９９５年１月３１日に出願された、米国特許出願シリアル番号第０８／３８２，４６７号、「２次項を使用した対数／逆対数変換器および使用方法（Ｌｏｇａｒｉｔｈｍ／Ｉｎｖｅｒｓｅ−ＬｏｇａｒｉｔｈｍＣｏｎｖｅｒｔｅｒＵｔｉｌｉｚｉｎｇＳｅｃｏｎｄ−ＯｒｄｅｒＴｅｒｍａｎｄＭｅｔｈｏｄｏｆＵｓｉｎｇＳａｍｅ）」。（３）１９９５年３月１３日に出願された、米国特許出願シリアル番号第０８／４０３，１５８号、「対数変換を使用したコンピュータプロセッサおよびその使用方法（ＣｏｍｐｕｔｅｒＰｒｏｃｅｓｓｏｒＵｔｉｌｉｚｉｎｇＬｏｇａｒｉｔｈｍｉｃＣｏｎｖｅｒｓｉｏｎａｎｄＭｅｔｈｏｄｏｆＵｓｅＴｈｅｒｅｏｆ）」。上に示した関連発明の主題は参照のためこの発明の開示に導入される。技術分野本発明は一般的には電子回路に関し、かつより特定的には、入力信号に応じて指数または指数関数信号（ｅｘｐｏｎｅｎｔｉａｌｓｉｇｎａｌ）を発生するための回路に関する。発明の背景デジタルコンピュータにおいて指数関数値、ｘ^g、を計算することは急速にありふれたタスクになりつつある。指数関数値は、非線形制御、デジタル信号処理、シミュレーション、および暗号化のような、広範囲のコンピュータのアプリケーションにおいて使用される。しかしながら、伝統的な指数関数値を計算するための技術はいくつかの欠点を有している。指数関数値（ｅｘｐｏｎｅｎｔｉａｌｖａｌｕｅｓ）を計算するために一般に使用される１つの手法はコンピュータの一部として２進乗算回路を提供することである。実際に、今日のマイクロプロセッサの多くはそれらのコア論理に１つまたはそれ以上の乗算器を含んでいる。典型的には、乗算器は一度に２つのオペランドを乗算することができる。指数関数値ｘ^g を計算するためには、入力値、ｘ、が前記乗算器の両方の入力に与えられる。次に、乗算器はｘ²の出力を生成する。もしより高い次数の指数関数値が望まれれば、例えば、ｘ⁹が望まれれば、乗算器の出力は乗算器入力の一方または双方にフィードバックされかつ所望の指数関数値が計算されるまで乗算−フィードバックサイクルが反復される。この手法はいくつかの欠点を有する。第１に、伝統的な２進乗算回路は集積回路において比較的多量の空間を必要とする。さらに、それらは典型的には低速であり、いくつかの場合には単一の乗算を完了するのに多数のクロックサイクルを必要とし、かつそれらは通常、加算器のような、他の算術演算回路と比較したとき多量の電力を消費する。この手法の他の制約はそれが２より大きいべき指数（ｐｏｗｅｒ）を有する指数関数値を計算するためには余分の乗算サイクルを必要とすることである。例えば、ｘ¹⁶の指数関数値を計算するためには単一の乗算回路を使用して少なくとも４つの乗算サイクルを必要とする。その結果、そのような計算はコンピュータのスループットを劇的に低減することになる。指数関数値を計算するための他の知られた技術はアナログ入力値から指数関数値を決定するアナログ回路を提供することである。典型的には、前記指数関数値もまたアナログ信号でありコンピュータによって使用される前にアナログ−デジタル変換器によって２進ワードに変換されなければならない。アナログ累乗回路は通常２進ワードを再帰的にまたは繰り返し乗算する上に述べた技術よりも指数関数値を計算するのに必要な時間が少ないが、それらは一般に高価でありかつデジタルコンピュータと共に集積するのが困難である。要するに、指数関数値を計算するための装置が必要であり、この場合該装置は実質的により少ない時間で指数関数値を計算し、集積回路上のより少ないスペースおよび電力を要求し、かつ上に述べた伝統的な技術よりもより経済的にデジタルコンピュータと集積できることが必要である。図面の簡単な説明本発明は特に添付の請求の範囲に示されている。しかしながら、本発明の他の特徴は添付の図面と共に以下の詳細な説明を参照することによりさらに明瞭になりかつ本発明を最もよく理解することができ、図面においては、図１は、本発明の１実施形態に係わる累乗回路のブロック図を示す。図２は、本発明の他の実施形態に係わる累乗回路のブロック図を示す。図３は、図２の累乗回路と共に使用できる指数コードの例を示す図表である。図４は、図２の累乗回路と共に使用できる指数コードの別の例を示す第２の図表である。図５は、本発明のさらに別の実施形態に係わる累乗回路のブロック図を示す。図６は、本発明の好ましい実施形態に係わる累乗回路のブロック図を示す。図７は、図６の累乗回路と共に使用できる指数コードの例を示す図表である。図８は、複数の計算要素を含む累乗回路のブロック図を示す。図９は、本発明の１実施形態に従った累乗回路を含むコンピュータシステムのブロック図を示す。図１０は、入力信号から指数関数信号を発生する方法の流れ図を示す。図１１は、一連の入力から発生される複数の指数関数信号を含む項を発生する方法の流れ図を示す。好ましい実施形態の詳細な説明本発明の１つの利点は高いデータスループットレートを有するべき乗または累乗回路（ｅｘｐｏｎｅｎｔｉａｔｉｏｎｃｉｒｃｕｉｔ）を提供することである。本発明の他の利点は実質的により少ない電力および集積回路上のより少ないスペースを要求する累乗回路を提供することである。本発明のさらに他の利点は実施するのが経済的でありかつ単一のチップ上にマイクロプロセッサコアまたは他のデジタル論理と共に集積するのが容易な累乗回路を提供することである。一般に、本発明は入力信号から指数関数信号を計算するための回路を提供する。これは入力信号から２進対数値を発生するために対数変換器を使用することによって達成される。シフトレジスタが次に前記２進対数値のビットをシフトして中間値を発生する。シフト動作は２の累乗である係数によって前記２進対数値を乗算することと等価である。前記中間値は次にある記憶された値と組み合わされ、かつ組み合わされた値に対して逆対数変換を行うことにより指数関数信号が発生される。図１は、本発明の１実施形態に係わる累乗回路４０のブロック図を示す。累乗回路４０は対数回路４、計算要素９、および逆対数回路３４を備えている。計算要素９はシフトレジスタ８、Ｐ／Ｉユニット１２、加算回路２４、レジスタ２８、および制御ユニット１６を含む。対数回路４はその入力２において入力信号を受けかつ各々の入力信号を複数のビットを有する２進対数値（ｂｉｎａｒｙｌｏｇｖａｌｕｅ）６に変換する。２進対数値６を受けると、シフトレジスタ８は入力に対して算術シフト（ａｒｉｔｈｍｅｔｉｃｓｈｉｆｔ）を行って中間値１０を発生する。シフトの距離は制御ユニット１６によって生成されるシフト信号１８によって決定される。中間値１０を受信した後、Ｐ／Ｉユニット１２は中間値１０をバス１４に渡すかあるいは中間値１０を反転しかつ次に反転した値をバス１４に渡す。Ｐ／Ｉユニット１２の機能は制御ユニット１６によって提供される制御信号２０によって決定される。加算回路２４はフィードバック経路３０に渡って受信された記憶された値、バス１４上に提供される値、およびキャリービット２２を加算して出力２６上に結合値または組み合わされた値（ｃｏｍｂｉｎｅｄｖａｌｕｅ）を生成する。該組み合わされた値はレジスタ２８に記憶される。レジスタ２８は前記組み合わされた値をバス３２によって逆対数回路３４に提供しかつフィードバック経路３０により前記記憶された値として提供する。逆対数回路３４は前記組み合わされた値の逆対数をとることによって出力３６上に指数関数信号を生成する。対数回路４は入力信号を該入力信号の対数を表す２進値に変換する任意の手段とすることができる。例えば、対数回路は対数伝達関数を有する増幅器を含むアナログ回路および該増幅器の出力を２進ワードに変換するアナログ−デジタル変換器とすることができる。そのような例では、入力信号は増幅器のダイナミックレンジに渡り連続的に変化する電流または電圧とすることができる。しかしながら、好ましい実施形態では、対数回路４は前に示した関連発明（２）に開示された対数変換器を含む。この対数変換器はＩＥＥＥ標準３２ビット浮動小数点値で表される入力信号を受けかつ２次多項式を実施して８ビットの整数部分および２３ビットの小数部分を有する２進対数値を発生する。各々の入力信号の符号ビットは直接逆対数回路３４に渡され（図示せず）、そこで、これもまたＩＥＥＥ標準３２ビット浮動小数点値によって表される、対応する指数関数信号と再結合される。逆対数回路３４は２進ワードを入力として受けかつ出力として該２進ワードの逆対数を生成する任意の手段とすることができる。しかしながら、好ましい実施形態では、逆対数回路３４は前記関連発明（２）に開示された逆対数変換器を含む。この逆対数変換器は前記組み合わされた値の小数および整数部分の双方を受けかつ、次に、ＩＥＥＥ３２ビット浮動小数点値によって表される指数関数信号を発生する。そのような逆対数変換器は浮動小数点指数関数信号をそのそれぞれの符号ビットと再結合するための手段（図示せず）を含む。好ましい実施形態では、前記対数回路４、計算要素９、および逆対数回路３４は単一の集積回路上に構成される。しかしながら、当業者は対数回路４または逆対数回路３４は数多くの他の方法で実施することができかつそれでも本発明の教示に適合することを理解するであろう。例えば、いずれの回路も、マイクロプロセッサのような、汎用プロセッサ上で動作するソフトウエアとして実施することができ、あるいは独立型の（ｓｔａｎｄ−ａｌｏｎｅ）アナログ回路として実施することもできる。さらに、当業者は前記対数および逆対数変換は任意の記数法（ｎｕｍｂｅｒｓｙｓｔｅｍ）に基づくものとすることができることを理解するであろう。シフトレジスタ８はそれがビットごとの（ｂｉｔ−ｗｉｓｅ）様式で受ける値をシフトするために使用される。シフト動作は２進対数値６を２の累乗（ｐｏｗｅｒｏｆｔｗｏ）である係数によって乗算しあるいは除算するのと等価である。シフトされた結果は中間値１０である。本発明の実施形態は値がシフトされるビット距離に関して何らの制限も与えないが、好ましい実施形態はシフトレジスタ８は２進対数値を０〜３ビットの範囲のビット距離シフトできるようにする。各々の２進対数値６がシフトされる距離は制御ユニット１６によって提供されるシフト信号１８によって決定される。２進対数値６のビットを該値の最上位ビット（ＭＳＢ）の方向に（典型的には左に）シフトすることにより、シフトレジスタ８は２の累乗である係数によって乗算された中間値１０を生成する。これに対し、２進対数値６のビットを該値の最下位ビット（ＬＳＢ）の方向に（典型的には右に）シフトすることにより、シフトレジスタ８は２の累乗である係数によって除算された中間値１０を生成する。従って、シフトレジスタ８がある値を左にシフトする場合、累乗回路４０はｘ²，ｘ⁴その他のような、整数指数を有する指数関数信号を生成し、この場合ｘは入力信号を表し、一方右にシフトすることは、ｘ^1/2，ｘ^1/4その他のような、分数指数を有する指数関数信号を生成し、この場合ｘは入力信号を表している。Ｐ／Ｉユニット１２は制御ユニット１６からの制御信号２０に応じて中間値１０を反転する。Ｐ／Ｉユニット１２に中間値１０を反転させることによりかつ反転された値に対応するキャリービット２２を提供することにより、制御ユニット１６は中間値１０をその２の補数形式（ｔｗｏ′ｓｃｏｍｐｌｅｍｅｎｔｆｏｒｍ）に変換し、従って加算回路２４がバス１４上に得ることができるその変換された中間値を前記記憶された値から減算できるようにする。加算回路２４およびレジスタ２８は一連の中間値が累算されるようにいっしょに機能する。さらに、レジスタ２８は、係数値のような、ある値をあらかじめロードすることができる。加算回路２４はそれがバス１４およびフィードバック経路３０において受ける値を加算して組み合わされたまたは結合された値を発生し該値は次にレジスタ２８に記憶される。組み合わされた値は単に加算回路２４の２つの入力に提供される値の合計である。フィードバック経路３０に提供される記憶された値はレジスタ２８の内容である。制御ユニット１６は典型的には複数の指数コード（ｅｘｐｏｎｅｎｔｃｏｄｅｓ）（図示せず）を記憶し、この場合各々の指数コードは１つの入力信号に対応する。各々の入力信号が累乗回路４０によって受信されたとき、制御ユニット１６は対応する指数コードをデコードしてシフト信号１８、制御信号２０、およびキャリービット２２を発生し、これらすべては入力信号に対応する。しかしながら、本発明の別の態様では、指数コードは制御ユニット１６に接続されているが累乗回路４０とは別個のコード発生手段、例えば指数コードを記憶するための別個のメモリまたは回路に接続されたマイクロプロセッサのようなホストプロセッサ、により提供される。動作においては、累乗回路４０は単一の入力信号に対する指数信号または一連の入力信号から計算された複数の指数信号を含む１つのタームまたは項（ｔｅｒｍ）を計算することができる。いずれの場合にも、単一の入力信号から指数信号を計算することは１つまたはそれ以上の加算サイクルを必要とする。これは加算サイクルが実行している間に２進対数値６を記憶するための付加的な記憶手段（図示せず）を提供しかつ各々のサイクルの間に記憶された２進対数値をＰ／Ｉユニット１２に提供することによって達成される。そのような記憶手段は対数回路４またはシフトレジスタ８のいずれに導入することもできる。累乗回路４０の動作はｘ⁷の指数関数信号の計算の例を考察することにより説明でき、この場合ｘは入力信号を表す。ｘ⁷の計算は２つ加算サイクルを必要とする。各サイクルの間に、シフトレジスタ８は異なる中間値１０を提供する。最初の加算サイクルの間に、入力信号、ｘ、は対数回路４によって２進対数値６に変換されかつ前記付加的な記憶手段およびシフトレジスタ８に与えられる。制御ユニットはシフトレジスタ８が前記２進対数値６を３ビットの距離だけシフトするようにシフト信号１８を発生し、従って２進対数値６の８の倍数である中間値１０を生成する。制御ユニット１６はまた制御信号２０を発生し、それによって前記中間値１０が影響を受けることなくＰ／Ｉユニット１２を通ってバス１４を介し加算回路２４に渡されるようにする。加算回路２４は次に前記中間値をレジスタ２８に記憶された値と加算し、該値はフィードバック経路３０によって提供される。始めに、前記記憶された値はゼロまたはある係数値にセットされる。レジスタ２８の内容は次に結合された値へと更新され、これは加算回路２４の出力２６上に提供される。第２の加算サイクルの間に、制御ユニット１６はキャリービット２２およびシフト信号１８を発生し、それによってシフトレジスタ８が前記記憶された２進対数値をシフトすることなく通過されるようにする。制御ユニット１６はまたＰ／Ｉユニット１２が中間値１０を反転するように制御信号２０を発生する。この反転の結果、加算回路２４は実質的に中間値１０をフィードバック経路３０によって提供された前記記憶された値から減算し２進対数値６の７の倍数である最終的な組み合わされた値を生成する。最終的な組み合わされた値は次にレジスタ２８に記憶されかつバス３２によって逆対数回路３４に提供される。逆対数回路３４は記憶された値に対して逆対数変換を行うことにより指数信号、ｘ⁷、を生成する。図２は、本発明の他の実施形態に係わる累乗回路１００のブロック図を示す。累乗回路１００はそれが１つまたはそれ以上の指数関数信号を含む項を計算する点において図１に示された累乗回路４０と同じ機能を行う。しかしながら、累乗回路１００は付加的なシフトレジスタを含み、従って図１の累乗回路４０よりも必要な加算サイクルが少なくなる。累乗回路１００は対数回路４、計算要素９９、および逆対数回路３４を具備する。計算要素９９はＰ／Ｉユニット７２、Ｐ／Ｚユニット６０、第１のシフトレジスタ５６、第２のシフトレジスタ６８、第１のマルチプレクサ６４、第２のマルチプレクサ７６、加算回路８０、デマルチプレクサ８４、第１のレジスタ９４、第２のレジスタ９０、および制御ユニット１０４を含む。対数回路４はその入力２において１つまたはそれ以上の入力信号を受けかつ各々の入力信号を複数のビットを有する２進対数値に変換する。該２進対数値は次にバス５４によって第１のシフトレジスタ５６および第２のシフトレジスタ６８に分配される。２進対数値を受信すると、第１のシフトレジスタ５６はその値に対して算術シフトを行い第１の中間値をバス５８上に発生する。シフトの距離は制御ユニット１０４によって生成される第１のシフト信号１０６によって決定される。第２のシフトレジスタ６８は前記２進対数値に対して算術シフトを行いバス７０上に第２の中間値を発生する。シフトの距離は制御ユニット１０４によって生成される第２のシフト信号１０８によって決定される。第１のシフトレジスタ５６および第２のシフトレジスタ６８の双方は２進対数値を右または左にシフトすることができる。入力をバス７０上に受信した後、Ｐ／Ｉユニット７２は前記第２の中間値をバス７４に通過させるかあるいは前記中間値を反転しかつ次に反転された値をバス７４に渡す。Ｐ／Ｉユニット７２の機能は制御ユニット１０４によって提供される第２の制御信号１２０によって決定される。Ｐ／Ｚユニット６０は制御ユニット１０４によって提供される第１の制御信号１１０の値に応じて、前記第１の中間値をあるいはゼロをバス６２に渡す。第１のマルチプレクサ６４はその出力６６にバス６２、フィードバックバス９６、または第２のレジスタ９０の出力９２を接続する。第１のマルチプレクサ６４の出力６６は制御ユニット１０４によって提供される第１のｍｕｘ信号１１２によって決定される。第２のマルチプレクサ７６はその出力７８にバス７４、または第２のレジスタ９０の出力９２を結合する。第２のマルチプレクサ７６の出力７８は制御ユニット１０４によって提供される第２のｍｕｘ信号１１６によって決定される。加算回路８０は第１および第２のマルチプレクサ６４，７６の出力６６および７８を加算する。デマルチプレクサ８４は、ｄｅ−ｍｕｘ信号１１８の値に応じて、加算回路８０の出力８２を第２のレジスタ９０または第１のレジスタ９４に提供する。第１のレジスタ９４は、合計である、その内容をフィードバックバス９６および出力９８に提供し、一方第２のレジスタはその内容をその出力９２に組み合わされたまたは結合された値として提供する。逆対数回路３４は、１つまたはそれ以上の指数関数信号を表す、１つの項を前記合計の逆対数をとることによって出力３６上に発生する。制御ユニット１０４は典型的には複数の指数コード（図示せず）を記憶し、この場合各々の指数コードは１つの入力信号に対応する。入力信号が累乗回路１００によって受信されると、制御ユニット１０４は対応するコードをデコードして第１および第２の制御信号１１０，１２０、第１および第２のシフト信号１０６，１０８、第１および第２のｍｕｘ信号１１２および１１６、ｄｅ−ｍｕｘ信号１１８、およびキャリービット１１４を発生する。しかしながら、本発明の他の態様では、前記指数コードは、指数コードを記憶するための別個のメモリまたはホストプロセッサ、例えば回路に接続されたマイクロプロセッサ、のような制御ユニット１０４に接続されているが累乗回路１００とは別個のコード発生手段によって提供される。動作においては、累乗回路１００は単一の入力信号に対する指数値または一連の入力信号から計算された複数の指数信号を含む１つの項を計算することができる。いずれの場合も、単一の入力信号から指数信号を計算することは好ましい実施形態では１つの加算サイクルを必要とするのみである。しかしながら、複数の指数値を含む項を計算するためにはそれぞれの入力信号に対して２つの加算サイクルを必要とする。これは次のように説明される。入力信号が受信されたとき、第１の加算サイクルの結果が前記結合された値として第２のレジスタ９０に格納される。これは制御ユニット１０４により第１および第２のｍｕｘ信号１１２，１１６を肯定することによって達成され、それによってＰ／Ｉユニット７２およびＰ／Ｚユニット６０の出力が加算回路８０に提供される。さらに、制御ユニット１０４は第２のレジスタ９０を選択するためにｄｅ−ｍｕｘ信号１１８を肯定する。前記第２のサイクルの間に、記憶された値および前記組み合わされた値がそれぞれフィードバックバス９６および出力９２を介して加算回路８０の入力に与えられる。第２の加算サイクルによって生成される合計は次に第１のレジスタ９４における記憶された値を更新する。第２のサイクルは制御ユニット１０４が第１および第２のｍｕｘ信号１１２，１１６を肯定することによって達成され、それによって出力９２およびフィードバックバス９６が加算回路８０への入力として提供される。制御ユニット１０４は次にｄｅ−ｍｕｘ信号１１８を肯定して第１のレジスタ９４を選択し、それによってこのサイクルの結果が第１のレジスタ９４に置かれる。動作においては、第１のレジスタ９４における記憶された値は典型的には先行する入力信号から順次発生された中間値の和である。しかしながら、始めに前記記憶された値はある定数の対数である係数値とすることができる。前記第１および第２のレジスタ９４，９５もまたゼロにプリセットすることができる。図３は、図２の累乗回路１００と共に使用できる指数コードの例を示す図表である。この図表は指数コードおよび本発明の好ましい実施形態において使用されるそれらの対応する制御およびシフト信号を示している。この図表はまた加算回路８０の動作および各々の指数コードに応じたキャリービット１１４の値を示している。この図表の各行は指数コードの１つに対応する信号の値およびキャリービットを示している。例えば、第１の行では、指数コード“０００”は累乗回路１００によってｘ^-1 が発生されるべきことを示している。もしある入力信号に対する指数コードが’ “０００”であれば、第２の中間値は２進対数値に等しくされ、第１の中間値はゼロにセットされ、そして前記組み合わされた値は前記第１の中間値から第２の中間値を減算することによって生成される。第２の行では、指数コード“００１”ｘ¹が発生されるべきことを示している。もしある入力信号に対して指数コードが“００１”であれば、第２の中間値は２進対数値に等しくされ、第１の中間値はゼロにセットされ、かつ前記組み合わされた値は第２の中間値を第１の中間値に加算することによって生成される。第３の行においては、指数コード“０１０”はｘ²が発生されるべきことを示している。もしある入力信号に対して指数コードが“０１０”であれば、該指数コードはｘ²が発生されるべきことを示しており、従って第２の中間値が前記２進対数値を１ビットの距離だけ左にシフトすることにより発生され、第１の中間値はゼロにセットされ、かつ前記組み合わされた値は第２の中間値を第１の中間値に加算することにより生成される。第４の行では、指数コード“０１１”はｘ³が発生されるべきことを示している。もしある入力信号に対する指数コードが“０１１”であれば、第２の中間値は２進対数値を１ビットの距離だけ左にシフトすることにより発生され、第１の中間値は２進対数値に等しくされ、かつ前記組み合わされた値は前記第２の中間値を前記第１の中間値に加算することにより生成される。第５の行においては、指数コード“１００”はｘ⁴が発生されるべきことを示している。もしある入力信号に対して指数コードが“１００”であれば、第２の中間値は２進対数値を２ビットの距離だけ左にシフトすることにより発生され、第１の中間値はゼロにセットされ、かつ前記組み合わされた値は第２の中間値を第１の中間値に加算することにより生成される。第６の行においては、指数コード“１０１”はｘ⁵が発生されるべきことを示している。もしある入力信号に対する指数コードが“１０１”であれば、第２の中間値は２進対数値を２ビットの距離だけ左にシフトすることにより発生され、第１の中間値は２進対数値に等しくされ、かつ前記組み合わされた値は第２の中間値を第１の中間値に加算することにより生成される。第７の行においては、指数コード“１１０”はｘ⁶が発生されるべきことを示している。もしある入力信号に対して指数コードが“１１０”であれば、第２の中間値は２進対数値を２ビットの距離だけ左にシフトすることにより発生され、第１の中間値は２進対数値を１ビットの距離だけ左にシフトすることにより発生され、かつ前記組み合わされた値は第２の中間値を第１の中間値に加算することにより発生される。第８の行においては、指数コード“１１１”はｘ⁷が発生されるべきことを示している。もしある入力信号に対する指数コードが“１１１”であれば、第２の中間値は２進対数値に等しくされ、第１の中間値は２進対数値を３ビットの距離だけ左にシフトすることにより発生され、かつ前記組み合わされた値は第２の中間値を第１の中間値から減算することにより生成される。図４は、図２の累乗回路と共に使用できる指数コード（ｅｘｐｏｎｅｎｔｃｏｄｅｓ）の別の例を示す第１の図表である。このテーブルは前記コードおよびそれらの対応する制御およびシフト信号を示している。この図表はまた前記指数コードの各々に応じた加算回路８０の動作およびキャリービット１１４の値を示す。この図表の各行（ｒｏｗ）は前記指数コードの１つに対応する前記信号の値およびキャリービットを与えている。例えば、第１の行においては、指数コード“０００”はｘ^-1が累乗回路１００によって発生されるべきことを示している。もしある入力信号に対する指数コードが“０００”であれば、第２の中間値は２進対数値に等しくされ、第１の中間値はゼロにセットされ、かつ前記組み合わされた値または結合された値は第１の中間値から第２の中間値を減算することによって生成される。第２の行においては、指数コード“００１”はｘ^-1/2が発生されるべきことを示している。もしある入力信号に対する指数コードが“００１”であれば、第２の中間値は前記２進対数値を１ビット右にシフトすることにより発生され、第１の中間値は２進対数値にセットされ、かつ前記組み合わされた値は第２の中間値から第１の中間値を減算することにより生成される。第３の行においては、指数コード“０１０”はｘ^1/2が発生されるべきことを示している。もしある入力信号に対する指数コードが“０１０”であれば、第２の中間値は１ビット右にシフトされ、第１の中間値はゼロにセットされ、かつ前記組み合わされた値は第２の中間値を第１の中間値に加算することにより生成される。第４の行においては、指数コード“０１１”はｘ¹が発生されるべきことを示している。もしある入力信号に対する指数コードが“０１１”であれば、第２の中間値は２進対数値に等しくされ、第１の中間値はゼロにセットされ、かつ前記組み合わされた値は第２の中間値を第１の中間値に加算することにより生成される。第５の行においては、指数コード“１００”はｘ²が発生されるべきことを示している。もしある入力信号に対する指数コードが“１００”であれば、該指数コードはｘ²が発生されるべきことを示しており、その場合第２の中間値は２進対数値を１ビットの距離だけ左にシフトすることにより発生され、第１の中間値はゼロにセットされ、かつ前記組み合わされた値は第２の中間値を第１の中間値に加算することにより生成される。第６の行においては、指数コード“１０１”はｘ³が発生されるべきことを示している。もしある入力信号に対する指数コードが“１０１”であれば、第２の中間値は前記２進対数値を１ビットの距離だけ左にシフトすることにより発生され、第１の中間値は２進対数値に等しくされ、かつ前記組み合わされた値は第２の中間値を第１の中間値に加算することにより生成される。第７の行においては、指数コード“１１０”はｘ⁴が発生されるべきことを示している。もしある入力信号に対する指数コードが“１１０”であれば、第２の中間値は２進対数値を２ビットの距離だけ左にシフトすることにより発生され、第１の中間値はゼロに等しくセットされ、かつ前記組み合わされた値は第２の中間値を第１の中間値に加算することにより生成される。第８の行においては、指数コード“１１１”はｘ⁵が発生されるべきことを示している。もしある入力信号に対する指数コードが“１１１”であれば、第２の中間値は２進対数値を２ビットの距離だけ左にシフトすることにより発生され、第１の中間値は２進対数値に等しくされ、かつ前記組み合わされた値は第２の中間値を第１の中間値に加算することにより生成される。図５は、本発明のさらに別の実施形態に係わる累乗回路１９２のブロック図を示す。累乗回路１９２はそれが１つまたはそれ以上の指数関数信号を含む項またはタームを計算する点で図２に示される累乗回路１００と同じ機能を行う。しかしながら、累乗回路１９２は第２の加算回路１６６を含み、従って入力信号ごとに１つの加算サイクルを必要とするのみである。図５の累乗回路１９２は図２の累乗回路１００よりも高速にすることができるが、それは集積回路として実施された場合により多くのスペースを消費する。累乗回路１９２は対数回路４、計算要素１９１、および逆対数回路３４を備えている。計算要素１９１はＰ／Ｉユニット１６０、Ｐ／Ｚユニット１５０、第１のシフトレジスタ１４６、第２のシフトレジスタ１５６、第１の加算回路１５４、第２の加算回路１６６、レジスタ１７０、および制御ユニット１８０を含んでいる。対数回路４はその入力２において１つまたはそれ以上の入力信号を受けかつ各々の入力信号を複数のビットを有する２進対数値に変換する。該２進対数値は次にバス１４４によって第１のシフトレジスタ１４６および第２のシフトレジスタ１５６に分配される。２進対数値を受信すると、第１のシフトレジスタ１４６はその入力に対して算術シフトを行い第１の中間値をバス１４８上に発生する。シフトの距離は制御ユニット１８０によって生成される第１のシフト信号１８２によって決定される。第２のシフトレジスタ１５６はバス１４４上にそれが受ける入力に対して算術シフトを行い、それによってバス１５８上に第２の中間値を発生する。該シフトの距離は制御ユニット１８０によって生成される第２のシフト信号１８９によって決定される。バス１５８上に入力を受信すると、Ｐ／Ｉユニットは前記２進対数値をバス１６２に渡すか、あるいは前記２進対数値を反転しかつ次にその反転された値をバス１６２に渡す。Ｐ／Ｉユニット１６０の機能は制御ユニット１８０によって提供される第２の制御信号によって決定される。Ｐ／Ｚユニット１５０は制御ユニット１８０によって提供される第１の制御信号１８４の値に応じて、２進対数値あるいはゼロをバス１５２に渡す。第１の加算回路１５４はバス１５２，１６２によって提供されるＰ／Ｚユニット１５０およびＰ／Ｉユニット１６０の出力を加算する。第１の加算回路１５４の出力１６４は第２の加算回路１６６に供給される。第２の加算回路１６６はまたフィードバックバス１７２によってレジスタ１７０の出力を受けかつ結果としての合計を発生しこれは出力１６８によってレジスタ１７０に提供される。逆対数回路３４は出力１７４によってレジスタ１７０に提供される前記合計に対して逆対数変換を行うことにより出力３６に１つまたはそれ以上の指数関数信号を表す項を発生する。制御ユニット１８０は典型的には複数の指数コード（図示せず）を記憶し、この場合各々の指数コードは１つの入力信号に対応する。各々の入力信号が累乗回路１９２によって受信されたとき、制御ユニット１８０は対応するコードをデコードして第１および第２の制御信号１８４，１８８、第１および第２のシフト信号１８２，１８９、およびキャリービット１８６を発生する。動作においては、累乗回路１９２は単一の入力信号に対する指数信号あるいは一連の入力信号から計算された複数の指数信号を含む１つの項を計算することができる。いずれの場合も、単一の入力信号から指数信号を計算するためには１つの加算サイクルを必要とするのみである。図６は、本発明の好ましい実施形態に係わる累乗回路のブロック図を示す。好ましい累乗回路２１８はそれが１つまたはそれ以上の指数関数信号を含む項を計算する点で図２および図５に示される累乗回路１００，１９２と同じ機能を達成する。さらに、図５に示される累乗回路１９２のように、この好ましい実施形態に係わる累乗回路２１８は入力信号ごとに１つの加算サイクルを必要とするのみである。しかしながら、図５の累乗回路１９２に対し、好ましい累乗回路２１８はシフトレジスタの代わりにマルチプレクサを使用しかつ従って図５の累乗回路１９２よりも必要な電力およびシリコンスペースが少なくなる。累乗回路２１８は対数回路４、計算要素２１７、および逆対数回路３４を具備する。計算要素２１７は第１のマルチプレクサ１９９、第２のマルチプレクサ２０３、第３のマルチプクサ２１０、第１の加算回路２０８、第２の加算回路２１２、レジスタ２１４、および制御ユニット２０１を具備する。対数回路４はその入力２において１つまたはそれ以上の入力信号を受けかつ各々の入力信号を複数のビットを有する２進対数値に変換する。該２進対数値は次にバス１９０によって第１のマルチプレクサ１９９および第２のマルチプレクサ２０３に分配される。各々のマルチプレクサは４つの入力の内の１つから選択を行う。第１および第２のマルチプレクサは共にパス入力１９３ａ−ｂおよびゼロ入力１９４ａ−ｂを供給される。さらに、第１のマルチプレクサ１９９は１ビットの左シフト入力１９５および１ビットの右シフト入力１９６を受け、一方第２のマルチプレクサ２０３は反転入力１９７および２ビットの左シフト入力１９８を受ける。第１および第２のマルチプレクサ１９９，２０３への入力はそれぞれ第１のｍｕｘ信号２００および第２のｍｕｘ信号２０２に従って選択される。第１および第２のマルチプレクサ１９９，２０３への種々の入力は２進対数値の異なるビットスライスを備える。例えば、パス入力１９３ａ−ｂは単に２進対数値であり、一方ゼロ入力１９４ａ−ｂはそのすべてのビットがゼロにセットされた２進ワードである。これに対し、前記１ビット左シフト入力１９５は効果的に１ビット左にシフトされた２進対数値を提供する。これはバス１９２の最も右の（ｒｉｇｈｔ−ｍｏｓｔ）ｎ−１ビットをマルチプレクサ入力の最も左の（ｌｅｆｔ−ｍｏｓｔ）ｎ−１ビットに接続することにより達成され、この場合ｎは２進対数値のビット数である。ゼロがマルチプレクサ入力の最下位ビット（最も右のビット）に提供される。２ビット左シフト入力１９８は効果的に左に２ビットシフトされた２進対数値を提供する。これはバス１９２の最も右のｎ−２ビットをマルチプレクサ入力の最も左のｎ−２ビットに接続することにより達成される。ゼロがマルチプレクサ入力の２つの最下位ビットに提供される。前記１ビットの右シフト入力１９６は効果的に右に１ビットシフトされた２進対数値を提供する。これはバス１９２の最も左のｎ−１ビットをマルチプレクサ入力の最も右のｎ−１ビットに接続することによって達成される。ゼロがマルチプレクサ入力の最上位ビット（最も左のビット）に提供される。反転された入力１９７は前記２進対数値のビットを反転することにより生成される。これは２進対数値の１の補数形式を提供する。前記第１の加算回路２０８は第１および第２のマルチプレクサ１９９，２０３の出力を加算する。第１の加算器１５４はまたキャリービット２０６および加算イネーブル信号２０５に応答する。第１の加算器２０８の出力は第３のマルチプレクサ２１０に供給される。第３のマルチプレクサ２１０は制御ユニット２０１によって発生される第３のｍｕｘ信号２０４に従って第１のマルチプレクサ１９９、第２のマルチプレクサ２０３、または第１の加算回路２０８の出力を選択する。第２の加算器２１２は第３のマルチプレクサ２１０の出力およびフィードバック経路２１６によって供給される記憶された値を加算する。第２の加算回路２１２の出力はレジスタ２１４に記憶される。始めに、レジスタ２１４は、ある係数値またはゼロのような、ある値でプリロードすることができる。レジスタ２１４の出力は前記フィードバック経路２１６および逆対数変換器３４に供給される。逆対数変換器３４はレジスタ２１４によって提供される前記合計値に対し逆対数変換を行うことにより出力３６上に１つまたはそれ以上の指数関数信号を表す項を発生する。制御ユニット２０１は典型的には複数の指数コード（図示せず）を記憶し、この場合各々の指数コードは１つの入力信号に対応する。各々の入力信号が累乗回路２１８によって受信されたとき、制御ユニット２０１は対応するコードをデコードして前記第１、第２および第３のｍｕｘ信号２００，２０２および２０４、加算器イネーブル信号２０５、およびキャリービット２０６を発生する。しかしながら、本発明の他の態様では、指数コードは制御ユニット２０１に接続されるが累乗回路２１８とは別個のものであるコード発生手段、例えば指数コードを記憶するための別個のメモリまたは回路２１８に接続されたマイクロプロセッサのようなホストプロセッサ、によって提供することができる。動作においては、累乗回路２１８は単一の入力信号に対する指数関数信号または一連の入力信号から計算された複数の指数関数信号を含む項を計算できる。いずれの場合も、単一の入力信号から指数信号を計算するためには１つの加算サイクルが必要であるにすぎない。本発明の１実施形態では、前記累乗回路４０，１００，１９２または２１８は以下の数式１で表される一般形式の項を構成するために使用できる。【数１】ｙ＝ｗ＊ｘ₁ ^g ₁＊ｘ₂ ^g２……ｘ_n ^gｎこの場合、ｘ_iは入力２によって受信された入力信号を表し、かつｘ_i＝ｆ_i（ｚ_j）のような関数とすることができ、ｚ_jは任意の変数であり、かつ指数ｙおよびｊは任意の整数であり、ｙは累乗回路の出力３６を表し、ｗは係数値を表し、ｇ₁，…，ｇ_nは前記項に対する指数を表し、かつｎは入力の数である。図７は、図６の累乗回路と共に使用できる指数コードの例を示す図表である。この図表は本発明の好ましい実施形態において使用される前記コードおよびそれらの対応するｍｕｘ信号を示している。この図表はまた前記指数コードの各々に応じて発生されるキャリービット２０６の値および加算器イネーブル信号２０５を示している。この図表の各行は指数コードの１つに対応する信号の値およびキャリービットを示している。例えば、第１の行において、指数コード“０００”はｘ^-1が累乗回路２１８によって発生されるべきことを示す。もしある入力信号に対する指数コードが“０００”であれば、第１のｍｕｘ信号２００はドントケア（ｄｏｎ′ｔｃａｒｅ）であり、第２のｍｕｘ信号２０２は反転された入力１９７を選択するようセットされ、加算器イネーブル信号はゼロにセットされ、従って第１の加算器２０８をディスエーブルし、第３のｍｕｘ信号２０４は第２のマルチプレクサ２０３の出力を選択するようセットされ、かつキャリービット２０６は１にセットされる。実際に、２進対数値の２の補数形式が第２の加算回路２１２によって発生される。第２の行においては、指数コード“００１”はｘ^-1/2が発生されるべきことを示している。もしある入力信号に対する指数コードが“００１”であれば、第１のｍｕｘ信号２００は１ビット右シフト入力１９６を選択するようセットされ、第２のｍｕｘ信号２０２は反転された入力１９７を選択するようセットされ、加算器イネーブル信号２０５は１にセットされ、従って第１の加算器２０８をイネーブルし、第３のｍｕｘ信号２０４は第１の加算器２０８の出力を選択するようセットされ、かつキャリービット２０６は第１の加算器２０８に対して“１”にかつ第２の加算器２１２に対して“０”にセットされる。第３の行においては、指数コード“０１０”はｘ^1/2 が発生されるべきことを示している。もしある入力信号に対する指数コードが“ ０１０”であれば、第１のｍｕｘ信号２００は１ビット右シフト入力１９６を選択するようセットされ、第２のｍｕｘ信号２０２はドントケアであり、加算器イネーブル信号２０５は“０”にセットされ、第３のｍｕｘ信号２０４は第１のマルチプレクサ１９９の出力を選択するようセットされ、かつキャリービット２０６は“０”にセットされる。第４の行においては、指数コード“０１１”はｘ¹が発生されるべきことを示している。もしある入力信号に対して指数コードが“０１１”であれば、第１のｍｕｘ信号２００はパス入力１９３ａを選択するようセットされ、第２のｍｕｘ信号２０２はドントケアであり、加算器イネーブル信号２０５は“０”にセットされ、第３のｍｕｘ信号２０４は第１のマルチプレクサ１９９の出力を選択するようセットされ、そしてキャリービット２０６は“０”にセットされる。第５の行においては、指数コード“１００”ｘ²が発生されるべきことを示している。もしある入力信号に対する指数コードが“１００”であれば、第１のｍｕｘ信号２００は１ビット左シフト入力１９５を選択するようセットされ、第２のｍｕｘ信号２０２はドントケアであり、加算器イネーブル信号２０５はゼロにセットされ、第３のｍｕｘ信号２０４は第１のマルチプレクサ１９９の出力を選択するようセットされ、かつキャリービット２０６はゼロにセットされる。第６の行においては、指数コード“１０１”はｘ³が発生されるべきことを示している。もし指数コードがある入力信号に対して“１０１”であれば、第１のｍｕｘ信号２００は１ビット左シフト入力１９５を選択するようセットされ、第２のｍｕｘ信号２０２はパス入力１９３ｂを選択するようセットされ、加算器イネーブル信号２０５は“１”にセットされ、従って第１の加算器２０８をイネーブルし、第３のｍｕｘ信号２０４は第１の加算器２０８の出力を選択するようセットされ、かつキャリービット２０６はゼロにセットされる。第７の行においては、指数コード“１１０”はｘ⁴が発生されるべきことを示している。もし指数コードがある入力信号に対して“１１０”であれば、第１のｍｕｘ信号２００はドントケアであり、第２のｍｕｘ信号２０２は２ビット左シフト入力１９８を選択するようセットされ、加算器イネーブル信号２０５はゼロにセットされ、第３のｍｕｘ信号２０４は第２のマルチプレクサ２０３の出力を選択するようセットされ、かつキャリービット２０６はゼロにセットされる。第８の行においては、指数コード“１１１”はｘ⁵が発生されるべきことを示している。もしある入力信号に対する指数コードが“１１１”であれば、第１のｍｕｘ信号２００はパス入力１９３ａを選択するようセットされ、第２のｍｕｘ信号２０２は２ビット左シフト入力１９８を選択するようセットされ、加算器イネーブル信号２０５は“１”にセットされ、第３のｍｕｘ信号２０４は第１の加算器２０８の出力を選択するようセットされ、そしてキャリービット２０６はゼロにセットされる。指数コードはまたｘ⁰が発生されるべきことを示すために提供できる。そのようなコードは図７には示されていないが、それは“１０００”のような、付加的な指数コードを提供することにより容易に実施でき、これはデコードされたとき第１のｍｕｘ信号２００がゼロ入力１９４ｂを選択し、加算器イネーブル信号２０５がゼロとなり、第３のｍｕｘ信号が第１のマルチプレクサ１９９の出力を選択し、そしてキャリービットをゼロにするようにさせる。第２のｍｕｘ信号２０２はドントケアである。図８は、複数の計算要素を含む累乗回路のブロック図を示す。本発明の他の実施形態と同様に、図８の累乗回路は１つまたはそれ以上の指数関数信号を含む項を計算する。累乗回路のこの実施形態は対数変換器２２０、複数の計算要素２２３、および逆対数変換器２０６を具備する。対数変換器２２０はその入力に１つまたはそれ以上の入力信号を受けかつ各々の入力信号を複数のビットを有する２進対数値に変換する。該２進対数値は次にバス２２２によって前記複数の計算要素の各々に分配される。計算要素の出力は次にバス２２４によって逆対数変換器２２６に渡される。逆対数変換器２２６は前記複数の計算要素２２３によって発生された出力に逆対数変換を行うことにより出力３６に１つまたはそれ以上の指数関数信号を表す項を発生する。前記複数の計算要素は図１、図２、図５および図６に示された計算要素９，９９，１９１，２１７の内の任意のものを含むことができる。本発明の累乗回路および図１、図２、図５、図６および図８に示されたその種々の実施形態は好ましくは集積回路によって構成される。しかしながら、当業者はプログラマブルロジックアレイまたは、マイクロプロセッサが実行するソフトウエアのような、他のデジタル論理装置もまた本発明の累乗回路の種々の実施形態によって行われる機能を実施するために使用できることを理解するであろう。図９は、本発明の１実施形態に従った累乗回路を含むコンピュータシステムのブロック図を示す。該コンピュータシステム２３０はメモリ２３２、プロセッサ２３６、および累乗回路２３９を具備する。メモリ２３２はプロセッサ２３６によって使用されるプログラムおよびデータを記憶する。動作においては、プロセッサ２３６はバス２３４を使用してメモリ２３２からプログラム命令をフェッチする。プログラム命令の実行の結果、プロセッサ２３６は入力信号を累乗回路２３９に伝送しかつその後累乗回路２３９の出力から少なくとも１つの指数値を取り出す。プロセッサ２３６および累乗回路２３９の間のすべての通信はバス２３８によって行われる。累乗回路２３９は図１、図２、図５および図６に示された累乗回路、それぞれ、４０，１００，１９２または２１８の内の任意のものを含むことができる。図１０は、入力信号から指数関数信号を発生する方法の流れ図を示す。そのような方法は入力信号ｘを有しかつ指数関数信号ｘ^gを発生する累乗回路において使用することができる。ボックス２４０において、複数のビットを有する２進対数値が入力信号に対して対数変換を行うことにより発生される。ボックス２４２において、２進対数値の複数のビットがシフトされて中間値を発生する。シフト動作は２進対数値を２の累乗である係数によって乗算することと等価である。次にボックス２４４において、前記中間値が記憶された値と算術的に組み合わされて組み合わされた値を生成する。２つの値は中間値を記憶された値に加算するか、あるいは中間値を記憶された値から減算することによって組み合わせることができる。ボックス２４６において、記憶された値は前記組み合わされた値に等しくされる。判断ボックス２４８において、入力信号が所定の指数のべき乗に達したか否かのチェックが行われる。該所定の指数は累乗回路の制御ユニットに記憶された指数コードに基づく指数、ｇ、である。もし入力信号が前記所定の指数のべき乗に達しておれば、本方法はボックス２５０に進む。もしそうでなければ、本方法はボックス２４２に戻る。ボックス２５０において、指数関数信号ｘ^gが前記組み合わされた値に対し逆対数変換を行うことにより発生される。図１１は、一連の入力信号から発生される複数の指数関数信号を含む項を発生する方法の流れ図を示す。この方法は一連の入力信号ｘⁱを有する累乗回路において使用することができ複数の指数関数信号ｘ_i ^gｉを有する項を発生することができ、この場合ｉは整数である。ボックス２６０において、前記一連の入力の内の第１の入力が受信される。次に、ボックス２６２において、複数のビットを有する２進対数値が前記第１の入力に対して対数変換を行うことにより発生される。ボックス２６４において、指数コードがデコードされて第１のシフト信号および第２のシフト信号を生成する。ボックス２６６において、第１のシフト信号が前記２進対数値に適用されて第１の中間値を生成する。第１の中間値は前記２進対数値の複数のビットをシフトすることにより、あるいは第１の中間値を２進対数値に等しくすることにより生成できる。ボックス２６８において、第２のシフト信号が前記２進対数値に適用されて第２の中間値を生成する。第２の中間値は複数ビットの２進対数値をシフトすることにより、あるいは第２の中間値を２進対数値に等しくすることにより、あるいは第２の中間値をゼロにセットすることにより生成できる。次に、ボックス２７０において、第１の中間値が第２の中間値と算術的に組み合わされて組み合わされた値を生成する。この組み合わされた値は第１の中間値を第２の中間値に加算し、あるいは第１の中間値を第２の中間値から減算することにより生成される。前記組み合わされた値は次に記憶された値と加算されて合計を生成する。判断ボックス２７２において、すべての一連の入力が受信されたか否かを判定するためチェックが行われる。もし受信されておれば、本方法はボックス２７６に進む。もし受信されていなければ、本方法はボックス２７４に進む。ボックス２７４において、次の入力が前記一連の入力信号から受信される。次に、第１の入力が次の入力に等しくされかつ前記記憶された値が前記合計に等しくされる。本方法は次にボックス２６２に戻る。最後に、ボックス２７６において、前記合計に対し逆対数変換を行うことにより、前記項が発生される。要するに、ここに開示された本発明は２進対数値の２の累乗倍を得るために少なくとも１つのシフトレジスタを使用する累乗回路を提供する。これは回路のデータのスループットレートを大幅に増大する。また、本発明は加算回路を使用する累乗回路を提供し、それによって累乗に必要とされる電力およびスペースを低減する。本発明のさらなる利点はすべてデジタル回路を使用した累乗回路を提供することであり、従って経済的に実施できかつ単一チップ上にマイクロプロセッサコアまたは他のデジタル論理と共に容易に集積できるようになる。本発明の特定の実施形態が示されかつ説明されたが、当業者には開示された発明は種々の方法で変更することができかつ特に上に述べかつ説明した好ましい形式以外の数多くの実施形態を取り得ることは明らかであろう。従って、添付の請求の範囲により本発明の真の精神および範囲内に入るこの発明のすべての変更をカバーすることを意図している。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＡＭ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ (72)発明者ロイド・スコットエドワードアメリカ合衆国イリノイ州 60195、ホフマン・エステイツ、ポート・アーサー・コート 1475 (72)発明者パン・シャオウェイアメリカ合衆国イリノイ州 60173、シャンバーグ、プレイリー・スクエア 1931、スイート 202 (72)発明者スミス・ステファンエルアメリカ合衆国アリゾナ州 85226、チャンドラー、ウエスト・アイアンウッド・サークル 3088 (72)発明者ワン・シェイ−ピントーマスアメリカ合衆国イリノイ州 60047、ロング・グローブ、エッジウッド・レーン 1701

Claims

【特許請求の範囲】１．入力および出力を有する累乗回路であって、該回路は前記入力に入力信号を受けたことに応じて前記出力に指数関数信号を生成し、前記累乗回路は、前記入力信号に対して対数変換を行い複数のビットを有する２進対数値を生成するための対数変換器、前記２進対数値を受けかつ前記複数のビットをｎビットの距離だけシフトしてその出力として中間値を発生するためのシフト手段であって、ｎは整数であるもの、前記中間値および記憶された値を算術的に組み合わせて組み合わされた値を生成するための手段、そして前記組み合わされた値に対して逆対数変換を行い前記指数関数信号を生成するための逆対数変換器であって、該逆対数変換器は前記回路の出力に指数関数信号を発生するもの、を具備する累乗回路。２．さらに、前記２進対数値を記憶するための手段、前記シフト手段に動作可能に結合され、指数コードを前記シフト手段に供給するための制御ユニット、を具備し、前記シフト手段は記憶された２進対数値に応じて一連の中間値を発生し、前記シフト手段は前記一連の中間値の各々の複数のビットを前記指数コードに従ったビット距離だけシフトし、そして前記組み合わせ手段は、前記一連の中間値および前記記憶された値を加算して前記組み合わされた値を生成するための加算回路、を具備する、請求項１に記載の累乗回路。３．前記制御ユニットは前記一連の中間値の内の少なくとも１つを前記一連の中間値の内の少なくとも１つが加算回路によって受信される前に符号付きの２の補数形式に変換し、前記制御ユニットは該変換を前記一連の中間値の内の少なくとも１つを反転しかつ対応するキャリィビットを加算回路に提供することによって行う、請求項２に記載の累乗回路。４．前記シフト手段はシフトレジスタを含む、請求項１に記載の累乗回路。５．前記シフト手段はマルチプレクサを含む、請求項１に記載の累乗回路。６．一連の入力信号を受信しかつそれに応じて複数の指数関数信号を含む項を出力として生成する累乗回路であって、前記指数信号の各々は前記入力信号の１つに対応し、前記回路は、前記一連の入力信号に対して対数変換を行い一連の２進対数値を生成する対数変換器であって、前記２進対数値の各々は複数のビットを有しかつ前記入力信号の１つに対応するもの、前記一連の２進対数値に応答しかつその出力として一連の第１の中間値を発生する第１のシフトレジスタであって、該第１のシフトレジスタは前記２進対数値の各々を受けかつ前記複数のビットをｎビットの距離だけシフトして第１の中間値を発生し、この場合ｎは整数であるもの、前記一連の２進対数値に応答しかつその出力として一連の第２の中間値を発生する第２のシフトレジスタであって、該第２のシフトレジスタは前記２進対数値の各々を受信しかつ前記複数のビットをｎビットの距離だけシフトして第２の中間値を発生し、この場合ｎは整数であるもの、前記第１のシフトレジスタおよび前記第２のシフトレジスタに動作可能に結合され、複数の指数コードを記憶する制御ユニットであって、前記複数の指数コードの各々は前記一連の入力信号の１つに対応し、前記制御ユニットは前記複数の指数コードを前記第１のシフトレジスタおよび前記第２のシフトレジスタに供給し、前記第１のシフトレジスタおよび前記第２のシフトレジスタは前記一連の２進対数値の各々の複数のビットを前記対応する指数コードに従ったビット距離だけシフトするもの、そして前記一連の第１の中間値および前記一連の第２の中間値を算術的に組み合わせて合計を生成するための手段、そして前記合計に対し逆対数変換を行って前記項を生成するための逆対数変換器であって、該逆対数変換器は前記累乗回路の出力に前記項を提供するもの、を具備する累乗回路。７．前記組み合わせ手段は、その出力として前記合計を提供する第１のレジスタ、その出力として組み合わされた値を提供する第２のレジスタ、出力として前記第１のレジスタの出力または前記第１のシフトレジスタの出力を提供する第１のマルチプレクサ、出力として、前記第２のレジスタの出力または前記第２のシフトレジスタの出力を提供する第２のマルチプレクサ、前記第１のマルチプレクサの出力に応答する第１の入力および前記第２のマルチプレクサの出力に応答する第２の入力を有する加算回路であって、該加算回路は出力を発生するもの、前記加算回路の出力を前記第１のレジスタまたは前記第２のレジスタに提供するためのデマルチプレクス手段、を具備し、前記第１のマルチプレクサおよび前記第２のマルチプレクサは前記制御ユニットからのｍｕｘ信号に応答しかつ前記デマルチプレクス手段は前記制御ユニットからのｄｅ−ｍｕｘ信号に応答し、前記制御ユニットは第１の加算サイクルの間に前記ｍｕｘ信号を肯定し、それによって前記第１のシフトレジスタの出力および前記第２のシフトレジスタの出力が前記加算回路に提供されるようにし、前記制御ユニットは前記第１の加算サイクルの間に前記ｄｅ−ｍｕｘ信号を肯定し、それによって前記加算回路の出力が前記第２のレジスタに提供されるようにし、前記制御ユニットは第２の加算サイクルの間に前記ｍｕｘ信号を肯定し、それによって前記第１のレジスタの出力および前記第２のレジスタの出力が前記加算回路に提供されるようにし、そして前記制御ユニットは前記第２の加算サイクルの間に前記ｄｅ−ｍｕｘ信号を肯定し、それによって前記加算回路の出力が前記第１のレジスタに提供されるようにする、請求項６に記載の累乗回路。８．前記組み合わせ手段は、前記合計をその出力として提供するための第１のレジスタ、前記第１のシフトレジスタの出力に応答する第１の入力および前記第２のシフトレジスタの出力に応答する第２の入力を有する第１の加算回路であって、該第１の加算回路は出力を発生するもの、前記第１の加算回路の出力に応答する第１の入力および前記第１のレジスタの出力に応答する第２の入力を有する第２の加算回路であって、該第２の加算回路は出力として前記合計を発生しかつ該合計を前記第１のレジスタに提供するもの、を含み、前記第１の加算回路は前記一連の第１の中間値の１つおよび前記一連の入力信号の同じ１つに対応する前記一連の第２の中間値の１つを受信したことに応じて組み合わされた値を発生し、そして前記第２の加算回路は前記第１の加算回路から前記組み合わされた値を受信したことに応じて前記合計を発生する、請求項６に記載の累乗回路。９．コンピュータシステムであって、プログラムを格納するためのメモリ、入力および出力を有する累乗回路であって、該累乗回路は前記入力に入力信号を受信したことに応じて前記出力に指数関数信号を生成し、前記累乗回路は、前記入力信号に対し対数変換を行って複数のビットを有する２進対数値を生成する対数変換器、前記２進対数値を受けかつ前記複数のビットをｎビットの距離だけシフトしてその出力として中間値を発生するシフトレジスタであって、この場合ｎは整数であるもの、前記中間値および記憶された値を算術的に組み合わせて組み合わされた値を生成するための手段、そして前記組み合わされた値に対し逆対数変換を行って前記指数関数信号を生成するための逆対数変換器であって、逆対数変換器は前記累乗回路の出力に前記指数関数信号を提供するもの、を含む前記累乗回路、そして前記メモリにかつ前記累乗回路の入力および出力に動作可能に結合され、前記メモリからプログラムを読み出しかつ該プログラムを実行するプロセッサであって、該プログラムの実行の結果として、該プロセッサは前記入力信号を前記累乗回路の入力に転送しかつその後前記指数関数信号を前記累乗回路の出力から得るもの、を含む、コンピュータシステム。１０．入力信号ｘを有する累乗回路における、指数関数信号ｘ^gを発生する方法であって、（ａ）前記入力信号に対し対数変換を行うことにより複数のビットを有する２進対数値を発生する段階、（ｂ）前記２進対数値の複数のビットをシフトして中間値を発生する段階、（ｃ）前記中間値と記憶された値とを算術的に組み合わせて組み合わされた値を生成する段階であって、該組み合わせる段階は、（ｉ）前記中間値を前記記憶された値に加算して前記組み合わされた値を生成する段階、そして（ｉｉ）前記中間値を前記記憶された値から減算して前記組み合わされた値を生成する段階、からなるグループから選択され、そして（ｄ）前記組み合わされた値に対し逆対数変換を行うことによって指数関数信号を発生する段階、を具備する、入力信号ｘを有する累乗回路における、指数関数信号ｘ^gを発生する方法。