JPS605979B2 - 電子的制御装置 - Google Patents
電子的制御装置Info
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- JPS605979B2 JPS605979B2 JP53075301A JP7530178A JPS605979B2 JP S605979 B2 JPS605979 B2 JP S605979B2 JP 53075301 A JP53075301 A JP 53075301A JP 7530178 A JP7530178 A JP 7530178A JP S605979 B2 JPS605979 B2 JP S605979B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7864—Architectures of general purpose stored program computers comprising a single central processing unit with memory on more than one IC chip
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/321—Program or instruction counter, e.g. incrementing
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- Debugging And Monitoring (AREA)
- Advance Control (AREA)
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Description
【発明の詳細な説明】
この発明は、マイクロ・コンピュータでの使用に適した
マイクロプロセッサあるいは制御装置に関する。
マイクロプロセッサあるいは制御装置に関する。
この発明は、特に、そのようなマイクロプロセッサの構
造に関係している。マイクロ・コンビュー外さ、現在の
卓上電子計算器よりも優れた能力を有しかつ現在のミニ
コンピュータよりも安価であることを狙っている。大規
模集積技術は、大容量のランダムアクセス半導体記憶装
置を１個のチップ上に形成できるまでに進歩している。
従って、１個あるいは数個（すなわち、４個よりも多く
はない）のチップや集積回路上に小型処理装置が構成さ
れるようなコンピュータ構造を採用することが望ましい
。そうすれば、その処理装置を備えたマイクロ・コンピ
ュータの価格が下がって、商業用のみならず、あらゆる
種類の個人用、教育用及び娯楽用までマイクロ・コンピ
ュータの利用範囲を拡げることができる。上述のような
マイクロプロセッサは、１組の蓄積された命令を制御し
て算術的、論理的及び意思決定の操作を行なうことので
きる装遭である。
造に関係している。マイクロ・コンビュー外さ、現在の
卓上電子計算器よりも優れた能力を有しかつ現在のミニ
コンピュータよりも安価であることを狙っている。大規
模集積技術は、大容量のランダムアクセス半導体記憶装
置を１個のチップ上に形成できるまでに進歩している。
従って、１個あるいは数個（すなわち、４個よりも多く
はない）のチップや集積回路上に小型処理装置が構成さ
れるようなコンピュータ構造を採用することが望ましい
。そうすれば、その処理装置を備えたマイクロ・コンピ
ュータの価格が下がって、商業用のみならず、あらゆる
種類の個人用、教育用及び娯楽用までマイクロ・コンピ
ュータの利用範囲を拡げることができる。上述のような
マイクロプロセッサは、１組の蓄積された命令を制御し
て算術的、論理的及び意思決定の操作を行なうことので
きる装遭である。
その命令は、上述のランダムアクセス記憶装置とは別な
ある型の記憶装置内に一時的に、あるいは永久的に蓄積
される。また、そのマイクロプロセッサは、ある公知の
２方向性構造によって１組の周辺装置と通信できる。マ
イクロプロセッサの操作速度は、大型処理装置に比べる
と一般に遅い。
ある型の記憶装置内に一時的に、あるいは永久的に蓄積
される。また、そのマイクロプロセッサは、ある公知の
２方向性構造によって１組の周辺装置と通信できる。マ
イクロプロセッサの操作速度は、大型処理装置に比べる
と一般に遅い。
しかしながら、この低速操作の欠点は、マイクロプロセ
ッサが１個の集積回路チップ上に形成される結果その価
格が比較的安価になるという利点によって相殺される。
大規模集積（山１）技術は、従来多数の個別の装置を必
要とした論理回路を１つの狭い空間内で形成することが
できる。データ処理と電子計算機装置が数個のは１回路
にまで縮小されると、その構成は通常、大規模なデータ
処理装置の規模を小さくしたものとなる。数個の集積回
路上にデータ処理装置を形成する時に遭遇する問題の１
つに、集積回路に対して形成される外部接続の数が制限
されるという問題がある。この発明によるマイクロプロ
セッサの構造は、１個の集積回路上に形成されるのに通
しており、満足な操作速度を得るために最少数の外部接
続を必要とするだけである。
ッサが１個の集積回路チップ上に形成される結果その価
格が比較的安価になるという利点によって相殺される。
大規模集積（山１）技術は、従来多数の個別の装置を必
要とした論理回路を１つの狭い空間内で形成することが
できる。データ処理と電子計算機装置が数個のは１回路
にまで縮小されると、その構成は通常、大規模なデータ
処理装置の規模を小さくしたものとなる。数個の集積回
路上にデータ処理装置を形成する時に遭遇する問題の１
つに、集積回路に対して形成される外部接続の数が制限
されるという問題がある。この発明によるマイクロプロ
セッサの構造は、１個の集積回路上に形成されるのに通
しており、満足な操作速度を得るために最少数の外部接
続を必要とするだけである。
この発明の電子的制御装置は、マイクロ・コンピュータ
の交互に生ずる命令受渡しサイクル及び命令実行サイク
ルの期間に該マイクロ・コンピュータ内で使用されるも
のであって、第１のバス手段（例えばバスＢ）が制限さ
れた数（例えば８）の導体を有し且つ上記電子的制御装
置と外部記憶手段（例えば主記憶装置Ｍ，〜Ｍｎ）のア
ドレスされた位置との間でデータ語及びプログラム命令
語を交換するために使用され、第２のバス手段（例えば
線路１０）が上記外部記憶手段ヘアドレスを伝送するた
めに使用され、その各アドレスは上記制限された数より
も大きな数（例えば１６）のビットを有し且つ上記外部
記憶手段中の各位層をアドレスするために使用されるよ
うにされている。
の交互に生ずる命令受渡しサイクル及び命令実行サイク
ルの期間に該マイクロ・コンピュータ内で使用されるも
のであって、第１のバス手段（例えばバスＢ）が制限さ
れた数（例えば８）の導体を有し且つ上記電子的制御装
置と外部記憶手段（例えば主記憶装置Ｍ，〜Ｍｎ）のア
ドレスされた位置との間でデータ語及びプログラム命令
語を交換するために使用され、第２のバス手段（例えば
線路１０）が上記外部記憶手段ヘアドレスを伝送するた
めに使用され、その各アドレスは上記制限された数より
も大きな数（例えば１６）のビットを有し且つ上記外部
記憶手段中の各位層をアドレスするために使用されるよ
うにされている。
また、この電子的制御装置は、命令語の制御の下に、命
令受渡しサイクルあるいは命令実行サイクルに適切な制
御信号を発生する制御手段（例えば制御ユニット３２）
と：語蓄積手段であって、供給されるアドレスに応答し
て該語蓄積手段中のアドレス可能な位置を選択するデコ
ーダ手段（例えばデコーダ１１）と、命令受渡しサイク
ルと命令実行サイクルの期間に上記制御信号（例えばＲ
→Ａ）に応答して上記語蓄積手段のアドレスされた位置
の内容を上記第２のバス手段へ供聯合する手段（例えば
ゲート５２、レジスタＡ）とを有する藷蓄積手段（例え
ば記憶装置Ｒ、デコーダ１１、ゲート５２、レジスタＡ
）と；複数個のレジスタ手段（例えばレジスタ１，Ｎ，
Ｐ，Ｘ）と；命令受渡しサイクル期間に生成された制御
信号（例えばＢ→１、Ｂ→Ｎ）に応答して、上記第１の
バス手段上の受信された命令語の各部分（操作コード部
分、アドレス部分）を上記しジスタ手段の第１のもの（
例えばレジスタ１）と第２のもの（例えばレジスタＮ）
とに収容させる手段（例えばゲート５５，５６）と；を
備え、上記制御手段は各命令実行サイクル期間に動作し
て上記しジスタ手段の第１のものの内容に従って制御信
号を生成するようにされている。更に、この電子的制御
装置は、各命令受渡しサイクル及び命令実行サイクル期
間に供給される制御信号（例えばＲ（Ｎ）、Ｒ（Ｐ）、
Ｒ（×））に応答して、上記しジスタ手段の第２のもの
と上託しジスタ手段の他のもの（例えばレジスタＰ，Ｘ
）とのうちの適切なものの内容を上記語蓄積手段のデコ
ーダ手段へ供Ｖ給する手段（例えばゲート５１）を備え
ている。上述のように構成することによって、この発明
の電子的制御装置では、上記第１のバス手段の制限され
た数の導体を介して当該電子的制御装置へ伝送される各
命令語中に含まれていて上託しジスタ手段の第２のもの
に収容される比較的少数のビット（例えば４ビット）に
よって、上記外部記憶手段中の位置をアドレスするため
に必要な上記制限された数よりも大きな数のビット（例
えば１６ビット）を有するアドレスを上記第２のバス手
段上に生成することができる。
令受渡しサイクルあるいは命令実行サイクルに適切な制
御信号を発生する制御手段（例えば制御ユニット３２）
と：語蓄積手段であって、供給されるアドレスに応答し
て該語蓄積手段中のアドレス可能な位置を選択するデコ
ーダ手段（例えばデコーダ１１）と、命令受渡しサイク
ルと命令実行サイクルの期間に上記制御信号（例えばＲ
→Ａ）に応答して上記語蓄積手段のアドレスされた位置
の内容を上記第２のバス手段へ供聯合する手段（例えば
ゲート５２、レジスタＡ）とを有する藷蓄積手段（例え
ば記憶装置Ｒ、デコーダ１１、ゲート５２、レジスタＡ
）と；複数個のレジスタ手段（例えばレジスタ１，Ｎ，
Ｐ，Ｘ）と；命令受渡しサイクル期間に生成された制御
信号（例えばＢ→１、Ｂ→Ｎ）に応答して、上記第１の
バス手段上の受信された命令語の各部分（操作コード部
分、アドレス部分）を上記しジスタ手段の第１のもの（
例えばレジスタ１）と第２のもの（例えばレジスタＮ）
とに収容させる手段（例えばゲート５５，５６）と；を
備え、上記制御手段は各命令実行サイクル期間に動作し
て上記しジスタ手段の第１のものの内容に従って制御信
号を生成するようにされている。更に、この電子的制御
装置は、各命令受渡しサイクル及び命令実行サイクル期
間に供給される制御信号（例えばＲ（Ｎ）、Ｒ（Ｐ）、
Ｒ（×））に応答して、上記しジスタ手段の第２のもの
と上託しジスタ手段の他のもの（例えばレジスタＰ，Ｘ
）とのうちの適切なものの内容を上記語蓄積手段のデコ
ーダ手段へ供Ｖ給する手段（例えばゲート５１）を備え
ている。上述のように構成することによって、この発明
の電子的制御装置では、上記第１のバス手段の制限され
た数の導体を介して当該電子的制御装置へ伝送される各
命令語中に含まれていて上託しジスタ手段の第２のもの
に収容される比較的少数のビット（例えば４ビット）に
よって、上記外部記憶手段中の位置をアドレスするため
に必要な上記制限された数よりも大きな数のビット（例
えば１６ビット）を有するアドレスを上記第２のバス手
段上に生成することができる。
以下に述べる詳細な説明は図面を参照して行なつｏ第１
図には、１個ないしそれ以上の主記憶装置Ｍ，〜Ｍｎを
含むコンピュータ装置が示されている。
図には、１個ないしそれ以上の主記憶装置Ｍ，〜Ｍｎを
含むコンピュータ装置が示されている。
各記憶装置は、８ビットすなわち１バイトのデータバス
Ｂから８ビット語を受けて蓄積し、８ビットデータバス
Ｂに蓄積していた８ビット語を与えるように構成されて
いる半導体ランダムアクセスメモリである。／主記憶装
置の中の、一つの語を受入れたり供給したりするよう指
定されている語蓄積位置は、２個の８ビット部または１
バイト部Ａ，とＡｏを有するレジスタＡから線路１０を
通して与えられる１６ビットのアドレス信号によって決
められる。
Ｂから８ビット語を受けて蓄積し、８ビットデータバス
Ｂに蓄積していた８ビット語を与えるように構成されて
いる半導体ランダムアクセスメモリである。／主記憶装
置の中の、一つの語を受入れたり供給したりするよう指
定されている語蓄積位置は、２個の８ビット部または１
バイト部Ａ，とＡｏを有するレジスタＡから線路１０を
通して与えられる１６ビットのアドレス信号によって決
められる。
レジスタＡは１６ケの２バイト（１６ビット）語用の蓄
積位置を有する半導体特殊高速記憶装置Ｒから読み取ら
れた２バイトの藷を受入れる。特殊高速記憶装置Ｒの１
６個の１６ビット蓄積位置の一つ一つは、データバスＢ
から連続した２個の８ビットを線路１４と１６を通して
記憶装置Ｒの部分Ｒ，とＲｏにそれぞれ蓄積するための
情報を受けることが出来る。特殊高速記憶装置の１針圏
の蓄積位置の一つ−つは、また線路２２と２４の伝送路
の途中にある一つの部分に，とＣｏを有する１６ビット
の増分レジスタＣを通して１６ビットのレジスタＡから
与えられる情報を受入れて蓄積する。特殊高速記憶装置
Ｒの１句固の語蓄積位置のうち、議出しまたは書込みの
ためにアドレスされる特定の一つの場所は、３個の４ビ
ットレジスタＸ，ＰおよびＮの一つから線路１２を通っ
てこの高速記憶装置Ｒのアドレスデコーダ１１に与えら
れる４個のアドレスピツトによって決定される。レジス
タＰは、プログラムカウンタとして使用されている高速
記憶装置Ｒの１針固の諸蓄積位置の一つを指定するのに
使用される。２個の４ビットレジスタＸとＰの内容は線
路２６によって８ビットの一時レジスタＴに送られ、そ
の後、線路２８によって８ビットのデータバスＢに送ら
れる。
積位置を有する半導体特殊高速記憶装置Ｒから読み取ら
れた２バイトの藷を受入れる。特殊高速記憶装置Ｒの１
６個の１６ビット蓄積位置の一つ一つは、データバスＢ
から連続した２個の８ビットを線路１４と１６を通して
記憶装置Ｒの部分Ｒ，とＲｏにそれぞれ蓄積するための
情報を受けることが出来る。特殊高速記憶装置の１針圏
の蓄積位置の一つ−つは、また線路２２と２４の伝送路
の途中にある一つの部分に，とＣｏを有する１６ビット
の増分レジスタＣを通して１６ビットのレジスタＡから
与えられる情報を受入れて蓄積する。特殊高速記憶装置
Ｒの１句固の語蓄積位置のうち、議出しまたは書込みの
ためにアドレスされる特定の一つの場所は、３個の４ビ
ットレジスタＸ，ＰおよびＮの一つから線路１２を通っ
てこの高速記憶装置Ｒのアドレスデコーダ１１に与えら
れる４個のアドレスピツトによって決定される。レジス
タＰは、プログラムカウンタとして使用されている高速
記憶装置Ｒの１針固の諸蓄積位置の一つを指定するのに
使用される。２個の４ビットレジスタＸとＰの内容は線
路２６によって８ビットの一時レジスタＴに送られ、そ
の後、線路２８によって８ビットのデータバスＢに送ら
れる。
４ビットのレジスタＮの内容は線路３０によって同じデ
ータバスに送られる。
ータバスに送られる。
コンピュータ装置は、操作コード用の４ビット部１と、
特殊高速記憶装置Ｒ，，Ｒｏをアドレスするために使用
される前述のレジスタ×，ＰおよびＮのうちの一つであ
る４ビット部Ｎを有する命令レジスタを有する。操作コ
ードレジスタ１の内容は第１図に示されているデータ伝
送路を通るデータの動きを制御するための、タイミング
ならびに制御手段３２に与えられる。データバスＢから
線路３４を通して、また８ビットの累算用レジスタから
線路３６を通して得られる８ビットの演算数の加算、減
算、“論理積”、“排他的論理和”機能を果す演算用も
しくは、機能ユニットＦが設けられている。
特殊高速記憶装置Ｒ，，Ｒｏをアドレスするために使用
される前述のレジスタ×，ＰおよびＮのうちの一つであ
る４ビット部Ｎを有する命令レジスタを有する。操作コ
ードレジスタ１の内容は第１図に示されているデータ伝
送路を通るデータの動きを制御するための、タイミング
ならびに制御手段３２に与えられる。データバスＢから
線路３４を通して、また８ビットの累算用レジスタから
線路３６を通して得られる８ビットの演算数の加算、減
算、“論理積”、“排他的論理和”機能を果す演算用も
しくは、機能ユニットＦが設けられている。
レジスタＤは機能ユニットＦの結果を線路３８を通して
受入れ、その結果を線路４０を通してデータバスＢに伝
えることが出来る。第２図は、第１図の中央部分の詳細
図であって、データの径路中にゲートが設けられている
状態を示している。
受入れ、その結果を線路４０を通してデータバスＢに伝
えることが出来る。第２図は、第１図の中央部分の詳細
図であって、データの径路中にゲートが設けられている
状態を示している。
これらのゲートはタイミングならびに制御ユニット３２
から加えられる図示の信号によって駆動される。第２図
のそれぞれのゲート信号は、駆動信号によって制御され
るデータ線路の数に等しい数の個々のゲートの信号をあ
らわす。第３図はある信号の命令の受け渡し時と、命令
の実行時の時間関係を示す。第１図、第２図および第３
図を参考に．このコンピュータ装置の動作を説明する。
から加えられる図示の信号によって駆動される。第２図
のそれぞれのゲート信号は、駆動信号によって制御され
るデータ線路の数に等しい数の個々のゲートの信号をあ
らわす。第３図はある信号の命令の受け渡し時と、命令
の実行時の時間関係を示す。第１図、第２図および第３
図を参考に．このコンピュータ装置の動作を説明する。
コンピュータ装置は命令の受け渡しサイクルと、命令の
実行サイクルを交互に行なう。命令は、主記憶装置Ｍか
ら命令レジスタ部Ｎと１に渡される。命令の受け渡しサ
イクルには、特殊高速記憶装置Ｒのプログラムカウンタ
の蓄積位置をアドレスするためにＰレジスタの４ビット
の内容を使用することが含まれている。これは、レジス
タＰの内容を線路１２を通ってデコーダ１１に加えるこ
とを制御する制御ユニット３２からの信号Ｒ（Ｐ）で第
３図に示すようにゲートを駆動することによりなされる
。デコーダは、レジス夕Ｐから４ビットを受入れて特殊
高速記憶装道Ｒの１針固の蓄積位置の対応する一つの蓄
積位置をアクセスする。特殊高速記憶装置Ｒのアドレス
された蓄積位置のカウンタの内容は、第３図ｂに示す信
号Ｒ→Ａによって駆動されるゲート５２を通してレジス
タＡに読み出される。レジスタＡの１６ビットの内容は
、線路１０を通して主記憶装置Ｍに加えられて、その中
の命令語蓄積位置をアドレスする。主記憶装置Ｍが第３
図ｉに記憶装置の待ち時間として示された時間に呼び出
されている間に、レジスタＡの１６ビットの主記憶装置
のアドレスが信号Ａ→Ｃ（第３図ｃ）によって駆動され
るゲート５３を通してレジスタＣに加えられる。
実行サイクルを交互に行なう。命令は、主記憶装置Ｍか
ら命令レジスタ部Ｎと１に渡される。命令の受け渡しサ
イクルには、特殊高速記憶装置Ｒのプログラムカウンタ
の蓄積位置をアドレスするためにＰレジスタの４ビット
の内容を使用することが含まれている。これは、レジス
タＰの内容を線路１２を通ってデコーダ１１に加えるこ
とを制御する制御ユニット３２からの信号Ｒ（Ｐ）で第
３図に示すようにゲートを駆動することによりなされる
。デコーダは、レジス夕Ｐから４ビットを受入れて特殊
高速記憶装道Ｒの１針固の蓄積位置の対応する一つの蓄
積位置をアクセスする。特殊高速記憶装置Ｒのアドレス
された蓄積位置のカウンタの内容は、第３図ｂに示す信
号Ｒ→Ａによって駆動されるゲート５２を通してレジス
タＡに読み出される。レジスタＡの１６ビットの内容は
、線路１０を通して主記憶装置Ｍに加えられて、その中
の命令語蓄積位置をアドレスする。主記憶装置Ｍが第３
図ｉに記憶装置の待ち時間として示された時間に呼び出
されている間に、レジスタＡの１６ビットの主記憶装置
のアドレスが信号Ａ→Ｃ（第３図ｃ）によって駆動され
るゲート５３を通してレジスタＣに加えられる。
レジスタＣのこの主記憶装置のアドレスは次に信号ＩＮ
ＣＲ（第３図ｄ）によって進め（インクレメント）られ
（増加または減少し）、その内容は主記憶装置Ｍの命令
表の中の次の命令を示すようになる。レジスタＣの進め
られた（増分）内容は、導適しているゲート５４を通し
て、セット信号Ｒ，とＲｏによって、レジスタＲのレジ
スタＰの内容によってアドレスされた位置に蓄積される
。特殊高速記憶装置のアドレスされたプログラム蓄積位
置の内容が進むこと（インクレメンテイング）によって
、蓄積位置が“プログラムカウンタ”となる。とかくす
る間に、前にアドレスされた主記憶装置Ｍの命令が記憶
装置からバスＢに読み出される。この命令の中の４ビッ
トは信号Ｂ→１（第３図ｉ）で導通になるゲート５５に
よってバスＢから命令レジスタ操作コード部１に加えら
れる。同時に、命令の中の別の４ビットは信号Ｂ→Ｎ（
第３図ｊ）で導通になるゲート５６によってバスＢから
命令レジスタ部Ｎに加えられる。こうして、１個の命令
が主記憶装置Ｍから取り出されて、命令レジスタ１，Ｎ
に移される。次にコンピュータは、命令実行サイクルに
入り、レジスタ１の命令操作コードがタイミングと制御
ユニット３２で復号される。
ＣＲ（第３図ｄ）によって進め（インクレメント）られ
（増加または減少し）、その内容は主記憶装置Ｍの命令
表の中の次の命令を示すようになる。レジスタＣの進め
られた（増分）内容は、導適しているゲート５４を通し
て、セット信号Ｒ，とＲｏによって、レジスタＲのレジ
スタＰの内容によってアドレスされた位置に蓄積される
。特殊高速記憶装置のアドレスされたプログラム蓄積位
置の内容が進むこと（インクレメンテイング）によって
、蓄積位置が“プログラムカウンタ”となる。とかくす
る間に、前にアドレスされた主記憶装置Ｍの命令が記憶
装置からバスＢに読み出される。この命令の中の４ビッ
トは信号Ｂ→１（第３図ｉ）で導通になるゲート５５に
よってバスＢから命令レジスタ操作コード部１に加えら
れる。同時に、命令の中の別の４ビットは信号Ｂ→Ｎ（
第３図ｊ）で導通になるゲート５６によってバスＢから
命令レジスタ部Ｎに加えられる。こうして、１個の命令
が主記憶装置Ｍから取り出されて、命令レジスタ１，Ｎ
に移される。次にコンピュータは、命令実行サイクルに
入り、レジスタ１の命令操作コードがタイミングと制御
ユニット３２で復号される。
その後、ユニット３２は、データ径路を流れる情報の流
れを制御する信号を発生する。例えば、レジスタ１の操
作コードは、制御ユニット３２がこれに応答してゲート
５７に導通信号Ｎ→Ｂ（第３図Ｋ）を与えてレジスタＮ
の内容をデータバスＢに移行させるようなものである。
次に、制御ユニット３２がゲート５８に導通信号Ｂ→Ｐ
（第３図ｍ）を出して、レジスタＮの内容がバスＢから
しジスタＰに移し換えられる。この例では、命令は、レ
ジスタＰの内容を変えて特殊高速記憶装置Ｒの新しいプ
ログラムカウン夕を示すようなものである。この新しい
カウンタは記憶装置Ｒのどの位置でもよい。次に実際に
コンピュータを構成し、操作する時に使用される命令の
一覧表を一例として示す。１１で示されている命令は、
レジスタ１のディジツトの値が１であることを意味し、
１２は１のディジツトに値が２であることを示す等々で
ある。
れを制御する信号を発生する。例えば、レジスタ１の操
作コードは、制御ユニット３２がこれに応答してゲート
５７に導通信号Ｎ→Ｂ（第３図Ｋ）を与えてレジスタＮ
の内容をデータバスＢに移行させるようなものである。
次に、制御ユニット３２がゲート５８に導通信号Ｂ→Ｐ
（第３図ｍ）を出して、レジスタＮの内容がバスＢから
しジスタＰに移し換えられる。この例では、命令は、レ
ジスタＰの内容を変えて特殊高速記憶装置Ｒの新しいプ
ログラムカウン夕を示すようなものである。この新しい
カウンタは記憶装置Ｒのどの位置でもよい。次に実際に
コンピュータを構成し、操作する時に使用される命令の
一覧表を一例として示す。１１で示されている命令は、
レジスタ１のディジツトの値が１であることを意味し、
１２は１のディジツトに値が２であることを示す等々で
ある。
Ｒ（Ｎ）は、Ｎレジスタの中の４ビットで表わされるＲ
レジスタを示す。Ｍ（Ｒ（Ｎ））はＲ（Ｎ）の内容によ
ってアドレスされた１バイト（８ビット）の記憶位置を
示す：１１−Ｒ（Ｎ）＋１→Ｒ（Ｎ） いまＮにあるディジットによって規定されるＲレジスタ
の１６ビットが進め（インクレメント）られる。
レジスタを示す。Ｍ（Ｒ（Ｎ））はＲ（Ｎ）の内容によ
ってアドレスされた１バイト（８ビット）の記憶位置を
示す：１１−Ｒ（Ｎ）＋１→Ｒ（Ｎ） いまＮにあるディジットによって規定されるＲレジスタ
の１６ビットが進め（インクレメント）られる。
１２−Ｒ（Ｎ）一１→Ｒ（Ｎ）
Ｒ（Ｎ）の１６ビットが１つ戻される。
１４−Ｍ（Ｒ（Ｎ））→○、Ｒ（Ｎ）十１→Ｒ（Ｎ）Ｒ
（Ｎ）でアドレスされた主記憶装置Ｍのバイトが主記憶
装置Ｍから読み出されてＤに置かれる。
（Ｎ）でアドレスされた主記憶装置Ｍのバイトが主記憶
装置Ｍから読み出されてＤに置かれる。
Ｒ（Ｎ）が１つ進められる。１５−Ｄ→Ｍ（Ｒ（Ｎ））
ＤにあるバイトがＲ（Ｎ）によつてアドレスされる主記
憶装置Ｍのバイトの位置に書き込まれる。
憶装置Ｍのバイトの位置に書き込まれる。
１８一Ｒ○（Ｎ）→Ｄ
Ｒ（Ｎ）の最下位のバイトがＤに置かれる。
１９−Ｒ１（Ｎ）→Ｄ
Ｒ（Ｎ）の最上位のバイトをＤに置く。
Ｍ−〇→Ｒ◇（Ｎ）
ＤにあるバイトがＲ（Ｎ）の最下位のバイトを置き換え
る。
る。
田−Ｄ→Ｒ１（Ｎ）
ＤにあるバイトがＲ（Ｎ）の最上位のバイトを置き換え
る。
る。
ＩＣ−○ぐ→Ｒぐ◇（Ｎ）
Ｄにある最下位の４ビット（デイジット）がＲ（Ｎ）の
最下位のディジットを置き換える。
最下位のディジットを置き換える。
ｍ一Ｎ→ＰＮにある４ビットデイジツトがＰに置かれる
。
。
これによって、今のプログラムカウンタが効果的に変え
られ、分岐を構成する。ｍ−Ｎ→× Ｎにある４ビットディジットが×に置かれる。
られ、分岐を構成する。ｍ−Ｎ→× Ｎにある４ビットディジットが×に置かれる。
ｍ−Ｎにあるデイジツトによって規定される機能を行な
う。Ｎ○一Ｍ（Ｒ（Ｘ））→Ｄ ＮＩ−Ｍ（Ｒ（×））“ＯＲ’Ｄ→Ｄ Ｎ２−Ｍ（Ｒ（×））“ＡＮＤ”Ｄ→Ｄ Ｎ３−Ｍ（Ｒ（×））“ＥＸＣＬ．ＯＲ”Ｄ→ＤＮ４−
Ｍ（Ｒ（×））＋Ｄ→Ｄ〔２進加算、最終出力→ＤＦ〕
Ｎ５一Ｍ（Ｒ（×））−○→Ｄ〔２進減算、最終出力→
ＤＦ〕Ｎ６‐Ｄを右へ１ビット移す、〔偽Ｂ→ＤＦ〕鞘
フラッグビット（ＤＦ）が用意されている。
う。Ｎ○一Ｍ（Ｒ（Ｘ））→Ｄ ＮＩ−Ｍ（Ｒ（×））“ＯＲ’Ｄ→Ｄ Ｎ２−Ｍ（Ｒ（×））“ＡＮＤ”Ｄ→Ｄ Ｎ３−Ｍ（Ｒ（×））“ＥＸＣＬ．ＯＲ”Ｄ→ＤＮ４−
Ｍ（Ｒ（×））＋Ｄ→Ｄ〔２進加算、最終出力→ＤＦ〕
Ｎ５一Ｍ（Ｒ（×））−○→Ｄ〔２進減算、最終出力→
ＤＦ〕Ｎ６‐Ｄを右へ１ビット移す、〔偽Ｂ→ＤＦ〕鞘
フラッグビット（ＤＦ）が用意されている。
このフラッグは次の分岐命令によって試験することが出
来る。
来る。
１３一条件分岐
Ｎは試験する条件を規定する。
Ｎマー条件のつかない分岐
ＮＩ−Ｄにあるバイトのいずれもが０になることはない
Ｎ２−ＤにあるすべてのバイトがＯＮ３一Ｄのフラッグ
（ＤＦ）が１に等しいＮ４−外部バイトのフラッグを用
意する Ｎ５一外部プログラムのフラッグを用意するＮ６一外部
誤差のフラッグを用意するＮ７一外部の直流フラッグを
用意する 最後の４項目は外部接続の試験に関するものである。
Ｎ２−ＤにあるすべてのバイトがＯＮ３一Ｄのフラッグ
（ＤＦ）が１に等しいＮ４−外部バイトのフラッグを用
意する Ｎ５一外部プログラムのフラッグを用意するＮ６一外部
誤差のフラッグを用意するＮ７一外部の直流フラッグを
用意する 最後の４項目は外部接続の試験に関するものである。
例えば、“外部バイトのフラッグ”のフリツプ・フロツ
プが“セット”状態になるとＮ４、バスＢに結合された
インターフェース装置から１バイトの情報が受入れられ
てプログラムカウンタとして使用されている記憶装置Ｒ
のレジスタの１つによって特定された主記憶装置Ｍの位
置に蓄積される。Ｎによって規定される条件が存在する
場合には、１３に続く主記憶装置Ｍの位置のバイトが主
記憶装置Ｍから読まれて、Ｒ（Ｐ）の最下位バイトを置
き換える。これによって２５６バイトの小ページ以内の
直接分岐が可能になる。規定の試験条件がない場合には
、１３に続く主記憶装置Ｍの位置のバイトは飛び越され
、その後に続く次の命令が取り出される。１０と、１６
と１７は外部制御に関するものである。
プが“セット”状態になるとＮ４、バスＢに結合された
インターフェース装置から１バイトの情報が受入れられ
てプログラムカウンタとして使用されている記憶装置Ｒ
のレジスタの１つによって特定された主記憶装置Ｍの位
置に蓄積される。Ｎによって規定される条件が存在する
場合には、１３に続く主記憶装置Ｍの位置のバイトが主
記憶装置Ｍから読まれて、Ｒ（Ｐ）の最下位バイトを置
き換える。これによって２５６バイトの小ページ以内の
直接分岐が可能になる。規定の試験条件がない場合には
、１３に続く主記憶装置Ｍの位置のバイトは飛び越され
、その後に続く次の命令が取り出される。１０と、１６
と１７は外部制御に関するものである。
上の命令一覧表で、命令レジスタの部分１にある４ビッ
トが値１３（６Ｇ隻、Ｄ）である時には、命令レジスタ
の部分Ｎの内容がレジスタＰに移行されることがわかる
。
トが値１３（６Ｇ隻、Ｄ）である時には、命令レジスタ
の部分Ｎの内容がレジスタＰに移行されることがわかる
。
これによって、プログラムカウンタが効果的に変更され
、主記憶装置Ｍに蓄積されている別の命令に対する分岐
を構成する。取り出される次の命令は、特殊高速記憶装
置Ｒの、レジスタＰに今あるアドレスを有する位置に蓄
積されているアドレスを有する主記憶装置の位置にある
ことになる。特殊高速記億装置の蓄積位置は、いずれも
プログラムカウンタとして使用することが出来ることが
わかる。
、主記憶装置Ｍに蓄積されている別の命令に対する分岐
を構成する。取り出される次の命令は、特殊高速記憶装
置Ｒの、レジスタＰに今あるアドレスを有する位置に蓄
積されているアドレスを有する主記憶装置の位置にある
ことになる。特殊高速記億装置の蓄積位置は、いずれも
プログラムカウンタとして使用することが出来ることが
わかる。
プログラムカウンタとして使用されるその位置は、その
ときレジスタＰにあるアドレスによって決められる。レ
ジスタＰのアドレスは、レジスタＰに新しい値を入れさ
せる命令によるプログラムによっていつでも変えられる
。よって、コンピュータは複数のルーチン中で一つから
他のものへ飛び越えさせることが出来る。割り込みルー
チンは割り込まれた点に後で戻される。
ときレジスタＰにあるアドレスによって決められる。レ
ジスタＰのアドレスは、レジスタＰに新しい値を入れさ
せる命令によるプログラムによっていつでも変えられる
。よって、コンピュータは複数のルーチン中で一つから
他のものへ飛び越えさせることが出来る。割り込みルー
チンは割り込まれた点に後で戻される。
【図面の簡単な説明】
第１図は、本発明によって構成されたコンピュータ装置
のブロックダイヤグラム、第２図は、第１図のダイヤグ
ラムの部分詳細図、第３図は第１図と第２図の装置の動
作説明のための一組の波形図である。 Ａ・・・…レジスタ、Ｒ…・・・特殊高速記憶装置、Ｂ
．・・．・・データバス、Ｃ・・・・・・増分レジスタ
、×，Ｐ，Ｎ・・・…それぞれ４ビットレジスタ、１０
……ナータバス、１１……デコーダ、３２……タイミン
グおよび制御ユニット、５１〜５８・・・・・・ゲート
。 才’図才２図 才３図
のブロックダイヤグラム、第２図は、第１図のダイヤグ
ラムの部分詳細図、第３図は第１図と第２図の装置の動
作説明のための一組の波形図である。 Ａ・・・…レジスタ、Ｒ…・・・特殊高速記憶装置、Ｂ
．・・．・・データバス、Ｃ・・・・・・増分レジスタ
、×，Ｐ，Ｎ・・・…それぞれ４ビットレジスタ、１０
……ナータバス、１１……デコーダ、３２……タイミン
グおよび制御ユニット、５１〜５８・・・・・・ゲート
。 才’図才２図 才３図
Claims (1)
- 【特許請求の範囲】 １ マイクロ・コンピユータの交互に生ずる命令受渡し
サイクル及び命令実行サイクルの期間に該マイクロ・コ
ンピユータ内で使用される電子的制御装置であって、第
１のバス手段が制限された数の導体を有し且つ上記電子
的制御装置と外部記憶手段のアドレスされた位置との間
でデータ語及びプログラム命令語を交換するために使用
され、第２のバス手段が上記外部記憶手段へアドレスを
伝送するために使用され、その各アドレスは上記制限さ
れた数よりも大きな数のビツトを有し且つ上記外部記憶
手段中の各位置をアドレスするために使用されるように
されており、 命令語の制御の下に、命令受渡しサイク
ルあるいは命令実行サイクルに適切な制御信号を発生す
る制御手段と、 語蓄積手段であって、供給されるアド
レスに応答して該語蓄積手段中のアドレス可能な位置を
選択するデコーダ手段と、命令受渡しサイクルと命令実
行サイクルの期間に上記制御信号に応答して上記語蓄積
手段のアドレスされた位置の内容を上記第２のバス手段
へ供給する手段とを有する語蓄積手段と、 複数個のレ
ジスタ手段と、 命令受渡しサイクル期間に生成された制御信号に応答
して、上記第１のバス手段上の受信された命令語の各部
分を上記レジスタ手段の第１のものと第２のものとに収
容させる手段と、を備え、上記制御手段は各命令実行サ
イクル期間に動作して上記レジスタ手段の第１のものの
内容に従って制御信号を生成するようにされており、
更に、各命令受渡しサイクル及び命令実行サイクル期間
に供給される制御信号に応答して、上記レジスタ手段の
第２のものと上記レジスタ手段の他のものとのうちの適
切なものの内容を上記語蓄積手段のデコーダ手段へ供給
する手段を備え、 上記第１のバス手段の制限された数
の導体を介して上記電子的制御装置へ伝送される各命令
語中に含まれていて上記レジスタ手段の第２のものに収
容される比較的少数のビツトによって、上記外部記憶手
段中の位置をアドレスするために必要な上記制限された
数よりも大きな数のビツトを有するアドレスを上記第２
のバス手段上に生成するようにされた、電子的制御装置
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US29368072A | 1972-10-02 | 1972-10-02 | |
| US293680 | 1972-10-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5412237A JPS5412237A (en) | 1979-01-29 |
| JPS605979B2 true JPS605979B2 (ja) | 1985-02-15 |
Family
ID=23130084
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11042173A Expired JPS5416179B2 (ja) | 1972-10-02 | 1973-10-01 | |
| JP53075301A Expired JPS605979B2 (ja) | 1972-10-02 | 1978-06-20 | 電子的制御装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11042173A Expired JPS5416179B2 (ja) | 1972-10-02 | 1973-10-01 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US3798615A (ja) |
| JP (2) | JPS5416179B2 (ja) |
| CA (1) | CA1016656A (ja) |
| DE (2) | DE2349253C3 (ja) |
| FR (1) | FR2205229A5 (ja) |
| GB (2) | GB1443972A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4050058A (en) * | 1973-12-26 | 1977-09-20 | Xerox Corporation | Microprocessor with parallel operation |
| GB1507178A (en) * | 1974-10-30 | 1978-04-12 | Motorola Inc | Microprocessor integrated circuit and chip |
| US4101967A (en) * | 1976-05-19 | 1978-07-18 | Tendy Electronics Co. | Single bit logic microprocessor |
| US4167781A (en) * | 1976-10-12 | 1979-09-11 | Fairchild Camera And Instrument Corporation | Microprocessor system having a single central processing unit shared by a plurality of subsystems each having a memory |
| US4217638A (en) * | 1977-05-19 | 1980-08-12 | Tokyo Shibaura Electric Co., Ltd. | Data-processing apparatus and method |
| US4434461A (en) | 1980-09-15 | 1984-02-28 | Motorola, Inc. | Microprocessor with duplicate registers for processing interrupts |
| JPS5757345A (en) * | 1980-09-24 | 1982-04-06 | Toshiba Corp | Data controller |
| US4630195A (en) * | 1984-05-31 | 1986-12-16 | International Business Machines Corporation | Data processing system with CPU register to register data transfers overlapped with data transfer to and from main storage |
| FR2606183B1 (fr) * | 1986-10-31 | 1991-11-29 | Thomson Csf | Sequenceur d'acces direct memoire |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3268874A (en) * | 1962-12-03 | 1966-08-23 | Burroughs Corp | Computer multi-register linkage with a memory unit |
| US3290658A (en) * | 1963-12-11 | 1966-12-06 | Rca Corp | Electronic computer with interrupt facility |
| US3374465A (en) * | 1965-03-19 | 1968-03-19 | Hughes Aircraft Co | Multiprocessor system having floating executive control |
| US3487368A (en) * | 1965-04-06 | 1969-12-30 | Gen Electric | Variable length accumulator in a data processing system |
| US3373408A (en) * | 1965-04-16 | 1968-03-12 | Rca Corp | Computer capable of switching between programs without storage and retrieval of the contents of operation registers |
| US3373407A (en) * | 1965-08-02 | 1968-03-12 | Rca Corp | Scratch pad computer system |
| US3387283A (en) * | 1966-02-07 | 1968-06-04 | Ibm | Addressing system |
| NO119615B (ja) * | 1966-02-25 | 1970-06-08 | Ericsson Telefon Ab L M | |
| US3611315A (en) * | 1968-10-09 | 1971-10-05 | Hitachi Ltd | Memory control system for controlling a buffer memory |
| US3701977A (en) * | 1969-10-27 | 1972-10-31 | Delaware Sds Inc | General purpose digital computer |
| DE2028931B2 (de) * | 1970-06-12 | 1972-12-21 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Digitale rechenmaschine mit mehreren akkumulatorregistern |
-
1972
- 1972-10-02 US US00293680A patent/US3798615A/en not_active Expired - Lifetime
-
1973
- 1973-09-27 GB GB1051775A patent/GB1443972A/en not_active Expired
- 1973-09-27 GB GB4526873A patent/GB1443971A/en not_active Expired
- 1973-10-01 DE DE2349253A patent/DE2349253C3/de not_active Expired
- 1973-10-01 JP JP11042173A patent/JPS5416179B2/ja not_active Expired
- 1973-10-01 DE DE2365778*A patent/DE2365778A1/de active Pending
- 1973-10-01 CA CA182,253A patent/CA1016656A/en not_active Expired
- 1973-10-02 FR FR7335242A patent/FR2205229A5/fr not_active Expired
-
1978
- 1978-06-20 JP JP53075301A patent/JPS605979B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE2365778A1 (de) | 1976-03-18 |
| JPS5412237A (en) | 1979-01-29 |
| DE2349253B2 (de) | 1979-09-06 |
| JPS5416179B2 (ja) | 1979-06-20 |
| GB1443972A (en) | 1976-07-28 |
| DE2349253C3 (de) | 1980-06-12 |
| DE2349253A1 (de) | 1974-04-11 |
| US3798615A (en) | 1974-03-19 |
| GB1443971A (en) | 1976-07-28 |
| CA1016656A (en) | 1977-08-30 |
| FR2205229A5 (ja) | 1974-05-24 |
| JPS4973944A (ja) | 1974-07-17 |
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