JPS6242186A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は表示画面上に２種類以上の色又は濃淡で表示す
ることのできる表示装置に関するものである。

従来の技術 視覚的情報全カラー表示又は輝度を変えた表示をするこ
とは既に公知である。

第３図は従来の表示装置の構成の一例金示している。第
３図において、１．２．３はそれぞれＣＰＵから送られ
るアドレス信号、書き込み命令。

データ信号である。４はリフレッシュメモリ８ａ。

ｓｂ、ａｃのアドレスデコード回路である。５ａ。

ｓｂ、ｅｉｃはアドレスデコード回路４の出力で、アド
レス信号１がリフレッシュメモリＢａ、ａｂ、。

８ｃｉ選択している時にアクティブとなるＯ上記アドレ
スデコード回路４の出力５ａ、５ｂ、５ｃと書き込み命
令２が書き込み制御回路６に入力され、書き込み許可信
号７ａ、７ｂ、７ｃによりデータ信号３の内容がリフレ
ッシュメモリ８　ａ、８））。

８ｃに書き込まれる。リフレッシュメモリ８ａ。

ａｂ、８ｃは表示画面の各画素に対応する容量のメモリ
を有し、各々のメモリに各々の情報が書き込まれる。こ
のようにして表示すべき画面データが書き込まれたなら
ば、読出し制御回路９によってリフレッシュメモリ８ａ
、８ｂ、８ｃから読み出されたデータはシフトレジスタ
１０ａ　、　１　ｏｂ。

１０ｃからＣＲＴ（表示手段）１１の電子ビームの動き
と同期して各画素に対応する３ビツトのデータが順次出
力され、ＣＲＴｌｌの表示画面上に所望の画面を表示す
る。この例の場合、３ビツトの情報が存在するため全部
で８色の色又は８階調の輝度が表現できる。

このように多色表示又は多輝度表示を実現すれば、単純
な白黒表示に比較し、視認性が高まり読み取り時間を短
縮することができる。更に一つの表示画面上に複数の情
報を同時に表示することが可能になる。

発明が解決しようとする問題点 しかしながら、上記従来の表示装置ではＣＲＴの表示面
の一部分または全部分の表示データまたは表示色を変更
したい場合、ＣＰＵからの書き込み用のデータ信号がり
フレッシュメモリ８＆。

８ｂ、８ｃに直接接続されているため、リフレッシュメ
モリ８ａ、８ｂ、８ｃの書き換え全部々に行なわなけれ
ばならないという問題があった。そのため、早い応答時
間で上記変更を行うことは困帷であった。

本発明はこのような従来の問題を解決するものであり、
１回のりフレッシュメモリアクセスで表示データ又は表
示色を変更できる優れた表示装置を提供することを目的
とするものである。

問題点を解決するだめの手段 本発明は上記目的を達成するために、前記リフレッシュ
メモリと１対１に対応し、前記リフレッシュメモリのも
つ同時アクセス可能ビット数と同じビット数をもつデー
タ蓄積レジスタを設け、前記各データ蓄積レジスタの内
容を前記各リフレッシュメモリへ同時に書き込むこと全
可能にするようにしたものである。

作　　　用 したがって、本発明によれば、表示色や表示データを変
更する場合に、リフレッシュメモリの書き換えのために
ＣＰＵがリフレッシュメモリをアクセスする回数を著し
く少なくするという効果を有する。

実施例 以下、本発明の実施例と構成について図面とともに説明
する。第１図は本発明の一実施例を示すものである。こ
の図において第３図と共通する部分には同一の符号が付
されている。１３　ａ　、１３ｂ。

１３Ｃはリフレッシュメモリｓａ、ａｂ、ｓｃに対する
アドレス信号１がデコードされた信号１２と、ＣＰＵか
ら送られる書き込み命令２とデータ信号３を入力とした
各リフレッシュメモリ８ａ。

８ｂ、Ｂｃに対する書き込み制御回路である。この書き
込み制御回路１３ａは第２図に示す構成となっている。

１３ｂ　、　１３ｃも同様である。すなわち、アドレス
デコード信号１２と、ＣＰＵからの書き込み命令２を入
力とするＡＮＤゲート回路１６と、ＡＮＤゲート回路１
６の出力とデータ信号３ｆ、入力とするＡＮＤゲート回
路１７とから成り、アドレスデコード信号１２と書き込
み命令２によってＡＮＤゲート回路１６が制御され、ア
ドレスデコード信号１２と書き込み命令２が存在する時
だけデータ信号３の情報がＡＮＤゲート回路１７の出力
に伝達され、リフレッシュメモリ８ａ。

８ｂ、８Ｃへの書き込み許可信号１５ａ、１５ｂ。

１６ｃとなっている０１４ａ、１＋ｂ、１４ｃは前記デ
ータ蓄積レジスタであり、リフレッシュメモリ８ａ、８
ｂ、８ｃへ書き込まれうるデータを蓄積している。

次に上記実施例の動作について説明する。上記実施例に
おいて例えば表示装置１１が８色表示可能のカラーＣＲ
Ｔ装置とし、リフレッシュメモリ８ｄが赤のデータ、８
ｂが緑のデータ、８ｃが青のデータを記憶しているもの
とし、リフレッシュメモリ８ａ　、ａｂ　、８ｃはＣＰ
Ｕの同一アドレスに割り付けられており、従って表示装
置１１の表示画面の一画素は３つのりフレッシュメモリ
上の各々１ビツトの合成画素であるが、ＣＰＵからみる
と同一アドレスの１ビツトであるものとする。

また、リフレッシュメモリｓａ、ｓｂ、ｓｃは各々１ワ
一ド当ｐｍビットとし、その容量は表示装置１１の１画
面分以上の容量があるものとする。

従って、データ蓄積レジスタ１４ａ、１４ｂ。

１４ｃも各々ｍビットのレジスタである。

今、１つの例として表示装置１１上のある１ドントの表
示内容を黄色に変更する場合について説明する。この時
、上述したように表示装置１１上の１ドツトはリフレッ
シュメモリｓａ、ｓｂ。

８Ｃの各々の同一アドレス内の同一ビット位置と対応し
ているので上記１ビツトのＣＰＵからみたりフレッシュ
メモリ８ａ、８ｂ、８ｃのアドレスを第ｎ番地、ビット
位置を第１ビツトとする。黄色は赤色と緑色の合成で表
示できるためＣＰＵはリフレッシュメモリ８ａと８ｂの
第ｎ番地の第１ビツトに１″ｆ、書き込めばよいことに
なる。そのためにまずＣＰＵはデータ蓄積レジスタ１４
ａと１４ｂの第１ビツトに１を、１４ｃの第Ｘビットに
０を書き込む。データ蓄積レジスタ１４ａ。

１４ｂ、１４ｃの第Ｘビット以外のｍ　−１ビツトの内
容は何であってもかまわない。この準備が終わった段階
でＣＰＵは第ｎ番地に対し書き込み命令を実行する。こ
の時の書込みデータの内容はｍビットのうち第Ｘビット
を１に、残りのｍ　−１ビツトＩｏとする。ＣＰＵから
アドレスｎがアドレス信号１を経由してアドレスデコー
ド回路４に入る。ｎ番地がリフレッシュメモリ８ａ、８
ｂ。

８Ｃのアドレスであるため、アドレスデコード回路４の
出力１２はアクティブとなる。アドレスｎと同時にＣＰ
Ｕから書き込み命令２が出力され、ＡＮＤゲート回路１
６がアクティブとなる。データ信号３は上述した通り第
１ビツトだけが１で他は０となっているため、ＡＮＤゲ
〜ト回路１６の出力とｍ本のデータ信号全入力とするｍ
個のＡＮ残りのｍ　−ｉ個のＡＮＤゲート回路１７はア
クティブにならない。従ってリフレッシュメモリ８ａ。

ｓｂ、ｓｃの各々のうち、第Ｘビット目に対応するリフ
レッシュメモリだけに書き込み許可信号１５ａ、１６ｂ
、１５ｃ７％与えられ、残す０１Ｊｙレノシユメモリに
は書き込み許可信号は与えられないことになる。書き込
み許可信号１５ａ、１５ｂ。

１５ｃが、リフレノ’／　ユメモリ８ａ、８ｂ、８ｃに
与えられる時の書き込みデータはデータ蓄積レジスタ１
４ａ、１４ｂ、１４ｃの内容が与えられる。この動作に
よって第Ｘビット目に対応するリフレッシュメモリにだ
けデータ蓄積レジスタ１４ａ。

１４ｂ、１４ｃの第Ｘビット目の内容が書き込まれ、他
のリフレッシュメモリには書き込み許可信号が与えられ
ないため、リフレッシュメモリの内容がそのまま残るこ
とになり、所望の１ドツトだけが黄色に変更される。

このように上記実施例によればデータ蓄積レジスタ１４
ａ　、　１４ｂ　、　１４Ｇに表示したい色をセットし
た後にＣＰＵからリフレッシュメモリ８ａ、４ａｂ　、
ｓｃに対して色を変更したいビットｆｃ１にしたデータ
を書き込み動作を行うことによって表示色全変更するこ
とができるという利点を有する。

発明の効果 本発明は上記実施例から明らかなように、書き込みデー
タを記憶するレジスタ金持ち、このレジスタの内容１ｃ
ＰＵの書き込みデータでマスクしてリフレッシュメモリ
に書き込めるようにしたものであり、表示色２表示デー
タの融通性のある変更を迅速に行うことができるという
利点を有する。

そして一般に表示色９表示データの変更を、画面品質の
低下なしに行うためにはＣＰＵからリフレッシュメモリ
をアクセスする時にハードウェア的またはソフトウェア
的にタイミングを見はからって行う必要があるため、処
理速度が落ち易いという避は難い欠点があるが、本発明
ではりフレッシュメモリに対するＣＰＵのアクセスは１
回で済ませることができるので上記利点はより大きな効
果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例における表示装置のブロック
図、第２図は第１図の書き込み制御回路の構成を示す回
路図、第３図は従来の表示装置のブロック図である。 １・・・・・・アドレス信号、２・・・・・・書き込み
命令、３・・・・・・データ信号、４・・・・・・アド
レスデコード回路、５ａ、５ｂ、６ｃ、１２・・・・・
・アドレスデコード出力信号、６，１３ａ、１３１）、
１３ｃｍ・・−書き込み制御回路、７ａ〜γｃ、１５ａ
〜１５Ｇ・・・・・・書き込み許可信号、８ａ〜８Ｃ・
・・・・・リフレッシュメモリ、９・・・・・・読出制
御回路、１０ａ〜１０Ｃ・・・・・・シフトレジスタ、
１１・・・・・・表示！、１４ａ〜１４ｃ・・・・・・
データ蓄積レジスタ、１６．１７・・、、、、ＡＮＤゲ
ート回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第２
図

Claims (1)

【特許請求の範囲】
1. 表示手段の表示画面の各画素に対応して複数ビットが割
   当てられて表示データを記憶し、前記ビット数と同じ数
   のリフレッシュメモリを有する記憶装置と、前記記憶装
   置の各リフレッシュメモリと１対１に対応し、前記記憶
   装置の各リフレッシュメモリのもつ同時アクセス可能な
   ビット数と同じビット数のデータ蓄積レジスタと、前記
   各データ蓄積レジスタの内容を前記記憶装置へ複数ビッ
   ト同時に書き込むことができる書き込み制御回路とを具
   備し、ＣＰＵが前記記憶装置に対して書き込みを行う際
   に、前記ＣＰＵによって指定された１つのアドレスに対
   して、前記データ蓄積レジスタの内容を前記ＣＰＵから
   のデータでマスクして前記各リフレッシュメモリへ同時
   に書き込むことを特徴とする表示装置。