JPH0719136B2 - 表示装置 - Google Patents
表示装置Info
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- JPH0719136B2 JPH0719136B2 JP60182086A JP18208685A JPH0719136B2 JP H0719136 B2 JPH0719136 B2 JP H0719136B2 JP 60182086 A JP60182086 A JP 60182086A JP 18208685 A JP18208685 A JP 18208685A JP H0719136 B2 JPH0719136 B2 JP H0719136B2
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- JP
- Japan
- Prior art keywords
- cpu
- data
- display
- refresh
- address
- Prior art date
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は表示画面上に２種類以上の色又は濃淡で表示す
ることのできる表示装置に関するものである。
ることのできる表示装置に関するものである。
従来の技術 視覚的情報をカラー表示又は輝度を変えた表示をするこ
とは既に公知である。
とは既に公知である。
第３図は従来の表示装置の構成の一例を示している。第
３図において、1,2,3はそれぞれCPUから送られるアドレ
ス信号，書き込み命令，データ信号である。４はリフレ
ッシュメモリ8a,8b,8cのアドレスデコード回路である。
5a,5b,5cはアドレスデコード回路４の出力で、アドレス
信号１がリフレッシュメモリ8a,8b,8cを選択している時
にアクティブとなる。上記アドレスデコード回路４の出
力5a,5b,5cと書き込み命令２が書き込み制御回路６に入
力され、書き込み許可信号7a,7b,7cによりデータ信号３
の内容がリフレッシュメモリ8a,8b,8cに書き込まれる。
なお、書き込み位置の指定は、CPU（図示せず）が各々
リフレッシュメモリ8a、8b、8cに対して各々アドレス指
定する。リフレッシュメモリ8a,8b,8cは表示画面の各画
素に対応する容量のメモリを有し、各々のメモリに各々
の情報が書き込まれる。このようにして表示すべき画面
データが書き込まれたならば、読出し制御回路９によっ
てリフレッシュメモリ8a,8b,8cから読み出されたデータ
はシフトレジスタ10a,10b,10cからCRT（表示手段）11の
電子ビームの動きと同期して各画素に対応する３ビット
のデータが順次出力され、CRT11の表示画面上に所望の
画面を表示する。この例の場合、３ビットの情報が存在
するため全部で８色の色又は８階調の輝度が表現でき
る。
３図において、1,2,3はそれぞれCPUから送られるアドレ
ス信号，書き込み命令，データ信号である。４はリフレ
ッシュメモリ8a,8b,8cのアドレスデコード回路である。
5a,5b,5cはアドレスデコード回路４の出力で、アドレス
信号１がリフレッシュメモリ8a,8b,8cを選択している時
にアクティブとなる。上記アドレスデコード回路４の出
力5a,5b,5cと書き込み命令２が書き込み制御回路６に入
力され、書き込み許可信号7a,7b,7cによりデータ信号３
の内容がリフレッシュメモリ8a,8b,8cに書き込まれる。
なお、書き込み位置の指定は、CPU（図示せず）が各々
リフレッシュメモリ8a、8b、8cに対して各々アドレス指
定する。リフレッシュメモリ8a,8b,8cは表示画面の各画
素に対応する容量のメモリを有し、各々のメモリに各々
の情報が書き込まれる。このようにして表示すべき画面
データが書き込まれたならば、読出し制御回路９によっ
てリフレッシュメモリ8a,8b,8cから読み出されたデータ
はシフトレジスタ10a,10b,10cからCRT（表示手段）11の
電子ビームの動きと同期して各画素に対応する３ビット
のデータが順次出力され、CRT11の表示画面上に所望の
画面を表示する。この例の場合、３ビットの情報が存在
するため全部で８色の色又は８階調の輝度が表現でき
る。
このように多色表示又は多輝度表示を実現すれば、単純
な白黒表示に比較し、視認性が高まり読み取り時間を短
縮することができる。更に一つの表示画面上に複数の情
報を同時に表示することが可能になる。
な白黒表示に比較し、視認性が高まり読み取り時間を短
縮することができる。更に一つの表示画面上に複数の情
報を同時に表示することが可能になる。
発明が解決しようとする問題点 しかしながら、上記従来の表示装置ではCRTの表示面の
一部分または全部分の表示データまたは表示色を変更し
たい場合、CPUからの書き込み用のデータ信号がリフレ
ッシュメモリ8a,8b,8cに直接接続されているため、リフ
レッシュメモリ8a,8b,8cの書き換えを個々に行なわなけ
ればならないという問題があった。そのため、早い応答
時間で上記変更を行うことは困難であった。
一部分または全部分の表示データまたは表示色を変更し
たい場合、CPUからの書き込み用のデータ信号がリフレ
ッシュメモリ8a,8b,8cに直接接続されているため、リフ
レッシュメモリ8a,8b,8cの書き換えを個々に行なわなけ
ればならないという問題があった。そのため、早い応答
時間で上記変更を行うことは困難であった。
本発明はこのような従来の問題を解決するものであり、
従来の３回のリフレッシュメモリアクセスを１回で行
い、指定アドレスに対して表示データ又は表示色を変更
できる優れた表示装置を提供することを目的とするもの
である。
従来の３回のリフレッシュメモリアクセスを１回で行
い、指定アドレスに対して表示データ又は表示色を変更
できる優れた表示装置を提供することを目的とするもの
である。
問題点を解決するための手段 本発明は上記目的を達成するために、前記リフレッシュ
メモリと１対１に対応し、前記リフレッシュメモリのも
つ同時アクセス可能ビット数と同じビット数をもつデー
タ蓄積レジスタを設け、前記各データ蓄積レジスタの内
容を前記各リフレッシュメモリへ同時に書き込むことを
可能にするようにしたものである。
メモリと１対１に対応し、前記リフレッシュメモリのも
つ同時アクセス可能ビット数と同じビット数をもつデー
タ蓄積レジスタを設け、前記各データ蓄積レジスタの内
容を前記各リフレッシュメモリへ同時に書き込むことを
可能にするようにしたものである。
作用 したがって、本発明によれば、表示色や表示データを変
更する場合に、リフレッシュメモリの書き換えのために
CPUがリフレッシュメモリをアクセスする回数を著しく
少なくするという効果を有する。
更する場合に、リフレッシュメモリの書き換えのために
CPUがリフレッシュメモリをアクセスする回数を著しく
少なくするという効果を有する。
実施例 以下、本発明の実施例と構成について図面とともに説明
する。第１図は本発明の一実施例を示すものである。こ
の図において第３図と共通する部分には同一の符号が付
されている。13a,13b,13cはリフレッシュメモリ8a,8b,8
cに対するアドレス信号１がデコードされた信号12と、C
PUから送られる書き込み命令２とデータ信号３を入力と
した各リフレッシュメモリ8a,8b,8cに対する書き込み制
御回路である。この書き込み制御回路13aは第２図に示
す構成となっている。13b,13cも同様である。すなわ
ち、アドレスデコード信号12と、CPUからの書き込み命
令２を入力とするANDゲート回路16と、ANDゲート回路16
の出力とデータ信号３を入力するANDゲート回路17とか
ら成り、アドレスデコード信号12と書き込み命令２によ
ってANDゲート回路16が制御され、アドレスデコード信
号12と書き込み命令２が存在する時だけデータ信号３の
情報がANDゲート回路17の出力に伝達され、リフレッシ
ュメモリ8a,8b,8cへの書き込み許可信号15a,15b,15cと
なっている。14a,14b,14cは前記データ蓄積レジスタで
あり、リフレッシュメモリ8a,8b,8cへ書き込まれうるデ
ータを蓄積している。
する。第１図は本発明の一実施例を示すものである。こ
の図において第３図と共通する部分には同一の符号が付
されている。13a,13b,13cはリフレッシュメモリ8a,8b,8
cに対するアドレス信号１がデコードされた信号12と、C
PUから送られる書き込み命令２とデータ信号３を入力と
した各リフレッシュメモリ8a,8b,8cに対する書き込み制
御回路である。この書き込み制御回路13aは第２図に示
す構成となっている。13b,13cも同様である。すなわ
ち、アドレスデコード信号12と、CPUからの書き込み命
令２を入力とするANDゲート回路16と、ANDゲート回路16
の出力とデータ信号３を入力するANDゲート回路17とか
ら成り、アドレスデコード信号12と書き込み命令２によ
ってANDゲート回路16が制御され、アドレスデコード信
号12と書き込み命令２が存在する時だけデータ信号３の
情報がANDゲート回路17の出力に伝達され、リフレッシ
ュメモリ8a,8b,8cへの書き込み許可信号15a,15b,15cと
なっている。14a,14b,14cは前記データ蓄積レジスタで
あり、リフレッシュメモリ8a,8b,8cへ書き込まれうるデ
ータを蓄積している。
次に上記実施例の動作について説明する。上記実施例に
おいて例えば表示装置11が８色表示可能のカラーCRT装
置とし、リフレッシュメモリ8aが赤のデータ、8bが緑の
データ、8cが青のデータを記憶しているものとし、リフ
レッシュメモリ8a,8b,8cはCPUの同一アドレスに割り付
けられている。書き込み位置の指定については、CPU
（図示せず）が各々リフレッシュメモリ8a、8b、8cに対
して同一アドレスで指定する。表示装置11の表示画面の
一画素は３つのリフレッシュメモリ上の各々１ビットの
合成画素であるが、CPUからみると同一アドレスの１ビ
ットに割り当てられている。また、リフレッシュメモリ
8a,8b,8cは各々１ワード当りｍビットとし、その容量は
表示装置11の１画面分以上の容量があるものとする。従
って、データ蓄積レジスタ14a,14b,14cも各々ｍビット
のレジスタである。なお、表示装置11の表示内容の変更
データは、CPU（図示せず）が各々データ蓄積レジスタ1
4a、14b、14cのｍビット内、同一ビット位置に対して入
力する。
おいて例えば表示装置11が８色表示可能のカラーCRT装
置とし、リフレッシュメモリ8aが赤のデータ、8bが緑の
データ、8cが青のデータを記憶しているものとし、リフ
レッシュメモリ8a,8b,8cはCPUの同一アドレスに割り付
けられている。書き込み位置の指定については、CPU
（図示せず）が各々リフレッシュメモリ8a、8b、8cに対
して同一アドレスで指定する。表示装置11の表示画面の
一画素は３つのリフレッシュメモリ上の各々１ビットの
合成画素であるが、CPUからみると同一アドレスの１ビ
ットに割り当てられている。また、リフレッシュメモリ
8a,8b,8cは各々１ワード当りｍビットとし、その容量は
表示装置11の１画面分以上の容量があるものとする。従
って、データ蓄積レジスタ14a,14b,14cも各々ｍビット
のレジスタである。なお、表示装置11の表示内容の変更
データは、CPU（図示せず）が各々データ蓄積レジスタ1
4a、14b、14cのｍビット内、同一ビット位置に対して入
力する。
今、１つの例として表示装置11上のある１ドットの表示
内容を黄色に変更する場合について説明する。この時、
上述したように表示装置11上の１ドットはリフレッシュ
メモリ8a,8b,8cの各々の同一アドレス内の同一ビット位
置と対応しているので上記１ビットのCPUからみたリフ
レッシュメモリ8a,8b,8cのアドレスを第ｎ番地、ビット
位置を第ｘビットとする。黄色は赤色と緑色の合成で表
示できるためCPUはリフレッシュメモリ8aと8bの第ｎ番
地の第ｘビットに１を書き込み、リフレッシュメモリ8c
の第ｎ番地の第ｘビットに０を書き込めればよいことに
なる。そのためにまずCPUはデータ蓄積レジスタ14aと14
bの第ｘビットに１を、14cの第ｘビットに０を書き込
む。データ蓄積レジスタ14a,14b,14cの第ｘビット以外
のｍ−１ビットの内容は何であってもかまわない。この
準備が終わった段階でCPUは第ｎ番地に対し書き込み命
令を実行する。この時の書込みデータの内容はｍビット
のうち第ｘビットを１に、残りのｍ−１ビットを０とす
る。CPUからアドレスｎがアドレス信号１を経由してア
ドレスデコード回路４に入る。ｎ番地がリフレッシュメ
モリ8a,8b,8cのアドレスであるため、アドレスデコード
回路４の出力12はアクティブとなる。アドレスｎと同時
にCPUから書き込み命令２が出力され、ANDゲート回路16
がアクティブとなる。データ信号３は上述した通り第ｘ
ビットだけが１で他は０となっているため、ANDゲート
回路16の出力とｍ本のデータ信号を入力とするｍ個のAN
Dゲート回路17のうち、第ｘビットに対応する１つのAND
ゲート回路17だけがアクティブとなり、残りのｍ−１個
のANDゲート回路17はアクティブにならない。従ってリ
フレッシュメモリ8a,8b,8cの各々のうち、第ｘビット目
に対応するリフレッシュメモリだけに書き込み許可信号
15a,15b,15cが与えられ、残りのリフレッシュメモリに
は書き込み許可信号は与えられないことになる。書き込
み許可信号15a,15b,15cが、リフレッシュメモリ8a,8b,8
cに与えられる時の書き込みデータはデータ蓄積レジス
タ14a,14b,14cの内容が与えられる。この動作によって
第ｘビット目に対応するリフレッシュメモリにだけデー
タ蓄積レジスタ14a,14b,14cの第ｘビット目の内容が書
き込まれ、他のリフレッシュメモリには書き込み許可信
号が与えられないため、リフレッシュメモリの内容がそ
のまま残ることになり、所望の１ドットだけが黄色に変
更される。
内容を黄色に変更する場合について説明する。この時、
上述したように表示装置11上の１ドットはリフレッシュ
メモリ8a,8b,8cの各々の同一アドレス内の同一ビット位
置と対応しているので上記１ビットのCPUからみたリフ
レッシュメモリ8a,8b,8cのアドレスを第ｎ番地、ビット
位置を第ｘビットとする。黄色は赤色と緑色の合成で表
示できるためCPUはリフレッシュメモリ8aと8bの第ｎ番
地の第ｘビットに１を書き込み、リフレッシュメモリ8c
の第ｎ番地の第ｘビットに０を書き込めればよいことに
なる。そのためにまずCPUはデータ蓄積レジスタ14aと14
bの第ｘビットに１を、14cの第ｘビットに０を書き込
む。データ蓄積レジスタ14a,14b,14cの第ｘビット以外
のｍ−１ビットの内容は何であってもかまわない。この
準備が終わった段階でCPUは第ｎ番地に対し書き込み命
令を実行する。この時の書込みデータの内容はｍビット
のうち第ｘビットを１に、残りのｍ−１ビットを０とす
る。CPUからアドレスｎがアドレス信号１を経由してア
ドレスデコード回路４に入る。ｎ番地がリフレッシュメ
モリ8a,8b,8cのアドレスであるため、アドレスデコード
回路４の出力12はアクティブとなる。アドレスｎと同時
にCPUから書き込み命令２が出力され、ANDゲート回路16
がアクティブとなる。データ信号３は上述した通り第ｘ
ビットだけが１で他は０となっているため、ANDゲート
回路16の出力とｍ本のデータ信号を入力とするｍ個のAN
Dゲート回路17のうち、第ｘビットに対応する１つのAND
ゲート回路17だけがアクティブとなり、残りのｍ−１個
のANDゲート回路17はアクティブにならない。従ってリ
フレッシュメモリ8a,8b,8cの各々のうち、第ｘビット目
に対応するリフレッシュメモリだけに書き込み許可信号
15a,15b,15cが与えられ、残りのリフレッシュメモリに
は書き込み許可信号は与えられないことになる。書き込
み許可信号15a,15b,15cが、リフレッシュメモリ8a,8b,8
cに与えられる時の書き込みデータはデータ蓄積レジス
タ14a,14b,14cの内容が与えられる。この動作によって
第ｘビット目に対応するリフレッシュメモリにだけデー
タ蓄積レジスタ14a,14b,14cの第ｘビット目の内容が書
き込まれ、他のリフレッシュメモリには書き込み許可信
号が与えられないため、リフレッシュメモリの内容がそ
のまま残ることになり、所望の１ドットだけが黄色に変
更される。
このように上記実施例によればデータ蓄積レジスタ14a,
14b,14cに表示したい色をセットした後にCPUからリフレ
ッシュメモリ8a,8b,8cに対して色を変更したいビットを
１にしたデータを書き込み動作を行うことによって表示
色を変更することができるという利点を有する。
14b,14cに表示したい色をセットした後にCPUからリフレ
ッシュメモリ8a,8b,8cに対して色を変更したいビットを
１にしたデータを書き込み動作を行うことによって表示
色を変更することができるという利点を有する。
発明の効果 本発明は上記実施例から明らかなように、表示データを
記憶するレジスタを持ち、このレジスタの内容をCPUの
書き込みデータでビット位置を指定してリフレッシュメ
モリに書き込めるようにしたものであり、表示色，表示
データの融通性のある変更を迅速に行うことができると
いう利点を有する。
記憶するレジスタを持ち、このレジスタの内容をCPUの
書き込みデータでビット位置を指定してリフレッシュメ
モリに書き込めるようにしたものであり、表示色，表示
データの融通性のある変更を迅速に行うことができると
いう利点を有する。
そして一般に表示色，表示データの変更を、画面品質の
低下なしに行うためにはCPUからリフレッシュメモリを
アクセスする時にハードウェア的またはソフトウェア的
にタイミングを見はからって行う必要があるため、処理
速度が落ち易いという避け難い欠点があるが、本発明で
はリフレッシュメモリの一つのアドレスに対するCPUの
書き込みアクセスは従来の３回に比べて１回で済ませる
ことができる。
低下なしに行うためにはCPUからリフレッシュメモリを
アクセスする時にハードウェア的またはソフトウェア的
にタイミングを見はからって行う必要があるため、処理
速度が落ち易いという避け難い欠点があるが、本発明で
はリフレッシュメモリの一つのアドレスに対するCPUの
書き込みアクセスは従来の３回に比べて１回で済ませる
ことができる。
また、CPUのアクセス回数だけ見れば、本発明では、CPU
からデータ蓄積レジスタへのアクセスと、リフレッシュ
メモリへの書き込みアクセスとを合わせて、CPUのアク
セス回数は４回となるが、従来と比べると、CPUからリ
フレッシュメモリをアクセスするときにハードウェア的
またはソフトウェア的にタイミングを見はからって行う
必要がないため、処理速度を高速にすることができる。
からデータ蓄積レジスタへのアクセスと、リフレッシュ
メモリへの書き込みアクセスとを合わせて、CPUのアク
セス回数は４回となるが、従来と比べると、CPUからリ
フレッシュメモリをアクセスするときにハードウェア的
またはソフトウェア的にタイミングを見はからって行う
必要がないため、処理速度を高速にすることができる。
なお、リフレッシュメモリの書き込みにおけるｋ個のア
ドレス分に対する同一色への変更においては、従来で
は、各リフレッシュメモリへ3k回のアクセスを必要とす
るのに対し、本発明では、データ蓄積レジスタの内容を
変える必要がないため、リフレッシュメモリへｋ回アク
セスすればよいので、CPUは初めのデータ蓄積レジスタ
へのアクセスを含めると、３＋ｋ回のアクセスで済ませ
ることができるので、より高速化を図ることができると
いう効果を有する。
ドレス分に対する同一色への変更においては、従来で
は、各リフレッシュメモリへ3k回のアクセスを必要とす
るのに対し、本発明では、データ蓄積レジスタの内容を
変える必要がないため、リフレッシュメモリへｋ回アク
セスすればよいので、CPUは初めのデータ蓄積レジスタ
へのアクセスを含めると、３＋ｋ回のアクセスで済ませ
ることができるので、より高速化を図ることができると
いう効果を有する。
第１図は本発明の一実施例における表示装置のブロック
図、第２図は第１図の書き込み制御回路の構成を示す回
路図、第３図は従来の表示装置のブロック図である。 １……アドレス信号、２……書き込み命令、３……デー
タ信号、４……アドレスデコード回路,5a,5b,5c,12……
アドレスデコード出力信号、6,13a,13b,13c……書き込
み制御回路、7a〜7c,15a〜15c……書き込み許可信号、8
a〜8c……リフレッシュメモリ、９……読出制御回路、1
0a〜10c……シフトレジスタ、11……表示器、14a〜14c
……データ蓄積レジスタ、16,17……ANDゲート回路。
図、第２図は第１図の書き込み制御回路の構成を示す回
路図、第３図は従来の表示装置のブロック図である。 １……アドレス信号、２……書き込み命令、３……デー
タ信号、４……アドレスデコード回路,5a,5b,5c,12……
アドレスデコード出力信号、6,13a,13b,13c……書き込
み制御回路、7a〜7c,15a〜15c……書き込み許可信号、8
a〜8c……リフレッシュメモリ、９……読出制御回路、1
0a〜10c……シフトレジスタ、11……表示器、14a〜14c
……データ蓄積レジスタ、16,17……ANDゲート回路。
Claims (1)
- 【請求項１】表示手段の表示画面の各画素に対応して複
数ビットが割り当てられて表示データを記憶し、前記ビ
ット数と同じ数のリフレッシュメモリを有し、前記各リ
フレッシュメモリの複数ビットはCPUからみて同一アド
レスに割り当てられてCPUから書き込まれる記憶装置
と、前記記憶装置の各リフレッシュメモリと１対１に対
応し、前記記憶装置の各リフレッシュメモリのもつ同時
アクセス可能なビット数と同じビット数を有し、前記記
憶装置の各リフレッシュメモリの複数ビットに対する書
き込みの内容が、前記CPUによって蓄積されるデータ蓄
積レジスタと、前記各データ蓄積レジスタの内容を前記
記憶装置の各リフレッシュメモリへ前記CPUによって指
定された１つのアドレスに対して前記CPUの書き込みデ
ータでビット位置を指定して、複数ビット同時に書き込
む書き込み制御回路とを備えた表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182086A JPH0719136B2 (ja) | 1985-08-20 | 1985-08-20 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182086A JPH0719136B2 (ja) | 1985-08-20 | 1985-08-20 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6242186A JPS6242186A (ja) | 1987-02-24 |
| JPH0719136B2 true JPH0719136B2 (ja) | 1995-03-06 |
Family
ID=16112114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60182086A Expired - Lifetime JPH0719136B2 (ja) | 1985-08-20 | 1985-08-20 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719136B2 (ja) |
-
1985
- 1985-08-20 JP JP60182086A patent/JPH0719136B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6242186A (ja) | 1987-02-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |