JPS60182586A - メモリ集積回路 - Google Patents
メモリ集積回路Info
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- JPS60182586A JPS60182586A JP59038002A JP3800284A JPS60182586A JP S60182586 A JPS60182586 A JP S60182586A JP 59038002 A JP59038002 A JP 59038002A JP 3800284 A JP3800284 A JP 3800284A JP S60182586 A JPS60182586 A JP S60182586A
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- Japan
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- read
- address signal
- signal
- processor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Controls And Circuits For Display Device (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はメモリ集積回路、特に、陰極線管表示（ＣＲＴ
ディスプレイ）システムへの応用ヲ好適ならしめるデ二
アルポート機能を有するメモリ集積回路に関する。
ディスプレイ）システムへの応用ヲ好適ならしめるデ二
アルポート機能を有するメモリ集積回路に関する。
（従来技術の説明）
近年、マイクロプロセッサの進展に伴なって小型コンバ
クトナバーンナルコンピュータ、ワードプロセッサに代
表されるＯＡ機器およびホストコンビーータの端末とし
て機能するインテリジェントなワークステーション等が
著しい増製を示している。これらの各機器は、周知のよ
うに、主にキーホードとＣＲＴディスプレイとによって
マン・マシンインターフェイスをとっている。
クトナバーンナルコンピュータ、ワードプロセッサに代
表されるＯＡ機器およびホストコンビーータの端末とし
て機能するインテリジェントなワークステーション等が
著しい増製を示している。これらの各機器は、周知のよ
うに、主にキーホードとＣＲＴディスプレイとによって
マン・マシンインターフェイスをとっている。
ＣＲＴ：ｆイスプレイは、モノクロカラカラーへ、また
４０行２０列程度の文字のみを表示するキャラクタディ
スプレイから１０００ｘ１０００ ドツト、さらには４
０００Ｘ４０００ドツトに至る高解像贋グラフィックデ
ィスプレイへと発展しつつある。
４０行２０列程度の文字のみを表示するキャラクタディ
スプレイから１０００ｘ１０００ ドツト、さらには４
０００Ｘ４０００ドツトに至る高解像贋グラフィックデ
ィスプレイへと発展しつつある。
とυわけ、グラフィックディスプレイにおいては、ビッ
トマツプ方式の採用が主流となっているが、このビット
マツプ方式では、ＣＲＴディスプレイ上の１輝点情報（
１画素データ）をメモリの１ビツトに対応させるため、
画像情報の記憶用として極めて膨大なメモリ容量が必要
となシ、安価で大容量なメモリ集積回路の使用が必至と
なる。
トマツプ方式の採用が主流となっているが、このビット
マツプ方式では、ＣＲＴディスプレイ上の１輝点情報（
１画素データ）をメモリの１ビツトに対応させるため、
画像情報の記憶用として極めて膨大なメモリ容量が必要
となシ、安価で大容量なメモリ集積回路の使用が必至と
なる。
従来のこの種のメモリ集積回路としては、第１アドレス
信号および第２アドレス信号を同一端子から時分割入力
して随時に読出・書込が可能なＭＯ８ダイナミックメモ
リが採用されることが多い。このようなメモリ集積回路
は、マルチアドレス入力型であるため、少ない外部端子
数でメモリ容量を大きくすることができ、現在、汎用コ
ンピュータのメインメモリ等に広く使用されている。
信号および第２アドレス信号を同一端子から時分割入力
して随時に読出・書込が可能なＭＯ８ダイナミックメモ
リが採用されることが多い。このようなメモリ集積回路
は、マルチアドレス入力型であるため、少ない外部端子
数でメモリ容量を大きくすることができ、現在、汎用コ
ンピュータのメインメモリ等に広く使用されている。
その内部は、公知のように、前記第１アドレス信号と第
２アドレス信号それぞれを解読するための２群のデコー
ダと、該２群のデコーダによってアクセスされるように
マトリクス状に配列されたメモリセル群と、該メモリセ
ル群から読み出されたデータを増幅するためのセンスア
ンプと、アドレスバッファと、データバッファ等とを含
み構成されている。同一端子から時分割入力する第１ア
ドレス信号と第２アドレス信号とをそれぞれの時点でイ
ネ−グル化するために、２種のアドレスイネーブル信号
が必要になる。
２アドレス信号それぞれを解読するための２群のデコー
ダと、該２群のデコーダによってアクセスされるように
マトリクス状に配列されたメモリセル群と、該メモリセ
ル群から読み出されたデータを増幅するためのセンスア
ンプと、アドレスバッファと、データバッファ等とを含
み構成されている。同一端子から時分割入力する第１ア
ドレス信号と第２アドレス信号とをそれぞれの時点でイ
ネ−グル化するために、２種のアドレスイネーブル信号
が必要になる。
このような従来構成においては、アドレス（Ｋ号および
読出データのための入出力インターフェイス（入出力ボ
ート）は、１組のみであるため、前述のような画像情報
記憶メモ’）（ＶＲＡＭ）用として使用した場合には、
画像情報の更新を行なうだめのプロセッサからの更新デ
ータの書込みと、画像情報をＣＲＴに表示するための外
部への表示データの読出しとを同時には行なえないとい
う欠点がある。
読出データのための入出力インターフェイス（入出力ボ
ート）は、１組のみであるため、前述のような画像情報
記憶メモ’）（ＶＲＡＭ）用として使用した場合には、
画像情報の更新を行なうだめのプロセッサからの更新デ
ータの書込みと、画像情報をＣＲＴに表示するための外
部への表示データの読出しとを同時には行なえないとい
う欠点がある。
この欠点を解消するために、従来、画像表示最優先の立
場にたって、画像情報の表示期間中はプロセッサからＶ
ＲＡＭへのアクセスを禁止した状態で、画像情報を構成
する表示データをＶＲＡＭから外部へ次々に読み出し、
一方デイスプレイの帰線期間にプロセッサとの通信を行
なう方法や、プロセッサのＶＲＡＭアクセス期間の間隙
をぬってＶＲＡＭから画像情報を読み出す割殴込み制御
によるサイクルスチール手法が採用されている。
場にたって、画像情報の表示期間中はプロセッサからＶ
ＲＡＭへのアクセスを禁止した状態で、画像情報を構成
する表示データをＶＲＡＭから外部へ次々に読み出し、
一方デイスプレイの帰線期間にプロセッサとの通信を行
なう方法や、プロセッサのＶＲＡＭアクセス期間の間隙
をぬってＶＲＡＭから画像情報を読み出す割殴込み制御
によるサイクルスチール手法が採用されている。
しかしながら、これら２つの方法はいずれも。
ＣＲＴへの表示を最優先としているため、プロセッサの
動作効率が低重してしまうという欠点を生むことになる
。このため、プロセッサの個数を増やして、画像処理と
その他の処理とをそれぞれのフロセッサに分担させる方
策や、ＣＲＴダイス７”レイ制御専用ＬＳＩの採用によ
ってプロセッサの動作効率改善を図る方策が採られてい
るが、前記アクセス競合は全く非同期に発生するため、
根本的な問題解決に至っていない。
動作効率が低重してしまうという欠点を生むことになる
。このため、プロセッサの個数を増やして、画像処理と
その他の処理とをそれぞれのフロセッサに分担させる方
策や、ＣＲＴダイス７”レイ制御専用ＬＳＩの採用によ
ってプロセッサの動作効率改善を図る方策が採られてい
るが、前記アクセス競合は全く非同期に発生するため、
根本的な問題解決に至っていない。
（発明の目的）
本発明の目的は、プロセッサからのアクセスとＣＲＴデ
ィスプレイへの読み出しとを重複実行可能にしてアクセ
スの競合問題を根本的に解決したメモリ集積回路を提供
することにある。
ィスプレイへの読み出しとを重複実行可能にしてアクセ
スの競合問題を根本的に解決したメモリ集積回路を提供
することにある。
（発明の構成）
本発明の東横回路は、第１アドレス信号および第２アド
レス信号を同一ビンから時分割入力して隋時に読出・書
込が可能なメモリ集積回路において、データ移送モード
にすると前記第１アドレス信号によって指定される被数
個のメモリセルからセンスアンプに読み出されたデータ
を受け入れるデータレジスタと、前記データ移送モード
時にこのときの前記第２アドレス信号を解読するデコー
ダと、前記データレジスタにおいて前記デコーダ。
レス信号を同一ビンから時分割入力して隋時に読出・書
込が可能なメモリ集積回路において、データ移送モード
にすると前記第１アドレス信号によって指定される被数
個のメモリセルからセンスアンプに読み出されたデータ
を受け入れるデータレジスタと、前記データ移送モード
時にこのときの前記第２アドレス信号を解読するデコー
ダと、前記データレジスタにおいて前記デコーダ。
により指定されるビット位置を起点として前記データレ
ジスタの内容を外部へ順次読み出すだめのポートとを設
け、前記データ移送モード時を除いては前記ト１！時読
出・書込動作と前記読出動作とが互いに独立して同時に
行なえるようにしたことを特徴とする。
ジスタの内容を外部へ順次読み出すだめのポートとを設
け、前記データ移送モード時を除いては前記ト１！時読
出・書込動作と前記読出動作とが互いに独立して同時に
行なえるようにしたことを特徴とする。
（実施例の説明）
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例のブロック図を示す。
第１図を参照すると、本実施例は、ロウアドレスバソフ
ァＲＡＢと、カラムアドレスバッファＣＡＢと、４群の
ロウデコーダＲＤＯ，ＲＤＩ 。
ァＲＡＢと、カラムアドレスバッファＣＡＢと、４群の
ロウデコーダＲＤＯ，ＲＤＩ 。
ＲＬ）２およびＲＤ３と、４群のメモリセルアレイＭＡ
Ｏ，ＭＡＩ 、ＭＡ２およびＭＡ３と、４群のダミーセ
ルＤＣＯ，ＤＣＩ 、ＤＣ２およびＤＣ３と、４群の第
１カラムデコーダＣＩＯ，Ｃ１ｌ、Ｃ１２およびＣ１３
と、２群のセンスアンプＳＡＯおよびＳＡＩと、４群の
第２カラムデコーダＣ２０゜Ｃ２１、Ｃ２２およびＣ２
３と、４群のデータレジスタＤＲＯ、ＤＲ１，１）Ｒ２
およびＤＲ３と、タイミング・コントロール回路ＴＣＣ
と、シリアルデータアウトバッファＳＯＢと、データイ
ンデータアウトバッファＩＯＢとから構成されている。
Ｏ，ＭＡＩ 、ＭＡ２およびＭＡ３と、４群のダミーセ
ルＤＣＯ，ＤＣＩ 、ＤＣ２およびＤＣ３と、４群の第
１カラムデコーダＣＩＯ，Ｃ１ｌ、Ｃ１２およびＣ１３
と、２群のセンスアンプＳＡＯおよびＳＡＩと、４群の
第２カラムデコーダＣ２０゜Ｃ２１、Ｃ２２およびＣ２
３と、４群のデータレジスタＤＲＯ、ＤＲ１，１）Ｒ２
およびＤＲ３と、タイミング・コントロール回路ＴＣＣ
と、シリアルデータアウトバッファＳＯＢと、データイ
ンデータアウトバッファＩＯＢとから構成されている。
ロウアドレスバッファＲＡＢ 、カラムアドレスバッフ
ァＣＡＢ 、ロウデコーダＲＩ）０〜ＲＤ３ 。
ァＣＡＢ 、ロウデコーダＲＩ）０〜ＲＤ３ 。
メモリセルアレＭＡＯ−ＭＡ３．ダミーセルＤＣＯ〜Ｄ
Ｃ３，第１カラムデコーダＣＩＯ〜Ｃ１３゜センスアン
プＳＡＯ〜８Ａ１およびデータインデータアウトバッフ
ァｌ０Ｂｌｄ、在来のものと同様である。第２カラムデ
コーダＣ２０〜Ｃ２３，データレジスタＤＲＯ〜ＤＲ３
およびシリアルデータアウトバッファＳＯＢがｌｔたに
設げられ、またタイミング・コントロール回路ＴＣＣけ
在来仕様の一部が変更されている。
Ｃ３，第１カラムデコーダＣＩＯ〜Ｃ１３゜センスアン
プＳＡＯ〜８Ａ１およびデータインデータアウトバッフ
ァｌ０Ｂｌｄ、在来のものと同様である。第２カラムデ
コーダＣ２０〜Ｃ２３，データレジスタＤＲＯ〜ＤＲ３
およびシリアルデータアウトバッファＳＯＢがｌｔたに
設げられ、またタイミング・コントロール回路ＴＣＣけ
在来仕様の一部が変更されている。
メモリセルアレイＭＡ Ｏ−ＭＡ、 ３のそれぞれは、
６４行×２５６列のマトリクス状に配列されたダイナミ
ックＭＯ８メモリ素子からなる。メモリセルアレイＭＡ
Ｏ−ＭＡ ３のそれぞれに対応して、ロウデコーダＲ
ＤＯ−ＲＤ３．ダミーセルｒ、ｌ ＣＯ〜ｒＪｃ３．第
１カラムデコーダＣＩＯ〜Ｃ１３，第２カラムデコーダ
Ｃ２０〜Ｃ２３およびデータレジスタＤＲＯ−ＤＲ３が
設けられ、またメモリセルアレイＭＡＯ，ＭＡＩとＭＡ
２ 、 ＭＡ、 ３それぞれのベアに対応してセンス
アンプＳＡＯとＳＡＩとが設げられている。
６４行×２５６列のマトリクス状に配列されたダイナミ
ックＭＯ８メモリ素子からなる。メモリセルアレイＭＡ
Ｏ−ＭＡ ３のそれぞれに対応して、ロウデコーダＲ
ＤＯ−ＲＤ３．ダミーセルｒ、ｌ ＣＯ〜ｒＪｃ３．第
１カラムデコーダＣＩＯ〜Ｃ１３，第２カラムデコーダ
Ｃ２０〜Ｃ２３およびデータレジスタＤＲＯ−ＤＲ３が
設けられ、またメモリセルアレイＭＡＯ，ＭＡＩとＭＡ
２ 、 ＭＡ、 ３それぞれのベアに対応してセンス
アンプＳＡＯとＳＡＩとが設げられている。
第２カラムデコーダＣ２０，データレジスタＤＲＯ，メ
モリセルアレイＭＡＯ，ダミーセルＤＣＯおよび第１カ
ラムデゴーグＣ１０と、第２カラムデコーダＣ２１，デ
ータレジスタＤＲＩ。
モリセルアレイＭＡＯ，ダミーセルＤＣＯおよび第１カ
ラムデゴーグＣ１０と、第２カラムデコーダＣ２１，デ
ータレジスタＤＲＩ。
メモリセルアレイＭＡＬ、ダミーセルＤＣＩおよび第１
カラムテコーダＣ１ｌとはセンスアンプＳＡＯを中心に
、また第２カラムデコーダＣ２２゜デー タレジスタＬ
）Ｒ２，メモリセルアレイＭＡ２゜ダミーセルＤＣ２お
よび第１カラムデコーダＣ１２と、第２カラムデコーダ
Ｃ２３，データレジスタＤＲ３，メモリセルアレイＭＡ
３．ダミーセルＤＣ３および第１カラムデコーダＣ１３
とはセンスアンプＳＡＩを中心にそれぞれ幾何学的対称
型をなすようにレイアウトされている。さらに、ダミー
セルＤＣＯ，１）ＣＩ 、ＤＣ２ＪよびＤＣ３のそれぞ
れは、メモリセルアレイＭＡ １ 、 ＭＡＯ。
カラムテコーダＣ１ｌとはセンスアンプＳＡＯを中心に
、また第２カラムデコーダＣ２２゜デー タレジスタＬ
）Ｒ２，メモリセルアレイＭＡ２゜ダミーセルＤＣ２お
よび第１カラムデコーダＣ１２と、第２カラムデコーダ
Ｃ２３，データレジスタＤＲ３，メモリセルアレイＭＡ
３．ダミーセルＤＣ３および第１カラムデコーダＣ１３
とはセンスアンプＳＡＩを中心にそれぞれ幾何学的対称
型をなすようにレイアウトされている。さらに、ダミー
セルＤＣＯ，１）ＣＩ 、ＤＣ２ＪよびＤＣ３のそれぞ
れは、メモリセルアレイＭＡ １ 、 ＭＡＯ。
ＭＡ３およびＭＡ２と対応してセンスアンプＳＡＯおよ
び８Ａ１それぞれの均衡した２入力端子に接続されてい
る。これら公知の各配慮は、センスアンプ８ＡＯおよび
ＳＡＩにおける２つの入力端子がレイアウト上のアンバ
ランスのために良好な８／Ｎを得られなくなるのを防止
するためである。
び８Ａ１それぞれの均衡した２入力端子に接続されてい
る。これら公知の各配慮は、センスアンプ８ＡＯおよび
ＳＡＩにおける２つの入力端子がレイアウト上のアンバ
ランスのために良好な８／Ｎを得られなくなるのを防止
するためである。
第２図は本実施例の端子配列を示している。
さて、第１図を参照して、先ず暗時読出・書込動作を説
明する。このときには、プロセッサはデータトランスフ
を高レベルにし、第１アドレス信号および第２アドレス
倍号を、それぞれにロウアドレスストローブ信号ＲＡＳ
とカラムアドレスストローブ信号ＣＡ８とを付帝させ
て９〜１１および１４〜１７の各端子から時分割に供紹
する。読出動作時であればライトイネーブル信号ＷＥは
高レベルに保たれ、書込動作時にはライトイネーブル信
号ＷＥは低レベルして双方向性のデータ端子５゜６．１
８および２０から書込データを入力させる。
明する。このときには、プロセッサはデータトランスフ
を高レベルにし、第１アドレス信号および第２アドレス
倍号を、それぞれにロウアドレスストローブ信号ＲＡＳ
とカラムアドレスストローブ信号ＣＡ８とを付帝させ
て９〜１１および１４〜１７の各端子から時分割に供紹
する。読出動作時であればライトイネーブル信号ＷＥは
高レベルに保たれ、書込動作時にはライトイネーブル信
号ＷＥは低レベルして双方向性のデータ端子５゜６．１
８および２０から書込データを入力させる。
タイミング・コントロール回路ＴＣ（Ｊｊ：、Ｍｅ出動
作に必要な内部タイミングおよび制御信号を発生し、図
示を省略したルートによって各回路に供給するようにな
っている。
作に必要な内部タイミングおよび制御信号を発生し、図
示を省略したルートによって各回路に供給するようにな
っている。
ロウアドレスバッファＲＡＢＨロウアドレスストローブ
信号ＲＡＳ によって起動されて第１アドレス信号を受
け入れ、ロウデコーダＲＤＯ〜Ｒ［）３に出力する。こ
れらロウデコーダＲＤＯ〜ＲＤ３のそれぞれは、同時に
第１アドレス信号を解読してメモリセルアレイＭＡＯお
よびＭＡＩと、ＭＡ２およびＭＡ３とからそれぞれ１２
８行中の１行ずつを選択し、センスアンプ８ＡＯとＳＡ
１とに読み出す。
信号ＲＡＳ によって起動されて第１アドレス信号を受
け入れ、ロウデコーダＲＤＯ〜Ｒ［）３に出力する。こ
れらロウデコーダＲＤＯ〜ＲＤ３のそれぞれは、同時に
第１アドレス信号を解読してメモリセルアレイＭＡＯお
よびＭＡＩと、ＭＡ２およびＭＡ３とからそれぞれ１２
８行中の１行ずつを選択し、センスアンプ８ＡＯとＳＡ
１とに読み出す。
カラムアドレスバッファＣＡＢＨカラムアドレスストロ
ーブ信号ＣＡＳによりて起動されて第２アドレス信号を
受け入れ、第１カラムデコーダＣＩＯ〜Ｃ１３と第２カ
ラムデコーダ０２０〜０２３とに出力する。たソし、こ
の場合にはデータトランス信号ＤＴが高レベルに保たれ
ているため、第２カラムデコーダ０２０〜Ｃ２３は作動
しない。第１カムラデコーダＣＩＯ，Ｃ１ｌとＣ１２、
Ｃ１３のそれぞれは同時に第２アドレス信号を解読して
センスアンプＳＡＯと８ＡＩとに読み出されているそれ
ぞれ５１２ビツトのうちの２ピツトスつを選択しデータ
インデータアウトバッファＩＯＨに読み出す。
ーブ信号ＣＡＳによりて起動されて第２アドレス信号を
受け入れ、第１カラムデコーダＣＩＯ〜Ｃ１３と第２カ
ラムデコーダ０２０〜０２３とに出力する。たソし、こ
の場合にはデータトランス信号ＤＴが高レベルに保たれ
ているため、第２カラムデコーダ０２０〜Ｃ２３は作動
しない。第１カムラデコーダＣＩＯ，Ｃ１ｌとＣ１２、
Ｃ１３のそれぞれは同時に第２アドレス信号を解読して
センスアンプＳＡＯと８ＡＩとに読み出されているそれ
ぞれ５１２ビツトのうちの２ピツトスつを選択しデータ
インデータアウトバッファＩＯＨに読み出す。
読出動作時には、プロセッサはこのタイミングでアウト
プットイネーブル信号ＯＥをデータインデータアウトバ
ッファＩＯＢに供給するため、前述のようにしてセンス
アンプから読み出されてきたデータがデータ端子５，６
，１８および２０から外部へとり出される。書込動作時
には、アウトプットイネーブル信号ＯＥは高レベルに保
たれているため、センスアンプ８ＡＯおよびＳＡＩから
耽み出されてきたデータは、データインデータアウトバ
ッファＩＯＨにおいて無視され、前述したプロセッサか
らの書込データ（４ピツト）が、第１アドレス信号と第
２アドレス信号とで指定されるメモリセルアレイＭＡＯ
−ＭＡ３のうちの各１ビツトに書込まれる。
プットイネーブル信号ＯＥをデータインデータアウトバ
ッファＩＯＢに供給するため、前述のようにしてセンス
アンプから読み出されてきたデータがデータ端子５，６
，１８および２０から外部へとり出される。書込動作時
には、アウトプットイネーブル信号ＯＥは高レベルに保
たれているため、センスアンプ８ＡＯおよびＳＡＩから
耽み出されてきたデータは、データインデータアウトバ
ッファＩＯＨにおいて無視され、前述したプロセッサか
らの書込データ（４ピツト）が、第１アドレス信号と第
２アドレス信号とで指定されるメモリセルアレイＭＡＯ
−ＭＡ３のうちの各１ビツトに書込まれる。
次に、以上に述べた暗時読出・書込動作時にも同時に動
作可能なシリアル読出動作について説明する。それには
、先ずプロセッサはデータトランスファ信号ＤＴを１メ
モリサイクルだけ低レベルにして、シリアルデータ読出
しを行なうべきデータの内部移送とシリアル読出しを行
なうべきビットの起点設定とを行なう必要がある。
作可能なシリアル読出動作について説明する。それには
、先ずプロセッサはデータトランスファ信号ＤＴを１メ
モリサイクルだけ低レベルにして、シリアルデータ読出
しを行なうべきデータの内部移送とシリアル読出しを行
なうべきビットの起点設定とを行なう必要がある。
第３図はこのようなデータトランスファモード時のタイ
ムチャートを示している。
ムチャートを示している。
このデータトランスファモードにおける動作は、第３図
に示すように、データトランスファ信号ＤＴを低レベル
に遷移することによって促進され、ロウアドレスストロ
ーブ１ば号ＲＡ８とカラムアドレスストローブ信号ＣＡ
８を順次に低レベルに遷移し、メモリサイクルを進行さ
せる。前述の隋時読出動作時におけるのと同様にして、
センスアンプＳＡＯと８Ａ１のそれぞれ５１２ビツトの
データが読み出されてくるが、このデータの十分な増幅
を待って、データトランスファ信号ＤＴを高レベルにす
る。
に示すように、データトランスファ信号ＤＴを低レベル
に遷移することによって促進され、ロウアドレスストロ
ーブ１ば号ＲＡ８とカラムアドレスストローブ信号ＣＡ
８を順次に低レベルに遷移し、メモリサイクルを進行さ
せる。前述の隋時読出動作時におけるのと同様にして、
センスアンプＳＡＯと８Ａ１のそれぞれ５１２ビツトの
データが読み出されてくるが、このデータの十分な増幅
を待って、データトランスファ信号ＤＴを高レベルにす
る。
この結果によって、センスアンプ８ＡＯと８Ａ１で増幅
された各５１２ビツトｆｌ、データレジスタＤＲＯ、Ｄ
ＲＩとＤＲ２、ＤＲ３とに内部移送され、同時にこのと
きの第２アドレス信号が第２カラムデコーダＣ２０〜Ｃ
２３に受け入れられる。
された各５１２ビツトｆｌ、データレジスタＤＲＯ、Ｄ
ＲＩとＤＲ２、ＤＲ３とに内部移送され、同時にこのと
きの第２アドレス信号が第２カラムデコーダＣ２０〜Ｃ
２３に受け入れられる。
そして、データトランスファ信号ＤＴが高レベルに遷移
すると、第２カラムデコーダＣ２０〜Ｃ２３に設定され
ている前述の第２アドレス信号が指定するビット位置を
起点として、データレジスタＤＲＯ〜ＤＲ３のデータシ
リアルデータアウトバッファＳＯＢを経て、外部に読み
出されることになる。シリアル読出のためのビット位ｆ
ａ？のインクリメントはタイミング・コントロール回路
ＴＣＣがシリアルアウトイネーブル信号ＳＯＥに応答し
て行ない、第２カラムデコーダＣ２０〜Ｃ２３に指示す
るようになっている。
すると、第２カラムデコーダＣ２０〜Ｃ２３に設定され
ている前述の第２アドレス信号が指定するビット位置を
起点として、データレジスタＤＲＯ〜ＤＲ３のデータシ
リアルデータアウトバッファＳＯＢを経て、外部に読み
出されることになる。シリアル読出のためのビット位ｆ
ａ？のインクリメントはタイミング・コントロール回路
ＴＣＣがシリアルアウトイネーブル信号ＳＯＥに応答し
て行ない、第２カラムデコーダＣ２０〜Ｃ２３に指示す
るようになっている。
第４図はこのようなシリアル続出動作のタイムチャート
を示している。シリアル読出動作は、前述のように、独
立したアドレス回路（第２カラムデコーダＣ２０〜Ｃ３
０）とデータ回路（シリアルデータアウトバッファ８０
Ｂ）とで行なわれるため、暗時読出・畳込動作とは独立
して同時に行なうことができる。たソし、データトラン
ス信号ＤＴが低レベルになっているデータトランスファ
モード時においては、データレジスタＤＲＯ〜ＤＲ３へ
のデータ移送の安全動作を確保するため、アウトプット
イネーブル信号ＯＥを高レベルにして、暗時読出・書込
動作を禁止する必要がある。
を示している。シリアル読出動作は、前述のように、独
立したアドレス回路（第２カラムデコーダＣ２０〜Ｃ３
０）とデータ回路（シリアルデータアウトバッファ８０
Ｂ）とで行なわれるため、暗時読出・畳込動作とは独立
して同時に行なうことができる。たソし、データトラン
ス信号ＤＴが低レベルになっているデータトランスファ
モード時においては、データレジスタＤＲＯ〜ＤＲ３へ
のデータ移送の安全動作を確保するため、アウトプット
イネーブル信号ＯＥを高レベルにして、暗時読出・書込
動作を禁止する必要がある。
本実施例においては、４ビット並列に暗時読出・書込が
できるが、このことは本発明の奉賀とは無関係であシ、
１ビツトのみまたは４ビット以外の複数ビットの隨時読
出・書込ができるようなものであってもよい。
できるが、このことは本発明の奉賀とは無関係であシ、
１ビツトのみまたは４ビット以外の複数ビットの隨時読
出・書込ができるようなものであってもよい。
また、本実施例においては、暗時読出・盛込ができるビ
ット長（４ビツト）と、シリアル読出ができるビット長
とが一致しているが、必ずしも一致させる必要はない。
ット長（４ビツト）と、シリアル読出ができるビット長
とが一致しているが、必ずしも一致させる必要はない。
（発明の効果）
本発明によれば、以上のような構成の採用によって、暗
時読出・書込動作とシリアル読出動作とを独立して同時
に行なえるため、Ｖｉ（ＡＭとして使用した場合のプロ
セッサからのアクセスとＣＲＴディスプレイへの読出ア
クセスとの競合を根本的に解決できるようになシ、従来
方式よシも処理効率（描画速度）を少なくとも４〜５倍
に、またディスプレイ制御専用ＩＣと組み合せることに
よシ効率を２０倍以上に高めることが可能になる。
時読出・書込動作とシリアル読出動作とを独立して同時
に行なえるため、Ｖｉ（ＡＭとして使用した場合のプロ
セッサからのアクセスとＣＲＴディスプレイへの読出ア
クセスとの競合を根本的に解決できるようになシ、従来
方式よシも処理効率（描画速度）を少なくとも４〜５倍
に、またディスプレイ制御専用ＩＣと組み合せることに
よシ効率を２０倍以上に高めることが可能になる。
第１図と第２図とは夫々本発明の一実施例のブロック図
およびチップ平面図を示し、第３図と第４図とは夫々該
実施例を説明するためのタイミング波形図を示す。 ＲＡＢ・・・・・・ロウアドレスバッファ、ｃＡｔｓ・
・・・・・カラムアドレスバッファ、ＲＤＯ、ＲＤｌ
、ＲＤ２゜ＲＤ３・・・・・・ロウデコーダ、ＭＡＯ，
ＭＡＬ 、ＭＡ２゜ＭＡ３・・・・・・メモチセルアレ
イ、ＤＣＯ，ＤＣＩ、ＤＣ２゜ＤＣ３・・・・・・ダミ
ーセル、ＣＩＯ，Ｃ１ｌ 、Ｃ１２゜Ｃ１３・・・・・
・第１カラムデコーダ、Ｃ２０，Ｃ２１゜Ｃ２２，Ｃ２
’３・・・・・・第２カラムデコーダ、ＳＡｏ 。 ８Ａ１・・・・・・センスアンプ、ＤＲＯ、ＤＲＩ 。 ＤＲ２、ＤＲ３・・・・・・データレジスタ、ＴＣＣ・
・・・・・タイミング・コントロール回路、ＳＯＢ・・
・・・・シリデータアウトバッファ、ＩＯＢ・・・・・
・データインデータアウトバッファ。 寿１図 第２図
およびチップ平面図を示し、第３図と第４図とは夫々該
実施例を説明するためのタイミング波形図を示す。 ＲＡＢ・・・・・・ロウアドレスバッファ、ｃＡｔｓ・
・・・・・カラムアドレスバッファ、ＲＤＯ、ＲＤｌ
、ＲＤ２゜ＲＤ３・・・・・・ロウデコーダ、ＭＡＯ，
ＭＡＬ 、ＭＡ２゜ＭＡ３・・・・・・メモチセルアレ
イ、ＤＣＯ，ＤＣＩ、ＤＣ２゜ＤＣ３・・・・・・ダミ
ーセル、ＣＩＯ，Ｃ１ｌ 、Ｃ１２゜Ｃ１３・・・・・
・第１カラムデコーダ、Ｃ２０，Ｃ２１゜Ｃ２２，Ｃ２
’３・・・・・・第２カラムデコーダ、ＳＡｏ 。 ８Ａ１・・・・・・センスアンプ、ＤＲＯ、ＤＲＩ 。 ＤＲ２、ＤＲ３・・・・・・データレジスタ、ＴＣＣ・
・・・・・タイミング・コントロール回路、ＳＯＢ・・
・・・・シリデータアウトバッファ、ＩＯＢ・・・・・
・データインデータアウトバッファ。 寿１図 第２図
Claims (1)
- 第１アドレス信号および第２アドレス信号を同一端子か
ら時分割入力可能なメモリ集積回路において、データ移
送モードにすると前記第１アドレス信号によって指定さ
れるメモリセルから読み出されたデータを受け入れるデ
ータレジスタと、前記データ移送モード時にこのときの
前記第２アドレス信号を解読するデコーダと、前記デー
タレジスタにおいて前記デコーダによシ指定されるピッ
ド位置を起点として前記データレジスタの内容を順次読
み出すための出力ポートとを設け、前記データ移送モー
ド時を除いては、書込動作と読出動作とが互いに重複し
て、行なえるようにしたことを％敵とするメモリ集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038002A JPS60182586A (ja) | 1984-02-29 | 1984-02-29 | メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038002A JPS60182586A (ja) | 1984-02-29 | 1984-02-29 | メモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60182586A true JPS60182586A (ja) | 1985-09-18 |
Family
ID=12513365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59038002A Pending JPS60182586A (ja) | 1984-02-29 | 1984-02-29 | メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182586A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62295091A (ja) * | 1986-06-16 | 1987-12-22 | オムロン株式会社 | 表示回路 |
| JPS63148292A (ja) * | 1986-12-12 | 1988-06-21 | 富士電機株式会社 | 画像メモリアクセス装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52124827A (en) * | 1976-04-13 | 1977-10-20 | Nec Corp | Semiconductor memory unit |
| JPS56159885A (en) * | 1980-05-12 | 1981-12-09 | Hitachi Ltd | Storage device |
-
1984
- 1984-02-29 JP JP59038002A patent/JPS60182586A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52124827A (en) * | 1976-04-13 | 1977-10-20 | Nec Corp | Semiconductor memory unit |
| JPS56159885A (en) * | 1980-05-12 | 1981-12-09 | Hitachi Ltd | Storage device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62295091A (ja) * | 1986-06-16 | 1987-12-22 | オムロン株式会社 | 表示回路 |
| JPS63148292A (ja) * | 1986-12-12 | 1988-06-21 | 富士電機株式会社 | 画像メモリアクセス装置 |
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