JPS6289052U - - Google Patents

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JPS6289052U
JPS6289052U JP17750585U JP17750585U JPS6289052U JP S6289052 U JPS6289052 U JP S6289052U JP 17750585 U JP17750585 U JP 17750585U JP 17750585 U JP17750585 U JP 17750585U JP S6289052 U JPS6289052 U JP S6289052U
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JP
Japan
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image memory
calculation circuit
matrix
data calculation
write data
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JP17750585U
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【図面の簡単な説明】
第１図は、本考案の一実施例の概略ブロツク図
、第２図はアドレスバスを通つて送られてくるア
ドレス情報のフオーマツト、第３図は第１図中の
書き込みデータの演算回路の一具体例の一部の回
路図、第４図は第１図中の読み出しデータ演算回
路の一具体例の一部の回路図、第５図は従来の画
像メモリ回路の概略説明図である。 ２０…画像メモリ、２２…アドレスバス、２４
…処理モードデコーダ、２６…マトリツクスアド
レスデコーダ、２８…書き込みデータ演算回路、
３０…読み出しデータ演算回路、３００…書き込
みデータバス、６００…読み出しデータバス。

Claims (1)

    【実用新案登録請求の範囲】
  1. マトリツクス状に配置されたメモリ素子を有す
    る画像メモリと、該画像メモリの入力側に設けら
    れた書き込みデータ演算回路と、該画像メモリの
    出力側に設けられた読み出しデータ演算回路と、
    前記書き込みデータ演算回路に接続された書き込
    みデータバスと、前記読み出しデータ演算回路に
    接続された読み出しデータバスと、モードビツト
    、素子アドレス、およびマトリツクスアドレスを
    伝送するアドレスバスと、前記モードビツトをデ
    コードする処理モードデコーダと、前記マトリツ
    クスアドレスをデコードするマトリツクスアドレ
    スデコーダとを具備したことを特徴とする画像メ
    モリ回路。
JP17750585U 1985-11-20 1985-11-20 Pending JPS6289052U (ja)

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JP17750585U JPS6289052U (ja) 1985-11-20 1985-11-20

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JP17750585U JPS6289052U (ja) 1985-11-20 1985-11-20

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Publication Number Publication Date
JPS6289052U true JPS6289052U (ja) 1987-06-06

Family

ID=31118766

Family Applications (1)

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JP17750585U Pending JPS6289052U (ja) 1985-11-20 1985-11-20

Country Status (1)

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JP (1) JPS6289052U (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5745688B2 (ja) * 1975-02-10 1982-09-29
JPS60153088A (ja) * 1983-12-30 1985-08-12 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション メモリ・デ−タ・シフト装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5745688B2 (ja) * 1975-02-10 1982-09-29
JPS60153088A (ja) * 1983-12-30 1985-08-12 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション メモリ・デ−タ・シフト装置

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