JPS6281253U - - Google Patents

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JPS6281253U
JPS6281253U JP17310985U JP17310985U JPS6281253U JP S6281253 U JPS6281253 U JP S6281253U JP 17310985 U JP17310985 U JP 17310985U JP 17310985 U JP17310985 U JP 17310985U JP S6281253 U JPS6281253 U JP S6281253U
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JP
Japan
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control circuit
ram
circuit
digital data
write control
Prior art date
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Application number
JP17310985U
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Publication date
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Pending legal-status Critical Current

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Landscapes

  • Detection And Correction Of Errors (AREA)
  • Information Transfer Systems (AREA)

Description

【図面の簡単な説明】
第１図はこの考案の一実施例を示すブロツク図
、第２図は従来の信号処理装置を示すブロツク図
である。 図において、１はパリテイ判定回路、２は第１
のＲＡＭ、３は第１の書き込み制御回路、４は第
１の読み出し制御回路、５は第２のＲＡＭ、６は
第２の書き込み制御回路、７は第２の読み出し制
御回路である。なお、各図中同一符号は同一また
は相当部分を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. シリアル転送されてくるデジタルデータに対す
    るパリテイ判定を行うパリテイ判定回路、デジタ
    ルデータの書き込み、読み出しを行う第１のＲＡ
    Ｍ、第１のＲＡＭに対する書き込み制御回路、第
    １のＲＡＭからの読み出し制御回路、第１のＲＡ
    Ｍに並列に接続された第２のＲＡＭ、第２のＲＡ
    Ｍに対する書き込み制御回路、第２のＲＡＭから
    の読み出し制御回路を備えたことを特徴とする信
    号処理回路。
JP17310985U 1985-11-11 1985-11-11 Pending JPS6281253U (ja)

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JP17310985U JPS6281253U (ja) 1985-11-11 1985-11-11

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JP17310985U JPS6281253U (ja) 1985-11-11 1985-11-11

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JPS6281253U true JPS6281253U (ja) 1987-05-23

Family

ID=31110260

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JP17310985U Pending JPS6281253U (ja) 1985-11-11 1985-11-11

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