JPS61115249U - - Google Patents

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JPS61115249U
JPS61115249U JP20364585U JP20364585U JPS61115249U JP S61115249 U JPS61115249 U JP S61115249U JP 20364585 U JP20364585 U JP 20364585U JP 20364585 U JP20364585 U JP 20364585U JP S61115249 U JPS61115249 U JP S61115249U
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Description

【図面の簡単な説明】
第１図は従来の多重化処理装置の構成を示すブ
ロツク図、第２図は本考案の多重化処理装置の一
実施例の構成を示すブロツク図、第３図はメモリ
アクセス装置の一実施例の構成を示すブロツク図
である。 １…中央処理装置（ＣＰＵ）、２…メモリ、３
…バス線、４…中央処理装置（ＣＰＵ）、５…メ
モリ、６…バス線、７…共通メモリ、８，９…デ
イジタル入出力回路（ＤＩＯ）、１１…メモリア
クセス装置（ＢＣＣ）、１１―１…主ＢＣＣ（Ｂ
ＣＣＭ）、１１―２…副ＢＣＣ（ＢＣＣＳ）、１
２…メモリアクセス装置（ＢＣＣ）、１２―１…
副ＢＣＣ（ＢＣＣＳ）、１２―２…主ＢＣＣ（Ｂ
ＣＣＭ）、１３，１４…外線、２１…メモリ・ア
ドレス・レジタス（ＭＡＲ）、２２…アウトプツ
ト・バツフア・レジスタ（ＯＢＲ）、２３…ＤＭ
Ａ制御回路、３１…アドレス・デコーダ、３２…
デバイス・ステータス、レジタス（ＤＳＲ）、３
３…コマンド・レジタス（ＣＭＲ）、３４…イン
プツト・バツフア・レジスタ（ＩＢＲ）。

Claims (1)

  1. 【実用新案登録請求の範囲】 複数の処理装置１，４と、 該各処理装置１，４とバス３，６を介して結合
    されたメモリ２，５と、 該バス３，６間に接続され互いに相手のメモリ
    ２，５をアクセスするためのメモリアクセス装置
    １１，１２とを具え、 該メモリアクセス装置１１，１２は、相手系の
    メモリアドレスを書き込むメモリ・アドレス・レ
    ジスタ２１と、相手系に転送すべきデータを書き
    込むアウトプツト・バツフア・レジスタ２２と、
    相手系のメモリに対する読出指令を発生するコマ
    ンド・レジスタ３３と、相手系のメモリから読み
    出されたデータを記憶するインプツト・バツフア
    ・レジスタ３４とを少くとも含むことを特徴とす
    る多重化処理装置。
JP1985203645U 1985-12-27 1985-12-27 Expired JPS6217879Y2 (ja)

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JP1985203645U JPS6217879Y2 (ja) 1985-12-27 1985-12-27

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JP1985203645U JPS6217879Y2 (ja) 1985-12-27 1985-12-27

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JPS61115249U true JPS61115249U (ja) 1986-07-21
JPS6217879Y2 JPS6217879Y2 (ja) 1987-05-08

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ID=30766051

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JP1985203645U Expired JPS6217879Y2 (ja) 1985-12-27 1985-12-27

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5215242A (en) * 1975-07-28 1977-02-04 Nec Corp Mutual communication system among processors

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5215242A (en) * 1975-07-28 1977-02-04 Nec Corp Mutual communication system among processors

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JPS6217879Y2 (ja) 1987-05-08

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