JP2000175043A

JP2000175043A - 画像処理装置及び画像処理方法

Info

Publication number: JP2000175043A
Application number: JP10349194A
Authority: JP
Inventors: Masaaki Moriya; 正明森谷
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1998-12-08
Filing date: 1998-12-08
Publication date: 2000-06-23

Abstract

(57)【要約】【課題】入力画像に対し、リアルタイムのスムージン
グ処理を行なうことができる生産性に優れた画像処理装
置及び画像処理方法方法を提供すること。【解決手段】入力画像データから、Ｍ行１列の画素デー
タを抽出するため、ラインカウンタ１０１、１０２、１
０４、クロックカウンタ１１１、ＦＩＦＯ１０６及びマ
ルチプレクサ１０９を備え、抽出されたＭ行のデータを
Ｎ列分格納して、注目画素を含んだＭ×Ｎ画素領域のマ
トリクス画像データとして出力するため、マトリクスレ
ジスタ１１３及びマルチプレクサ１１４を備え、出力さ
れたマトリクス画像データと、所定のマトリクス画像デ
ータとをパターンマッチングにより比較し、比較の結果
によって前記注目画素に対し画像データの置換を行なう
ためマッチングパターン判定部１１５及び画素置換処理
部１１６、及びＦＦ１１７，１１８を備えることを特徴
とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、誤差拡散などの擬
似中間調処理後の画像において、文字などの輪郭をより
滑らかに再現する処理で、入力画像の解像度よりも少な
くとも１方向の解像度を高く出力することが可能な複写
機やプリンタなどの画像処理方法及び画像処理装置に関
するものである。

【０００２】

【従来の技術】従来、プリンタなどに入力されるフォン
ト文字の画像データをそのまま出力した場合、その輪郭
にぎざぎざ（ジャギー）が目立つという問題があった。
これは、文字画像が黒と白の２値で構成されており、コ
ントラストがあるために目立ってしまうものである。こ
の問題に対して、プリンタのレーザの走査方向に対して
文字画像を形成する１画素の中を複数個の画素に分割し
て制御できることを利用して、文字の輪郭部に現れる特
定のパターンを検出し、走査方向に細かい画素に置き換
えることにより文字の輪郭部を滑らかに再現するという
スムージング処理が一般に使用されている。

【０００３】

【発明が解決しようとする課題】上記スムージング処理
においては、注目画素を含んだ規定の行数列数の画像領
域と特定のマッチングパターンとの画像一致判定を行う
為に、その画像領域の２次元的なマトリクスデータを揃
えなければならない。

【０００４】その場合、一般的に、一旦１画面分の画像
データをページメモリに記憶し、その画像データの画素
一つ一つに対するマトリクスデータをそのページメモリ
から読み出し、特定のマッチングパターンとの画像一致
判定を行うといった方法が取られている。入力画像デー
タに対するスムージング処理のリアルタイム性が失わ
れ、又、１画面分の画素データを記憶するには大容量の
メモリが必要となり、システムの生産性の低下を招いて
しまう。

【０００５】本発明は上記従来技術の課題を解決するた
めになされたもので、その目的とするところは、入力画
像に対し、リアルタイムのスムージング処理を行なうこ
とができる生産性に優れた画像処理装置及び画像処理方
法方法を提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明に係る画像処理装置にあっては、ラスタース
キャンにより順次入力された入力画像データから、Ｍ行
１列の画素データを抽出する行画像抽出手段と、前記行
画像抽出手段によって抽出されたＭ行のデータをＮ列分
格納して、注目画素を含んだＭ×Ｎ画素領域のマトリク
ス画像データとして出力するマトリクス生成手段と、前
記マトリクス生成手段によって出力されたマトリクス画
像データと、所定のマトリクス画像データとをパターン
マッチングにより比較し、比較の結果によって前記注目
画素に対し画像データの置換を行なうパターンマッチン
グ処理手段と、を有することを特徴とする。

【０００７】ここで、前記行画像抽出手段は、入力画像
データの水平同期信号をカウントする行数カウンタと、
前記入力画像データとして入力される画素数をカウント
する画素数カウンタと、前記行数カウンタのカウント値
に応じて、各アドレスの同一ビットに前記入力画像デー
タの各行のデータを記憶する一時記憶手段と、を有し、
前記マトリクス生成手段は、前記一時記憶手段から読出
した入力画像データと、前記一時記憶手段に記憶せずに
そのまま入力した入力画像データを組み合わせて、一つ
の注目画素を含んだＭ行Ｎ列の画素データとして格納す
る、ＭビットのＮ個のレジスタから成るマトリクスレジ
スタと、前記マトリクスレジスタのＮ個のＭビットデー
タを、前記画素数カウンタのカウント値に応じて並べ替
え、Ｍ×Ｎビットの画素マトリクスデータとして出力す
るマルチプレクサと、を有し、前記パターンマッチング
処理手段は、前記画素マトリクスデータが、所定の複数
のマッチングパターンの少なくとも１つと一致するか否
かを判定するマッチングパターン判定手段と、前記マッ
チングパターン判定部において、前記画素マトリクスデ
ータが前記マッチングパターンと一致した場合、前記注
目画素のデータを所定のデータに置き換えて出力する画
素置換処理部と、を有することは好適である。

【０００８】また、前記行画像抽出手段は、複数行（Ｋ
行）の入力画像データの水平同期信号をカウントする行
数カウンタと、前記複数行の入力画像データが１列分ず
つ入力される毎に、カウントアップする画素数カウンタ
と、入力画像データの行データを記憶する一時記憶手段
と、を有し、前記マトリクス生成手段は、前記一時記憶
手段から読出した入力画像データと、前記一時記憶手段
に記憶せずにそのまま入力した複数行の入力画像データ
を組み合わせて、一つの注目画素を含んだ（Ｍ＋Ｋ−
１）行Ｎ列の画素データとして格納する、（Ｍ＋Ｋ−
１）ビットのＮ個のレジスタから成るマトリクスレジス
タと、前記マトリクスレジスタを構成するＮ個のレジス
タのそれぞれにおけるＫ種類の連続したＭビットデータ
のうち、同一配列のデータを選択して入力し、これらＮ
個のＭビットデータを前記画素数カウンタのカウント値
に応じて並べ替え、Ｍ×Ｎビットの画素マトリクスデー
タとして出力するＫ個のマルチプレクサと、を有し、前
記パターンマッチング処理手段は、前記画素マトリクス
データが、所定の複数のマッチングパターンの少なくと
も１つと一致するか否かを判定するマッチングパターン
判定部と、前記マッチングパターン判定部において、前
記画素マトリクスデータが前記マッチングパターンと一
致した場合、前記注目画素のデータを所定のデータに置
き換えて出力する画素置換処理部と、を有することは好
適である。

【０００９】更に、前記一時記憶手段、前記マトリクス
レジスタ、及び前記画素置換処理部からの出力は、全て
同一のクロックで制御されていることも好適である。

【００１０】また、本発明に係る画像処理方法は、ラス
タースキャンにより順次入力された入力画像データか
ら、Ｍ行１列の画素データを抽出する行画像抽出工程
と、前記行画像抽出工程で抽出されたＭ行のデータをＮ
列分格納して、注目画素を含んだＭ×Ｎ画素領域のマト
リクス画像データとして出力するマトリクス生成工程
と、前記マトリクス生成工程で出力されたマトリクス画
像データと、所定のマトリクス画像データとをパターン
マッチングにより比較し、比較の結果によって前記注目
画素に対し画像データの置換を行なうパターンマッチン
グ処理工程と、を有することを特徴とする。

【００１１】ここで、前記行画像抽出工程、前記マトリ
クス生成工程及び前記パターンマッチング処理工程は、
パイプライン方式で処理を行なうことは好適である。

【００１２】

【発明の実施の形態】以下に、図面を参照して、この発
明の好適な実施の形態を例示的に詳しく説明する。ただ
し、この実施の形態に記載されている構成要素の相対配
置、数式、数値等は、特に特定的な記載がない限りは、
この発明の範囲をそれらのみに限定する趣旨のものでは
ない。

【００１３】（第１の実施の形態）本発明の第１の実施
の形態としての複写機について詳細な説明をする。

【００１４】［装置概要説明］図２は、本実施の形態と
しての複写機の概略構成を示す断面図である。

【００１５】２００は原稿自動送り装置（以下ＤＦ）で
あり、複数枚の原稿を自動的に一枚ずつ給紙し、各原稿
の表面および裏面を原稿台に順次セットすることができ
る。その具体的構成は既に公知であるため、詳細な説明
は省略する。

【００１６】ＤＦ２００上には、読み取られるべき複数
枚の原稿が置かれる。ＤＦ２００にセットされた原稿
は、ＤＦ２００によって１枚ずつ給紙され原稿台２０１
上に置かれる。２０２は例えばハロゲンランプから構成
される原稿照明ランプで、原稿台ガラス２０１に載置さ
れた原稿を露光する。２０３，２０４，２０５は走査ミ
ラーであり、図示しない光学走査ユニットに収容され、
往復動しながら、原稿からの反射光をＣＣＤユニット２
０６に導く。ＣＣＤユニット２０６はＣＣＤに原稿から
の反射光を結像させる結像レンズ２０７、ＣＣＤから構
成される撮像素子２０８、撮像素子２０８を駆動するＣ
ＣＤドライバ２０９等から構成されている。

【００１７】撮像素子２０８からの画像信号出力は、例
えば８ビットのデジタルデータに変換された後、コント
ローラ部２３９に入力される。また、２１０は感光ドラ
ムであり、２１２の前露光ランプによって画像形成に備
えて除電される。２１３は帯電器であり、感光ドラム２
１０を一様に帯電させる。２１４は露光手段であり、例
えば半導体レーザで構成され、画像処理や装置全体の制
御を行うコントローラ部１３９で処理された画像データ
に基づいて感光ドラム２１０を露光し、静電潜像を形成
する。２１５は現像器で黒色の現像剤（トナー）が収容
されている。

【００１８】２１９は転写前帯電器であり、感光ドラム
２１０上に現像されたトナー像を用紙に転写する前に高
圧をかける。２２０，２２２，２２４は給紙ユニットで
あり、各給紙ローラ２２１，２２３，２２５の駆動によ
り、転写用紙が装置内へ給送され、レジストローラ２２
６の配設位置で一旦停止し、感光ドラム２１０に形成さ
れた画像との書き出しタイミングがとられ再給送され
る。

【００１９】２２７は転写帯電器であり、感光ドラム２
１０に現像されたトナー像を給送される転写用紙に転写
する。２２８は分離帯電器であり、転写動作の終了した
転写用紙を感光ドラム２１０より分離する。転写されず
に感光ドラム２１０上に残ったトナーはクリーナ２１１
によって回収される。２２９は搬送ベルトで、転写プロ
セスの終了した転写用紙を定着器１３０に搬送し、例え
ば熱により定着される。

【００２０】２３１はフラッパであり、定着プロセスの
終了した転写用紙の搬送パスを切換え、コピー終了して
機外に排出するか、または中間トレイ２３７の配置方向
のいずれかに制御する。２３３〜２３６は給送ローラで
あり、一度定着プロセスの終了した転写用紙を中間トレ
イ２３７に反転（多重）または非反転（両面）して給送
する。２３８は再給送ローラであり、中間トレイ２３７
に載置された転写用紙を再度、レジストローラ２３６の
配設位置まで搬送する。２３２はステープルソータであ
り、コピーされた用紙の丁合およびステープル綴じを行
う。２３９のコントローラ部には後述するマイクロコン
ピュータ、画像処理部等を備えており、操作パネル２９
０からの指示に従って、前述の画像形成動作を行う。

【００２１】［コントローラ部詳細説明］図３は図２の
コントローラ部２３９の概略構成を示すブロック図であ
る。

【００２２】３０１は画像処理装置全体の制御を行うＣ
ＰＵであり、装置本体の制御手順（制御プログラム）を
記憶した読み取り専用メモリ３０３（ＲＯＭ）からプロ
グラムを順次読み取り、実行する。ＣＰＵ３０１から
は、ＣＰＵバス３０２を介して、各負荷に接続されてい
る。

【００２３】また、３０４は入力データの記憶や作業用
記憶領域等として用いる主記憶装置であるところのラン
ダムアクセスメモリ（ＲＡＭ）である。３０５はＩ／Ｏ
インターフェースであり、操作者がキー入力を行い、装
置の状態等を液晶、ＬＥＤを用いて表示する３１６の操
作パネルや給紙系、搬送系、光学系の駆動を行うモータ
類３０７、クラッチ類３０８、ソレノイド類３０９、ま
た、搬送される用紙を検知するための紙検知センサ類３
１０等の装置の各負荷に接続される。（さらに、現像器
２１５には現像器内のトナー量を検知する３１１のトナ
ー残検センサが配置されており、その出力信号がＩ／Ｏ
ポート３０５に入力される。）３１５は高圧制御ユニッ
トであり、ＣＰＵの指示に従って、前述の帯電器、現像
器、転写前帯電器、転写帯電器、分離帯電器へ高圧を出
力する。３０６Ａは画像信号入力部であり、ＣＣＤユニ
ット２０６から出力された輝度画像信号が入力され、人
間の目の特性に合わせるために濃度リニアな画像信号に
変換した多値のデジタル画像信号として供給する。一般
に１画素は２５６階調（８ｂｉｔ）を用いることが多
い。

【００２４】３０６Ｂは２値化処理部であり、画像信号
入力部３０６Ａから出力された多値のデジタル画像信号
を疑似的に階調を保ちながら１画素の画素のＯＮ(1) or
ＯＦＦ(0)の２値の信号に変換する手段で、一般的には
誤差拡散処理が広く用いられている。３０６Ｃは本発明
のポイントとなるスムージング処理部であり、２値化処
理部３０６Ｂから出力された２値の画像信号となる画像
データを出力する。レーザユニット２１４から出力され
るレーザ光は感光ドラム２１０を照射する。［スムージング処理］図１は、スムージング処理部３０
６Ｃの構成を示す図である。

【００２５】本実施の形態のスムージング処理部では、
簡単のため、パターンマッチングのマトリクスサイズを
５×５画素とし、注目画素をこのマトリクスの中心の画
素であるとする。また、入力画像信号の１画素を横に２
つに分割して出力画像信号とし、水平方向の出力解像度
が、入力の解像度に比べ、２倍となるようなスムージン
グ処理を行うものとする。尚、入力画像データは、黒画
素をＨレベル、白画素をＬレベルとして入力され、当処
理部内においても同様に扱い出力する。

【００２６】同ブロック図において、１０１は第１のカ
ウンタで、垂直同期信号のＨレベルによってカウント値
０にリセットされ、水平同期信号の立ち下がりをカウン
トし、カウント値３までカウントアップしたら再び０に
もどるといったカウントを繰り返す。

【００２７】１０２は第２のカウンタで、１０１と同様
の動作を行うが、リセット端子には、リセット信号生成
部１０３からのリセット信号ＲＳＴが接続されている。

【００２８】１０４は第３のラインカウンタで垂直同期
信号のＨレベルによってカウント値０にリセットされ水
平同期信号が立ち下がりをカウントし、カウント値４ま
でカウントアップしたら、リセットされるまでその値４
を維持する。前記１０３は１０４のカウント値が３の時
のみ画像イネーブル信号の立ち上がりによってＨレベル
をラッチし、１０２のリセット信号ＲＳＴとして出力す
る。この後、１０２は０〜４までのカウントを繰り返
す。１０５はセレクタで、垂直同期信号Ｌレベルの時は
１０１のカウント値出力count１を選択し、垂直同期信
号Ｈレベルの時は１０２のカウント値出力count２を選
択する。

【００２９】１０６はＦＩＦＯメモリで、画像データ１
ライン分の画素数のアドレスで、４ビットのＲＡＭより
構成されている。１０７は書込みビットセレクタで、入
力画像データとＦＩＦＯ１０６から読み出された４ビッ
トデータのうちの３ビットを選択してＦＩＦＯ１０６へ
４ビットのデータを出力する。入力データ切換部１０８
は入力データ切換部で、垂直同期信号Ｌレベルの時は入
力画像データをそのまま出力し、垂直同期信号Ｈレベル
の時は入力画像データを強制的にＬレベルに切り替え
る。

【００３０】１０９はマルチプレクサで、ＦＩＦＯ１０
６から読み出された４ビットのデータと入力データ切換
部１０８からの出力のビット順をセレクタ１０５から出
力されるラインカウント値に応じて組み替え５ビットの
データとして出力し、又、count３の値が２の時は５ビ
ットのうち下位２ビットを、count３の値が３の時は最
下位ビットを強制的にＬレベルとして出力する。更に、
画像イネーブル信号がＨレベルの時は全ビットＬレベル
として出力する。

【００３１】１１０はＤフリップフロップで、各ライン
のスムージング処理におけるスタート信号であるＬＯＡ
Ｄ信号を出力する。このＬＯＡＤ信号は、水平同期信号
のＬレベルによってＨレベルにセットされ、画像イネー
ブル信号の立ち下がりによってＬレベルに立ち下げられ
る。

【００３２】１１１はクロックカウンタで、ＬＯＡＤ信
号のＨレベルによってカウント値０にリセットされ、ク
ロックの立ち上がりごとにカウントアップされカウント
値４までカウントアップしたら再び０に戻るといったカ
ウントを繰り返す。１１２はイネーブル出力部で１１１
の出力ＣＬＫＣＮＴの値に応じて、５ビットの出力のう
ち１ビットだけＨレベルを出力する。１１３は注目画素
を中心としたマトリクスデータを１列ごとにラッチする
為のマトリクスレジスタで、５ビットのレジスタＲＥＧ
０，ＲＥＧ１，ＲＥＧ２，ＲＥＧ３，ＲＥＧ４より構成
され、それぞれのレジスタは１１２の出力によって、ど
れか１つのみイネーブル状態となり、１０９からの５ビ
ットのデータをクロックの立ち上がりによってラッチす
る。又、ＲＥＧ０，ＲＥＧ１は、ＬＯＡＤ信号のＨレベ
ルによってオール０にリセットされる。

【００３３】１１４はマトリクスマルチプレクサで、Ｃ
ＬＫＣＮＴの値に応じて１１３の各レジスタの出力を各
レジスタの５ビット単位で並べ替え、２５ビットのマト
リクスデータＭＡＴＸを出力する。この場合、２５ビッ
トの最下位ビットＭＡＴＸ（０）がマトリクスの左上の
画素に、５ビットＭＡＴＸ（４）が左下の画素に、１３
ビットＭＡＴＸ（１２）が注目画素に、２１ビットＭＡ
ＴＸ（２０）が右上の画素に、２５ビットＭＡＴＸ（２
４）が右下の画素といった具合に対応する。

【００３４】１１５はマッチングパターン判定部で、マ
トリクスデータにおける黒画素と白画素の配置が所定の
マッチングパターンと一致するか否かを判定する処理部
で、１１４からの出力ＭＡＴＸに対して、マッチングパ
ターンの黒画素であるビットについてはＭＡＴＸの対応
ビットの出力レベルをそのまま使用し、マッチングパタ
ーンの白画素であるビットについてはＭＡＴＸの対応ビ
ットの出力レベルを反転して使用し、すべてのビットの
論理積をとる。そして、論理積の結果がＨレベルなら
ば、想定したマッチングパターンとマトリクスのパター
ンが一致したこととなる。

【００３５】１１５はこのような論理積を想定したマッ
チングパターンの数だけ行い、その数のビットからなる
信号ＰＡＴを出力する。１１６は画素置換処理部で、マ
トリクスの注目画素データＭＡＴＸ（１２）と１１５か
らの出力ＰＡＴを入力とし、ＰＡＴ信号のうちいずれか
のビットがＨレベルを出力したら、そのビットに対応す
る置換画素パターンを水平方向において解像度が２倍高
い画素データＰＩＸ０，ＰＩＸ１として出力する。又、
ＰＡＴ信号のすべてのビットがＬレベル、即ちマトリク
スパターンがマッチングパターンのいずれとも一致しな
かった場合は、ＭＡＴＸ（１２）のレベルをそのままＰ
ＩＸ０，ＰＩＸ１に出力する。２つの出力の配置は、Ｐ
ＩＸ１が水平方向左側の画素、ＰＩＸ０が右側の画素と
なる。１１７，１１８はＤフリップフロップで、クロッ
クの立ち上がりで１１６からの出力ＰＩＸ０，ＰＩＸ１
をスムージング処理結果ＯＵＴ０，ＯＵＴ１としてラッ
チし、出力する。

【００３６】図４は図１の１１５，１１６でのマトリク
スデータのパターンマッチングによって遂行されるスム
ージング処理を説明する図で、図４（ａ）は、２値画像
の１例で、画像全体から１部を抜き出したものである。

【００３７】擬似階調処理が施された画像で、文字画像
の黒画像から下地の白画像へと濃度ジャンプする部分
（エッジ部）を現している。擬似中間調処理を施してい
るためエッジ部で中間調を表現しようとして、滑らかな
エッジ再現を阻害する画素が存在している（図４（ａ）
参照）。このような擬似中間調処理に発生する該滑らか
なエッジ再現を阻害する画素をうまくパターンマッチン
グによりマッチングし、画素をより高い解像度を持つ出
力画素により再配置することで、読み取り後２値化した
スキャン画像のエッジ部の滑らかな再現が可能となる。

【００３８】図４（ｂ）は１１５において想定したマッ
チングパターンの１つの例である。ここで図４（ｂ）
は、５ｘ５画素で形成され、原画像のマトリクスパター
ンと比較されるが、原画像のマトリクスパターンの白画
素の位置とマッチングパターンの白画素の位置、原画像
のマトリクスパターンの黒画素の位置とマッチングパタ
ーンの黒画素の位置が一致した場合、双方のパターンが
合致したとして、画素の置き換えが行われる。

【００３９】図４（ｃ）は１１６に設定されている、図
４（ｂ）のマッチングパターンＭＰ１に対応した画素置
き換えパターンで該２値画像信号と図４（ｂ）のマッチ
ングパターンＭＰ１が合致した場合、注目画素ｄ行３列
の画素置き換えパターンである。

【００４０】図４（ｄ）は１１６に設定されている、図
４（ｂ）のマッチングパターンにＭＰ２対応した画素置
き換えパターンで該２値画像信号と図４（ｂ）のマッチ
ングパターンＭＰ２が合致した場合、注目画素ｃ行３列
の画素置き換えパターンである。

【００４１】図４（ｅ）は１１６に設定されている、図
４（ｂ）のマッチングパターンＭＰ３に対応した画素置
き換えパターンで該２値画像信号と図４（ｂ）のマッチ
ングパターンＭＰ３が合致した場合、注目画素ｅ行４列
の画素置き換えパターンである。

【００４２】図４（ｃ），（ｄ），（ｅ）は、本実施の
形態が３００ｘ３００ｄｐｉの入力画像を６００ｘ３０
０ｄｐｉの出力画像へ変換するために、左右に２分割し
た画素置き換えパターンになっている。図４（ｃ）は、
右、左ともに白画素へ、図４（ｄ），（ｅ）は、左は白
画素、右は黒画素へそれぞれ画素を置き換えるパターン
となっている。

【００４３】図４（ａ）の画像上には、図４（ｂ）のマ
ッチングパターンＭＰ１，ＭＰ２，ＭＰ３と合致する箇
所があるため、図４（ａ）の太線で囲まれた画像は、図
４（ｂ）のマッチングパターンＭＰ１，ＭＰ２，ＭＰ３
の３つの注目画素に対応する図４（ｃ），（ｄ），
（ｅ）の３つの画素置き換えパターンで置き換えられ
る。

【００４４】図４（ｆ）は画素が置き換えられた画像で
あり、本発明のスムージング処理がかかって文字のエッ
ジ部が滑らかに再現されていることがわかる。

【００４５】このように、マッチングパターンが画像と
合致した場合、擬似中間調処理に特有な文字のエッジ部
に現れるパターンを複数の注目画素と画素置き換えパタ
ーンを用いて、滑らかな再現を実現することができる。
すなわち、画像上の全く同じ位置でマッチング処理を行
いながら、異なる複数の注目画素を持ってスムージング
を行って、エッジ部の滑らかな再現を実現している。

【００４６】図５はスムージング処理部の主走査方向の
処理動作を示すタイミングチャートである。

【００４７】図において、太線の内側は、スムージング
処理の対象となる画像領域であり、１行あたりＮ個の画
素が存在する。画像領域のＰ（０）〜Ｐ（ｎ−１）が存
在する行（以後、Ｐ）をスムージング処理をするとし
て、以下に説明を進める。又、画像イネーブル信号のレ
ベルの変化、ＣＬＫＣＮＴのカウントアップ、ＦＩＦＯ
１０６のアドレスカウンタのカウントアップタイミング
及び入力画像データの入力タイミングはいずれもクロッ
クの立ち上がりに同期するものとする。尚、Ｐの上２行
と下１行の計４行のデータは既にＦＩＦＯに記憶されて
おり、Ｐの画素を注目画素とするマトリクスにおける最
下位の行が入力画像データとして入力されるタイミング
であるとする。

【００４８】画像イネーブル信号がＨレベルで、入力画
像データの信号入力が無効な領域である時、水平同期信
号が、ｔ１でＬパルスを出力し、このパルスによってＬ
ＯＡＤ信号がＨレベルにセットされる。このＬＯＡＤ信
号によって、マトリクスレジスタ１１３のＲＥＧ０，Ｒ
ＥＧ１の総てのビットがＬレベルにリセットされる。こ
の計１０ビットのＬレベルのデータは、画素Ｐ（０）を
中心としたマトリクスにおける非画像領域を示す。又、
この時ＣＬＫＣＮＴ信号も０にリセットされ、イネーブ
ル出力部１１２が、このＣＬＫＣＮＴ＝０を受けてビッ
ト２をＨレベルとし、１１３のＲＥＧ２がイネーブル状
態となる。ＦＩＦＯ１０６のアドレスカウンタも画像イ
ネーブル信号によって０にリセットされ、アドレス０の
注目画素Ｐ（０）の列のデータがアクセスされ、マルチ
プレクサ１０９を介して、１１３の入力ラインに出力さ
れる。

【００４９】ｔ２のクロックの立ち上がりで、画像イネ
ーブル信号が立ち下がると、ＬＯＡＤ信号も立ち下が
る。又、同時に、マトリクスの最下位の行の第１画素も
入力画像データの信号ライン上に現れる。この入力画像
データは、１０９を介して１１３の入力ラインの５ビッ
ト目に出力される。そして、ｔ３のクロックの立ち上が
りで、イネーブル状態となっているＲＥＧ２に画素Ｐ
（０）の列のデータがラッチされ、ＣＬＫＣＮＴもカウ
ントアップして１となり、１１３のイネーブルレジスタ
がＲＥＧ３に切り替わる。この時、同時に、マトリクス
の最下位の行の第２画素も入力画像データの信号ライン
上に現れ、１０６のアドレスカウンタも１となり、この
アドレスカウント値によって画素Ｐ（１）の列のデータ
がアクセスされる。

【００５０】以後、同様にして注目画素Ｐ（２），Ｐ
（３），…の列のデータが１１３のイネーブル状態のレ
ジスタにラッチされる。ｔ４のクロックの立ち上がり
で、ＲＥＧ４にＰ（２）の列のデータがラッチされる
と、Ｐ（０）を中心とした５×５のマトリクスデータが
揃う。このマトリクスデータは、マトリクスマルチプレ
クサ１１４で、ＣＬＫＣＮＴ＝３の情報を基に、ＲＥＧ
０の０ビット目を最下位とし、ＲＥＧ４の４ビット目を
最上位ビットとしてＲＥＧ０，ＲＥＧ１，ＲＥＧ３，Ｒ
ＥＧ４の順にデータを揃え、２５ビットのデータＭＡＴ
Ｘとして出力される。

【００５１】このＭＡＴＸに対し、マッチングパターン
判定部１１５で、パターンマッチングが行われる。そし
て、その結果を受けて、画素置換処理部１１６で、置換
画素パターンまたは注目画素ＭＡＴＸ（１２）がＰＩＸ
０，ＰＩＸ１に出力され、ｔ５のクロックの立ち上がり
で、ＯＵＴ０，ＯＵＴ１にＰ（０）のスムージング処理
結果Ｐ（０）’としてラッチされる。同様に、Ｐ（１）
に対しては、ＣＬＫＣＮＴ＝４の情報を基に、ＲＥＧ
１，ＲＥＧ２，ＲＥＧ３，ＲＥＧ４，ＲＥＧ０の順で、
Ｐ（２）に対しては、ＣＬＫＣＮＴ＝０の情報を基に、
ＲＥＧ２，ＲＥＧ３，ＲＥＧ４，ＲＥＧ０，ＲＥＧ１の
順で、Ｐ（３）に対しては、ＣＬＫＣＮＴ＝１の情報を
基に、ＲＥＧ３，ＲＥＧ４，ＲＥＧ０，ＲＥＧ１，ＲＥ
Ｇ２の順で、Ｐ（４）に対しては、ＣＬＫＣＮＴ＝２の
情報を基に、ＲＥＧ４，ＲＥＧ０，ＲＥＧ１，ＲＥＧ
２，ＲＥＧ３の順で、それぞれデータＭＡＴＸが揃えら
れる。以後ＣＬＫＣＮＴの値の繰り返しに従って処理が
繰り返される。

【００５２】そして、ｔ６のクロックの立ち上がりで、
Ｐの最後の画素Ｐ（ｎ−１）が存在する列がラッチさ
れ、画像イネーブル信号がＨレベルとなり、つぎのｔ７
のクロックの立ち上がりでは、１０９によって強制的に
Ｌレベルにされた非画像領域に相当する５ビットのデー
タが、１１３のイネーブル状態のレジスタにラッチされ
る。そして、ｔ８の立ち上がりで、Ｐ（ｎ−１）の処理
結果Ｐ（ｎ−１）’が出力され、ラインＰの総ての画素
についてのスムージング処理が終了する。その際、ｔ９
の水平同期信号の立ち下がりまでＬＯＡＤ信号はＬレベ
ルのままなので、それまでＲＥＧ０，ＲＥＧ１はリセッ
トされることはなく、最後の画素まで処理が正常に遂行
される。

【００５３】図６はスムージング処理部３０６Ｃの副走
査方向の処理動作を示すタイミングチャートである。入
力画像データは、ｍ行のラインで構成され、各行データ
をＲの配列で示す。

【００５４】図６のｔ１以前の垂直同期信号のＨレベル
によって、第１のラインカウンタの出力count１及び第
３のラインカウンタの出力count３の値は０にリセット
されている。その後、ｔ２の画像イネーブル信号の立ち
下がりで、入力画像データとして、１行目のＲ（０）行
が入力されてくる。この時点で、既に垂直同期信号はＬ
レベルであるので、入力データ切換部１０８はＲ（０）
をそのまま出力する。そして、ＦＩＦＯ１０６は、１０
８の出力Ｒ（０）の画素を各アドレスの０ビットにアド
レス０より記憶していく。この記憶動作におけるビット
選択は、書き換えビットセレクタ１０７においてＦＩＦ
Ｏから読み出された４ビットのうちセレクタ１０５の出
力するカウント値と同一のビットのデータを、１０８の
出力と差し替える形式で遂行される。２行目のＲ（１）
も１０８からそのまま出力され、１０６の各アドレスの
１ビットにアドレス０より記憶されていく。ｔ３の画像
イネーブル信号の立ち下がりから３行目のＲ（２）が入
力され始めると、この時点から１行目のＲ（０）画素を
注目画素とする列データがマルチプレクサ１０９より出
力され始める。この時１０９は、垂直同期信号のＬレベ
ルによってセレクタ１０５より選択されるcount１＝２
に対応して、ＦＩＦＯの２ビットから読み出されるデー
タを０ビット、ＦＩＦＯの３ビットから読み出されるデ
ータを１ビット、ＦＩＦＯの０ビットから読み出される
データを２ビット、ＦＩＦＯの１ビットから読み出され
るデータを３ビット、１０８の出力を４ビットといった
具合に列データを揃える。更に、この時点では、マトリ
クスデータの上２行が非画像領域となる為、count３＝
２に対応して下位２ビットを強制的にＬレベルにして出
力する。以後、count１の値に応じて、count１＝３の時
は、ＦＩＦＯの３ビットから読み出されるデータを０ビ
ット、ＦＩＦＯの０ビットから読み出されるデータを１
ビット、ＦＩＦＯの１ビットから読み出されるデータを
２ビット、ＦＩＦＯの２ビットから読み出されるデータ
を３ビット、１０８の出力を４ビットとしてデータを揃
える。そして、この時count３＝３ならば、０ビットは
非画像領域に相当するので、強制的にＬレベルとなる。
count１＝０の時は、ＦＩＦＯの０ビットから読み出さ
れるデータを０ビット、ＦＩＦＯの１ビットから読み出
されるデータを１ビット、ＦＩＦＯの２ビットから読み
出されるデータを２ビット、ＦＩＦＯの３ビットから読
み出されるデータを３ビット、１０８の出力を４ビット
としてデータを揃える。count１＝１の時は、ＦＩＦＯ
の１ビットから読み出されるデータを０ビット、ＦＩＦ
Ｏの２ビットから読み出されるデータを１ビット、ＦＩ
ＦＯの３ビットから読み出されるデータを２ビット、Ｆ
ＩＦＯの０ビットから読み出されるデータを３ビット、
１０８の出力を４ビットとしてデータを揃える。ｔ４の
画像イネーブル信号の立ち上がりで、リセット信号生成
部１０３がcount３＝３を受けて、その出力ＲＳＴがＨ
レベルに立ち上がると、第２のラインカウンタ１０２の
出力count２は、０にリセットされる。そして、ｔ５で
ＲＳＴがＬレベルとなり、１０２はリセットが解除され
ると、以後、水平同期信号の立ち下がりごとに、count
１と同様のカウントを繰り返す。

【００５５】最後の行Ｒ（ｍ−１）の入力が終了する
と、１画面の終了を示す為、ｔ６で垂直同期信号が立ち
上がる。そして、count１が０にリセットされるので、
未だスムージング処理が終了していない最後の２行Ｒ
（ｍ−２）、Ｒ（ｍ−１）の処理については、１０５が
垂直同期信号のＨレベルによってcount１に代って選択
するcount２の値に基づいて、ｔ６以前と同様に遂行さ
せる。又、ｔ７，ｔ８の出力は、Ｒ（ｍ−１）の下の非
画像領域に対応する為、垂直同期信号のＨレベルによっ
て強制的にＬレベルにされる。

【００５６】このような構成により、注目画素を含んだ
画像領域のマトリクスデータをパイプライン方式で揃え
ていき、パターンマッチングを行うことにより、システ
ムクロックに同期して次々と入力されてくる２値化され
た画像データに対し、リアルタイムなスムージング処理
が可能となる。

【００５７】（第２の実施の形態）プリンタにおいて、
印刷の高速化を実現するために、複数のレーザによる複
数ライン同時走査で文字画像を形成する構成が採られる
場合があるが、このようなプリンタの構成に対応して、
リアルタイムにスムージング処理を遂行する場合、複数
ラインの入力データの各ライン毎にスムージング処理回
路を設けていては、多大なコストアップを招いてしま
う。

【００５８】そこで、本発明に係る画像処理装置の第２
の実施の形態としての複写機は、同時に入力される複数
ラインについて、ＦＩＦＯやカウンタ等の構成要素をで
きる限り共有して、画像マトリクスデータを抽出する。

【００５９】本実施の形態としての複写機の構成は、ス
ムージング処理部３０６Ｃの内部の構成以外は上記第１
の実施の形態と同一であり、その説明は省略する。

【００６０】また、スムージング処理部３０６Ｃにおい
ても、上記第１の実施の形態と同一の構成要素が多く、
その構成要素については同一の符号を付してその説明は
省略する。また、マトリクスサイズ及び出力解像度につ
いても、上記第１の実施の形態と同様とする。

【００６１】［スムージング処理部］図７は、スムージ
ング処理部の構成を示す図面である。

【００６２】同ブロック図において、７０１は第１のカ
ウンタで、垂直同期信号のＨレベルによってカウント値
０にリセットされ、水平同期信号の立ち下がりでカウン
ト値１にカウントアップし、次の水平同期信号の立ち下
がりで再びカウント値０に戻り、この動作を繰り返す。
７０２は第２のカウンタで、７０１と同様の動作を行う
が、リセット端子には、リセット信号生成部７０３から
のリセット信号ＲＳＴが接続されている。７０４は第３
のラインカウンタで垂直同期信号のＨレベルによってカ
ウント値０にリセットされ水平同期信号が立ち下がりを
カウントし、カウント値２までカウントアップしたら、
リセットされるまでその値２を維持する。

【００６３】リセット信号生成部７０３は７０４のカウ
ント値が１の時のみ画像イネーブル信号の立ち上がりに
よってＨレベルをラッチし、第２のラインカウンタ７０
２のリセット信号ＲＳＴとしての信号を出力する。この
後、７０２は０〜４までのカウントを繰り返す。１０５
はセレクタで、垂直同期信号Ｌレベルの時は１０１のカ
ウント値出力count１を選択し、垂直同期信号Ｈレベル
の時は１０２のカウント値出力count２を選択する。

【００６４】１０６はＦＩＦＯメモリで、画像データの
主走査方向の画素数のアドレスで、４ビットのＲＡＭよ
り構成されている。７０７は書き換えビットセレクタ
で、１０６から読み出された４ビットデータのうちの２
ビットを選択して、２ラインの入力画像データと共に、
ＦＩＦＯ１０６へ４ビットのデータを出力する。７０８
は入力データ切換部で、垂直同期信号Ｌレベルの時は入
力画像データをそのまま出力し、垂直同期信号Ｈレベル
の時は入力画像データを強制的にＬレベルに切り替え
る。

【００６５】７０９はマルチプレクサで、ＦＩＦＯ１０
６から読み出された４ビットのデータを、セレクタ１０
５からの出力されるラインカウント値に応じて組み替
え、入力データ切換部７０８からの２ビットの出力と共
に６ビットのデータとして出力し、又、count３の値が
１の時は６ビットのうち下位２ビットを強制的にＬレベ
ルとして出力する。更に、画像イネーブル信号がＨレベ
ルの時は全ビットＬレベルとして出力する。

【００６６】１１０はＤフリップフロップで、各ライン
のスムージング処理におけるスタート信号であるＬＯＡ
Ｄ信号を出力する。このＬＯＡＤ信号は、水平同期信号
のＬレベルによってＨレベルにセットされ、画像イネー
ブル信号の立ち下がりによってＬレベルに立ち下げられ
る。１１１はクロックカウンタで、ＬＯＡＤ信号のＨレ
ベルによってカウント値０にリセットされ、クロックが
立ち上がって画像が入力される都度カウントアップされ
カウント値４までカウントアップしたら再び０に戻ると
いったカウントを繰り返す。

【００６７】１１２はイネーブル出力部でクロックカウ
ンタ１１１の出力ＣＬＫＣＮＴの値に応じて、５ビット
の出力のうち選択された１ビットだけＨレベルを出力す
る。

【００６８】７１３は副走査方向２画素分の注目画素を
中心としたマトリクスデータを１列ごとにラッチする為
のマトリクスレジスタで、６ビットのレジスタＲＥＧ０
［５：１］，ＲＥＧ１［５：１］，ＲＥＧ２［５：
１］，ＲＥＧ３［５：１］，ＲＥＧ４［５：１］より構
成され、それぞれのレジスタは１１２の出力によって、
どれか１つのみイネーブル状態となり、マルチプレクサ
７０９からの６ビットのデータをクロックの立ち上がり
によってラッチする。この場合、各レジスタ共、配列０
から５へ上側の行の画素からラッチする。又、ＲＥＧ
０，ＲＥＧ１は、ＬＯＡＤ信号のＨレベルによって全ビ
ットＬレベルにリセットされる。

【００６９】１１４ａ，ｂはマトリクスマルチプレクサ
で、１１４ａには入力画像データ１ｃｈの画素を注目画
素としてマトリクスデータを揃えるために、ＲＥＧ０〜
ＲＥＧ４の配列４〜０の５ビット計２５ビットのデータ
が入力され、１１４ｂには入力画像データ２ｃｈの画素
を注目画素としてマトリクスデータを揃える為に、ＲＥ
Ｇ０〜ＲＥＧ４の配列５〜１の５ビット計２５ビットの
データが入力される。そして、ＣＬＫＣＮＴの値に応じ
て、１１４ａ，ｂはこのデータを各レジスタの５ビット
単位で並べ替え、２５ビットのマトリクスデータＭＡＴ
Ｘ０，ＭＡＴＸ１を出力する。この場合、２５ビットの
最下位ビットＭＡＴＸ０（０），ＭＡＴＸ１（０）がマ
トリクスの左上の画素に、５ビットＭＡＴＸ０（４），
ＭＡＴＸ１（４）が左下の画素に、１３ビットＭＡＴＸ
０（１２），ＭＡＴＸ１（１２）が注目画素に、２１ビ
ットＭＡＴＸ０（２０），ＭＡＴＸ１（２０）が右上の
画素に、２５ビットＭＡＴＸ０（２４），ＭＡＴＸ１
（２４）が右下の画素といった具合に対応する。

【００７０】１１５ａ，ｂはマッチングパターン判定部
で、マトリクスデータにおける黒画素と白画素の配置が
所定のマッチングパターンと一致するか否かを判定する
処理部で、１１４ａからの出力ＭＡＴＸ０及び１１４ｂ
からの出力ＭＡＴＸ１に対して、マッチングパターンの
黒画素であるビットについてはＭＡＴＸ０，ＭＡＴＸ１
の対応ビットの出力レベルをそのまま使用し、マッチン
グパターンの白画素であるビットについてはＭＡＴＸ
０，ＭＡＴＸ１の対応ビットの出力レベルを反転して使
用し、すべてのビットの論理積をとる。そして、論理積
の結果がＨレベルならば、想定したマッチングパターン
とマトリクスのパターンが一致したこととなる。

【００７１】マッチングパターン判定部１１５ａ，ｂは
このような論理積を、想定したマッチングパターンの数
だけ行い、その数のビットからなる信号ＰＡＴ０，ＰＡ
Ｔ１を出力する。１１６ａ，ｂは画素置換処理部で、１
１６ａはマトリクスの注目画素データＭＡＴＸ０（１
２）と１１５ａからの出力ＰＡＴ０を入力とし、１１６
ｂはマトリクスの注目画素データＭＡＴＸ１（１２）と
１１５ｂからの出力ＰＡＴ１を入力する。そして、１１
６ａはＰＡＴ０信号のうちいずれかのビットがＨレベル
を出力したら、１１６ｂはＰＡＴ１信号のうちいずれか
のビットがＨレベルを出力したら、そのビットに対応す
る置き換え画素パターンを主走査方向において解像度が
２倍高い画素データＰＩＸ００，ＰＩＸ０１及びＰＩＸ
１０，ＰＩＸ１１として出力する。又、ＰＡＴ０信号の
すべてのビットがＬレベル、即ちマトリクスパターンが
マッチングパターンのいずれとも一致しなかった場合
は、１１６ａはＭＡＴＸ０（１２）の信号レベルをその
ままＰＩＸ００，ＰＩＸ０１に出力する。１１６ｂも同
様に、ＰＡＴ１信号のすべてのビットがＬレベルの場
合、ＭＡＴＸ１（１２）の信号レベルをそのままＰＩＸ
１０，ＰＩＸ１１に出力する。２つの出力の配置は、Ｐ
ＩＸ０１，ＰＩＸ１１が主走査方向左側の画素、ＰＩＸ
００，ＰＩＸ１０が右側の画素となる。

【００７２】１１８ａ，ｂ、１１９ａ，ｂはＤフリップ
フロップで、クロックの立ち上がりで、ＰＩＸ００，Ｐ
ＩＸ０１を１ＣＨスムージング出力ＯＵＴ００，ＯＵＴ
０１として，ＰＩＸ１０，ＰＩＸ１１を２ＣＨスムージ
ング出力ＯＵＴ１０，ＯＵＴ１１としてラッチし、出力
する。

【００７３】１１５ａ，ｂ及び１１６ａ，ｂにおけるマ
トリクスデータのパターンマッチング処理は、上記第１
の実施の形態の説明において図４を用いて示したものと
同様であり、ここではその説明は省略する。

【００７４】図８は本実施の形態におけるスムージング
処理部の主走査方向の処理動作を示すタイミングチャー
トである。

【００７５】図において、太線の内側は、スムージング
処理の対象となる画像領域であり、１行あたりＮ個の画
素が存在する。画像領域のＰ（０）〜Ｐ（ｎ−１）：１
ＣＨ入力画像データ、Ｐ１（０）〜Ｐ１（ｎ−１）：２
ＣＨ入力画像データが存在する行をスムージング処理を
するとして、以下に説明を進める。又、画像イネーブル
信号のレベルの変化、ＣＬＫＣＮＴのカウントアップ、
ＦＩＦＯ１０６のアドレスカウンタのカウントアップタ
イミング及び入力画像データの入力タイミングはいずれ
もクロックの立ち上がりに同期するものとする。尚、Ｐ
０，Ｐ１と、その上２行の計４行のデータは既にＦＩＦ
Ｏに記憶されており、Ｐ１のマトリクスの下部２行に相
当する入力画像データが入力されるタイミングであると
する。

【００７６】画像イネーブル信号がＨレベルで、入力画
像データの信号入力が無効な領域である時、水平同期信
号が、ｔ１でＬパルスを出力し、このパルスによってＬ
ＯＡＤ信号がＨレベルにセットされる。このＬＯＡＤ信
号によって、マトリクスレジスタ１１３のＲＥＧ０，Ｒ
ＥＧ１の総てのビットがＬレベルにリセットされる。こ
の計１２ビットのＬレベルのデータは、画素Ｐ０
（０），Ｐ１（０）を中心としたマトリクスにおける非
画像領域を示す。

【００７７】又、この時ＣＬＫＣＮＴ信号も０にリセッ
トされ、イネーブル出力部１１２が、このＣＬＫＣＮＴ
＝０を受けてビット２をＨレベルとし、７１３のＲＥＧ
２がイネーブル状態となる。ＦＩＦＯ１０６のアドレス
カウンタも画像イネーブル信号によって０にリセットさ
れ、アドレス０の注目画素Ｐ０（０），Ｐ１（０）の列
のデータがアクセスされ、マルチプレクサ７０９を介し
て、７１３の入力ラインに出力される。ｔ２のクロック
の立ち上がりで、画像イネーブル信号が立ち下がると、
ＬＯＡＤ信号も立ち下がる。

【００７８】又、同時に、２つのマトリクスの最下位の
２行の第１画素も入力画像データの信号ライン上に現れ
る。この入力画像データは、７０９を介して７１３の入
力ラインの上位２ビットに出力される。そして、ｔ３の
クロックの立ち上がりで、イネーブル状態となっている
ＲＥＧ２に画素Ｐ０（０），Ｐ１（０）の列のデータが
ラッチされ、ＣＬＫＣＮＴもカウントアップして１とな
り、７１３のイネーブルレジスタがＲＥＧ３に切り替わ
る。

【００７９】この時、同時に、２つのマトリクスの最下
位の行の第２画素も入力画像データの信号ライン上に現
れ、１０６のアドレスカウンタも１となり、このアドレ
スカウント値によって画素Ｐ０（１），Ｐ１（１）の列
のデータがアクセスされる。以後、同様にして注目画素
Ｐ０（２）Ｐ１（２），Ｐ０（３）Ｐ（３），…の列の
データが１１３のイネーブル状態のレジスタにラッチさ
れる。

【００８０】ｔ４のクロックの立ち上がりで、ＲＥＧ４
にＰ０（２），Ｐ１（２）の列のデータがラッチされる
と、Ｐ０（０），Ｐ１（０）を中心とした５×５のマト
リクスデータを組み為のデータが揃う。そして、ＲＥＧ
０〜ＲＥＧ５の各レジスタから配列０〜４のデータが、
マトリクスマルチプレクサ１１４ａに入力され、又、配
列１〜５のデータが、マトリクスマルチプレクサ１１４
ｂに入力される。即ち、各レジスタの配列１〜４のデー
タを共有していることになる。

【００８１】ＣＬＫＣＮＴ＝３の情報を基に、１１４ａ
では、ＲＥＧ０の０配列０のデータを最下位ビットと
し、ＲＥＧ４の配列４のデータを最上位ビットとしてＲ
ＥＧ０，ＲＥＧ１，ＲＥＧ３，ＲＥＧ４の順にデータを
揃え、２５ビットのデータＭＡＴＸ０としてマトリクス
データを出力する。

【００８２】同様に、１１４ｂでは、ＲＥＧ０の配列１
のデータを最下位ビットとし、ＲＥＧ４の配列５のデー
タを最上位ビットとしてＲＥＧ０，ＲＥＧ１，ＲＥＧ
２，ＲＥＧ３，ＲＥＧ４の順にデータを揃え、２５ビッ
トのデータＭＡＴＸ１としてマトリクスデータを出力す
る。このＭＡＴＸ０，ＭＡＴＸ１に対して、マッチング
パターン判定部１１５ａ，ｂで、パターンマッチングが
行われる。

【００８３】そして、その結果を受けて、画素置き換え
処理部１１６ａ，ｂで、置き換え画素パターンまたは注
目画素ＭＡＴＸ０（１２），ＭＡＴＸ１（１２）がＰＩ
Ｘ００，ＰＩＸ０１，ＰＩＸ１０，ＰＩＸ１１に出力さ
れ、ｔ５のクロックの立ち上がりで、ＯＵＴ００，ＯＵ
Ｔ０１，ＯＵＴ１０，ＯＵＴ１１にＰ（０），Ｐ１
（０）のスムージング出力Ｐ（０）’，Ｐ１（０）’と
してラッチされる。同様に、Ｐ０（１），Ｐ１（１）に
対しては、ＣＬＫＣＮＴ＝４の情報を基に、ＲＥＧ１，
ＲＥＧ２，ＲＥＧ３，ＲＥＧ４，ＲＥＧ０の順で、Ｐ１
（２）に対しては、ＣＬＫＣＮＴ＝０の情報を基に、Ｒ
ＥＧ２，ＲＥＧ３，ＲＥＧ４，ＲＥＧ０，ＲＥＧ１の順
で、Ｐ０（３），Ｐ１（３）に対しては、ＣＬＫＣＮＴ
＝１の情報を基に、ＲＥＧ３，ＲＥＧ４，ＲＥＧ０，Ｒ
ＥＧ１，ＲＥＧ２の順で、Ｐ０（４），Ｐ１（４）に対
しては、ＣＬＫＣＮＴ＝２の情報を基に、ＲＥＧ４，Ｒ
ＥＧ０，ＲＥＧ１，ＲＥＧ２，ＲＥＧ３の順で、それぞ
れデータＭＡＴＸが揃えられる。

【００８４】以後ＣＬＫＣＮＴの値の繰り返しに従って
処理が繰り返される。そして、ｔ６のクロックの立ち上
がりで、最後の画素Ｐ０（ｎ−１），Ｐ１（ｎ−１）が
存在する列がラッチされ、画像イネーブル信号がＨレベ
ルとなり、つぎのｔ７のクロックの立ち上がりでは、７
０９によって強制的にＬレベルにされた非画像領域に相
当する６ビットのデータが、７１３のイネーブル状態の
レジスタにラッチされる。そして、ｔ８の立ち上がり
で、Ｐ０（ｎ−１），Ｐ１（ｎ−１）の処理結果Ｐ０
（ｎ−１）’，Ｐ１（ｎ−１）’が出力され、ラインＰ
の総ての画素についてのスムージング処理が終了する。
その際、ｔ９の水平同期信号の立ち下がりまでＬＯＡＤ
信号はＬレベルのままなので、それまでＲＥＧ０，ＲＥ
Ｇ１はリセットされることはなく、最後の画素まで処理
が正常に遂行される。

【００８５】図９はスムージング処理部の副走査方向の
処理動作を示すタイミングチャートである。入力画像デ
ータは、ｍ行のラインで構成され、各行データをＲの配
列で示す。

【００８６】図９のｔ１以前の垂直同期信号のＨレベル
によって、第１のラインカウンタの出力count１及び第
３のラインカウンタの出力count３の値は０にリセット
されている。その後、ｔ２の画像イネーブル信号の立ち
下がりで、１ＣＨ入力画像データとして１行目のＲ
（０）が、２ＣＨ入力画像データとして２行目のＲ
（１）がそれぞれ入力されてくる。この時点で、既に垂
直同期信号はＬレベルであるので、入力データ切換部７
０８はＲ（０），Ｒ（１）をそのまま出力する。

【００８７】そして、４ビットのＦＩＦＯ１０６は、入
力データ切換部７０８を介して出力されるＲ（０）の画
素を各アドレスのビット０に、Ｒ（１）の画素をビット
１にアドレス０より記憶していく。

【００８８】この記憶動作におけるビット選択は、書き
換えビットセレクタ７０７において行なわれる。ＦＩＦ
Ｏから読み出された４ビットから、セレクタ１０５の出
力するカウント値が０の時は、ビット０とビット１が選
ばれる。ビット０には入力データ切換部７０８を介して
出力されうる１ＣＨ入力画像データを、ビット１には入
力データ切換部７０８を介して出力される２ＣＨ入力画
像データを差し替える。セレクタ１０５の出力するカウ
ント値が１の時は、ビット２とビット３が選ばれ、ビッ
ト２には入力データ切換部７０８を介して出力されうる
１ＣＨ入力画像データを、ビット３には入力データ切換
部７０８を介して出力される２ＣＨ入力画像データを差
し替える。

【００８９】ｔ３の画像イネーブル信号の立ち下がりか
ら３行目のＲ（２）及び４行目のＲ（３）が入力され始
め、これらも入力データ切換部７０８からそのまま出力
され、１０６の各アドレスのビット２及びビット３にア
ドレス０より記憶されていく。同時に、この時点から１
行目Ｒ（０）及び２行目のＲ（１）の画素を注目画素と
する列データがマルチプレクサ７０９より出力され始め
る。この時７０９は、垂直同期信号のＬレベルによって
セレクタ１０５より選択されるcount１＝１に対応し
て、ＦＩＦＯのビット２から読み出されるデータを７０
９のビット０、ＦＩＦＯのビット３から読み出されるデ
ータを７０９のビット１、ＦＩＦＯのビット０から読み
出されるデータを７０９のビット２、ＦＩＦＯのビット
１から読み出されるデータを７０９のビット３、入力デ
ータ切換部７０８カラーの１ＣＨ入力画像データを７０
９のビット４、２ＣＨ入力画像データをビット５といっ
た具合に列データを揃える。

【００９０】更に、この時点では、マトリクスデータの
上２行が非画像領域となる為、count３＝１に対応して
下位２ビットを強制的にＬレベルにして出力する。以
後、count１の値に応じて、count１＝０３の時は、ＦＩ
ＦＯのビット０〜３から読み出されるデータがそのまま
１０９のビット０〜３の出力となり、count１＝１の時
と同様、ビット４，５には入力データ切換部７０８から
の出力が対応する。

【００９１】ｔ４の画像イネーブル信号の立ち上がり
で、リセット信号生成部１０３がcount３＝１を受け
て、その出力ＲＳＴがＨレベルに立ち上がると、第２の
ラインカウンタ７０２の出力count２は、０にリセット
される。そして、ｔ５でＲＳＴがＬレベルとなり、リセ
ットが解除されると、以後カウンタ７０２は、水平同期
信号の立ち下がりごとに、count１と同様のカウントを
繰り返す。最後の行Ｒ（ｍ−２），Ｒ（ｍ−１）の入力
が終了すると、１画面の終了を示す為、ｔ６で垂直同期
信号が立ち上がる。そして、count１が０にリセットさ
れるので、未だスムージング処理が終了していない最後
の２行Ｒ（ｍ−２），Ｒ（ｍ−１）の処理については、
セレクタ１０５が垂直同期信号のＨレベルによってcoun
t１に代って選択するcount２の値に基づいて、ｔ６以前
と同様に遂行させる。又、ｔ７からの入力データ切換部
７０８の出力は、Ｒ（ｍ−１）の下の非画像領域に対応
する為、垂直同期信号のＨレベルによって強制的にＬレ
ベルにされる。

【００９２】以上のように構成した本実施の形態によれ
ば、プリンタに備えられた複数のレーザに対応して伝送
される複数ラインの入力画像データのそれぞれに対し
て、リアルタイムなスムージング処理を遂行できるシス
テムを、回路規模の増大を抑えて実現することができ
る。

【００９３】（他の実施の形態）又、例えば、入力画像
データが３ラインである場合に対しては、第２の実施の
形態で図７に示した構成において、１０６を５ビット構
成とし、書き換えビットセレクタ７０７を１０６から読
み出された５ビットデータのうちの２ビットを選択し
て、３ラインの入力画像データと共に、１０５へ５ビッ
トのデータを出力する構成とすればよい。また、入力デ
ータ切換部７０８は３ビット構成とし、マルチプレクサ
７０９は１０６から読み出された５ビットのデータをセ
レクタ１０５から出力されるラインカウント値に応じて
組み替え、入力データ切換部７０８からの３ビットのう
ち１ＣＨ，２ＣＨの出力に対応する２ビットの出力と共
に７ビットのデータとして出力する構成とすればよい。
さらに、７１３の各レジスタは７ビット構成とし、１１
４，１１５以降の各構成を１個ずつ増やせばよい。

【００９４】なお、本発明は、複数の機器（例えばホス
トコンピュータ，インタフェイス機器，リーダ，プリン
タなど）から構成されるシステムに適用しても、一つの
機器からなる装置（例えば、複写機，ファクシミリ装置
など）に適用してもよい。

【００９５】

【発明の効果】以上説明したように本発明によれば、入
力画像に対し、リアルタイムのスムージング処理を行な
うことができる生産性に優れた画像処理装置及び画像処
理方法方法を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のスムージング処理
部の構成を示すブロック図である。

【図２】本発明に係る画像処理装置の第１の実施の形態
としての複写機の概略を示す断面図である。

【図３】本発明に係る画像処理装置の第１の実施の形態
としての複写機の制御系を示すブロック図である。

【図４】本発明の第１の実施の形態におけるパターンマ
ッチング及び画素の置き換えを説明する図である。

【図５】本発明の第１の実施の形態のスムージング処理
部の主走査方向における処理を説明するタイミングチャ
ートである。

【図６】本発明の第１の実施の形態のスムージング処理
部の副走査方向における処理を説明するタイミングチャ
ートである。

【図７】本発明の第２の実施の形態のスムージング処理
部の構成を示すブロック図である。

【図８】本発明の第２の実施の形態のスムージング処理
部の主走査方向における処理を説明するタイミングチャ
ートである。

【図９】本発明の第２の実施の形態のスムージング処理
部の副走査方向における処理を説明するタイミングチャ
ートである。

【符号の説明】

１０１，１０２，１０４，７０１，７０２，７０４ラ
インカウンタ１０３，７０３リセット信号生成部１０５セレクタ１０６ＦＩＦＯメモリ１０７，７０７書き換えビットセレクタ１０８，７０８入力データ切換部１０９，７０９マルチプレクサ１１１クロック（画素）カウンタ１１３，７１３マトリクスレジスタ１１４マトリクスマルチプレクサ１１５マッチングパターン判定部１１６画素置換処理部

Claims

【特許請求の範囲】

【請求項１】ラスタースキャンにより順次入力された入
力画像データから、Ｍ行１列の画素データを抽出する行
画像抽出手段と、前記行画像抽出手段によって抽出されたＭ行のデータを
Ｎ列分格納して、注目画素を含んだＭ×Ｎ画素領域のマ
トリクス画像データとして出力するマトリクス生成手段
と、前記マトリクス生成手段によって出力されたマトリクス
画像データと、所定のマトリクス画像データとをパター
ンマッチングにより比較し、比較の結果によって前記注
目画素に対し画像データの置換を行なうパターンマッチ
ング処理手段と、を有することを特徴とする画像処理装置。
【請求項２】前記行画像抽出手段は、入力画像データの水平同期信号をカウントする行数カウ
ンタと、前記入力画像データとして入力される画素数をカウント
する画素数カウンタと、前記行数カウンタのカウント値に応じて、各アドレスの
同一ビットに前記入力画像データの各行のデータを記憶
する一時記憶手段と、を有し、前記マトリクス生成手段は、前記一時記憶手段から読出した入力画像データと、前記
一時記憶手段に記憶せずにそのまま入力した入力画像デ
ータを組み合わせて、一つの注目画素を含んだＭ行Ｎ列
の画素データとして格納する、ＭビットのＮ個のレジス
タから成るマトリクスレジスタと、前記マトリクスレジスタのＮ個のＭビットデータを、前
記画素数カウンタのカウント値に応じて並べ替え、Ｍ×
Ｎビットの画素マトリクスデータとして出力するマルチ
プレクサと、を有し、前記パターンマッチング処理手段は、前記画素マトリクスデータが、所定の複数のマッチング
パターンの少なくとも１つと一致するか否かを判定する
マッチングパターン判定手段と、前記マッチングパターン判定部において、前記画素マト
リクスデータが前記マッチングパターンと一致した場
合、前記注目画素のデータを所定のデータに置き換えて
出力する画素置換処理部と、を有することを特徴とする請求項１に記載の画像処理装
置。
【請求項３】前記行画像抽出手段は、複数行（Ｋ行）の入力画像データの水平同期信号をカウ
ントする行数カウンタと、前記複数行の入力画像データが１列分ずつ入力される毎
に、カウントアップする画素数カウンタと、入力画像データの行データを記憶する一時記憶手段と、を有し、前記マトリクス生成手段は、前記一時記憶手段から読出した入力画像データと、前記
一時記憶手段に記憶せずにそのまま入力した複数行の入
力画像データを組み合わせて、一つの注目画素を含んだ
（Ｍ＋Ｋ−１）行Ｎ列の画素データとして格納する、
（Ｍ＋Ｋ−１）ビットのＮ個のレジスタから成るマトリ
クスレジスタと、前記マトリクスレジスタを構成するＮ個のレジスタのそ
れぞれにおけるＫ種類の連続したＭビットデータのう
ち、同一配列のデータを選択して入力し、これらＮ個の
Ｍビットデータを前記画素数カウンタのカウント値に応
じて並べ替え、Ｍ×Ｎビットの画素マトリクスデータと
して出力するＫ個のマルチプレクサと、を有し、前記パターンマッチング処理手段は、前記画素マトリクスデータが、所定の複数のマッチング
パターンの少なくとも１つと一致するか否かを判定する
マッチングパターン判定部と、前記マッチングパターン判定部において、前記画素マト
リクスデータが前記マッチングパターンと一致した場
合、前記注目画素のデータを所定のデータに置き換えて
出力する画素置換処理部と、を有することを特徴とする請求項１に記載の画像処理装
置。
【請求項４】前記一時記憶手段、前記マトリクスレジス
タ、及び前記画素置換処理部からの出力は、全て同一の
クロックで制御されていることを特徴とする請求項２ま
たは３に記載の画像処理装置。
【請求項５】ラスタースキャンにより順次入力された入
力画像データから、Ｍ行１列の画素データを抽出する行
画像抽出工程と、前記行画像抽出工程で抽出されたＭ行のデータをＮ列分
格納して、注目画素を含んだＭ×Ｎ画素領域のマトリク
ス画像データとして出力するマトリクス生成工程と、前記マトリクス生成工程で出力されたマトリクス画像デ
ータと、所定のマトリクス画像データとをパターンマッ
チングにより比較し、比較の結果によって前記注目画素
に対し画像データの置換を行なうパターンマッチング処
理工程と、を有することを特徴とする画像処理方法。
【請求項６】前記行画像抽出工程、前記マトリクス生成
工程及び前記パターンマッチング処理工程は、パイプラ
イン方式で処理を行なうことを特徴とする請求項５に記
載の画像処理方法。