KR100205605B1 - 불휘발성 반도체 메모리 장치의 비트라인 부스팅회로 - Google Patents

불휘발성 반도체 메모리 장치의 비트라인 부스팅회로 Download PDF

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Abstract

본 발명은 불휘발성 반도체 메모리 장치의 비선택셀 스트링에 연결된 비트 라인을 전원전압레벨로 프리챠지한 후 프로그램 방지전압으로 부스팅하게 할 수 있는 비트라인 부스팅회로에 관한 것으로서, 프로그램 시작을 알리는 마스터 신호가 인가되는 입력 단자와, 제1전원 전압이 인가되는 제1전원 단자와, 제2전원 전압이 인가되는 제2전원 단자와, 제3전원 전압이 인가되는 제3전원 단자와; 출력 신호가 출력되는 출력 단자와; 상기 입력 단자와 제1접속점 사이에 연결된 제1버퍼와; 상기 입력 단자와 제2접속점 사이에 연결된 딜레이와; 상기 제2접속점과 제3접속점 사이에 연결된 제2버퍼와; 상기 제1버퍼 및 상기 제2버퍼의 각 출력단에 각 입력 단자가 연결된 OR 게이트와; 상기 OR 게이트의 출력단에 게이트가 연결되며, 상기 제1전원 단자와 상기 출력 단자 사이에 소오스-드레인 채널이 연결된 NMOS 트랜지스터와; 상기 제2버퍼의 출력단에 게이트가 연결되며, 상기 제2전원 단자와 상기 출력 단자 사이에 소오스-드레인 채널이 연결된 NMOS 트랜지스터와; 상기 제2버퍼의 출력단에 게이트가 연결되며, 상기 제3전원 단자와 상기 출력 단자 사이에 소오스-드레인 채널이 연결된 PMOS 트랜지스터로 구성되어 있다.
이러한 구성을 가지는 회로에 있어서, 메모리 셀 어레이 중 비선택된 셀 스트링에 데이터가 기입되는 것을 방지하기 위해 프로그램 방지 전압을 인가할 경우 먼저, 메모리 셀 어레이에 전기적으로 연결된 한쌍의 비트라인을 전원 전압 Vcc로 프리 챠지한다. 이후, 선택된 셀 스트링으로 데이터를 전달할 때 비선택된 셀 스트링에 연결된 제2서브 비트 라인에 프로그램 방지 전압을 단계적으로 부스팅한다. 따라서, 프로그램하고자 하는 셀 스트링에 전기적으로 연결된 비트라인 이외의 모든 비트라인에 프로그램 방지 전압을 부스팅하기 위한 펌프 회로의 용량을 줄일 수 있다. 또한, 프로그램 방지전압으로 비트라인을 부스팅하는데 걸리는 시간도 단축할 수 있을 뿐만아니라, 상기 펌프 회로가 칩 영역에서 차지하는 면적을 줄일 수 있기 때문에 고집적화를 실현할 수 있다.

Description

불휘발성 반도체 메모리 장치의 비트 라인 부스팅 회로(a circuit of boosting a bit line of non volatile semiconductor memory device)
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 구체적으로는 불휘발성 반도체 메모리 장치의 비선택셀 스트링에 연결된 비트 라인을 전원전압레벨로 프리챠지한 후 프로그램 방지전압으로 부스팅하게 할 수 있는 비트라인 부스팅회로에 관한 것이다.
도 1에는 종래의 비트 라인 부스팅 회로의 회로를 보여주는 회로도가 도시되어 있다. 도 1을 참조하면, 입력 단자(1)를 통해 프로그램 시작을 알리는 마스터 신호(Pgmb)가 입력되며, 상기 신호(Pgmb)에 대응되는 소정 전압이 제1 및 제2출력 단자(2, 3 ,LSBL, LA)를 통해 각각 출력된다. 그리고, 제1, 제2, 그리고 제3전원 단자(4, 5, 6)를 통해 각각 제1, 제2, 그리고 제3전원 전압(HVcc, Vcc, Vpp)이 입력된다. 상기 제1출력 단자(2)와 상기 제1전원 단자(4) 사이에 소오스-드레인 채널이 연결되며, 상기 입력 단자(1)에 게이트가 연결된 제1MOS 트랜지스터(Q1)를 통해 상기 제1출력 단자(2)에 제1전원 전압(HVcc)이 챠지되고, 상기 제1출력 단자(2)와 상기 제3전원 단자(6) 사이에 소오스-드레인 채널이 연결되며, 상기 입력 단자(1)에 게이트가 연결된 제2MOS 트랜지스터(Q2)를 통해 상기 제1출력 단자(2)에 제3전원 전압(Vpp)이 챠지된다. 그리고, 상기 제2전원 단자(5)와 상기 제2출력 단자(3) 사이에 소오스-드레인 채널이 연결되며, 상기 입력 단자(1)에 게이트가 연결된 제3MOS 트랜지스터(Q3)를 통해 상기 제2출력 단자(3)에 상기 제2전원 전압(Vcc)이 챠지된다. 또한, 상기 제3전원 단자(6)와 상기 제2출력 단자(3) 사이에 소오스-드레인 채널이 연결되며, 상기 입력 단자(1)에 게이트가 연결된 제4MOS 트랜지스터(Q4)를 통해 상기 제2출력 단자(3)에 상기 제3전원 전압(Vpp)이 챠지된다.
도 2에 도시된 불휘발성 반도체 메모리 장치의 코어 회로와, 도 1 및 도 3에 의거하여 비트라인 부스팅 동작을 상세히 설명한다. 메모리 셀 어레이(10) 중 선택된 셀 스트링에 데이터를 기입할 때, 비선택된 셀 스트링에 데이터가 기입되는 것을 방지하기 위해 상기 비선택된 셀 스트링에 전기적으로 연결된 비트라인을 프로그램 방지 전압 Vpp로 부스팅하게 된다. 여기서, 선택된 셀 스트링에 데이터를 기입하기 전에 상기 메모리 셀 어레이(10)에 전기적으로 연결된 비트라인쌍의 초기 전압 레벨이 높을 수록 비트라인쌍이 부스팅되는 정도가 높아 프로그램 장애(program disturbance)를 적게 받는다. 즉, 초기 전압 레벨이 높으면 높을수록 부스팅이 잘 되기 때문에 프로그램시 비선택된 셀 스트링이 프로그램되는 것을 방지할 수 있다.
도 2에 도시된 메모리 장치의 메모리 셀 어레이(10)에 전기적으로 연결된 제1서브 비트 라인(SBL)에 데이터를 기입하기 위해 선택된 셀 스트링이 연결되어 있다고 가정하자. 이러한 경우에 상기 메모리 장치의 동작은, 데이터 입출력 라인(1O, /IO)을 통해 도면에는 도시되어 있지 않았지만 페이지 버퍼에 쓰여지는 데이터의 정보에 따라 선택된 셀 스트링에 데이터를 기입하는 경우와 비선택된 셀 스트링에 데이터가 기입되는 것을 방지하는 경우로 나누어진다. 상기 메모리 셀 어레이(10) 중 선택된 셀 스트링에 데이터를 기입할 때, 선택된 셀 스트링에 전기적으로 연결된 비트 라인에는 로우 레벨이 인가되고, 비선택된 셀 스트링에 전기적으로 연결된 비트라인에는 데이터가 기입되는 것을 방지하기 위해 하이 레벨의 고전압을 인가해야 한다. 여기서, 상기 페이지 버퍼에 쓰여지는 데이터가 '0'일 경우 프로그램을 의미하고, '1'일 경우 소거를 의미하며, 상기 선택된 셀 스트링에 연결된 비트라인에는 페이지 버퍼에 저장된 데이터를 셀 스트링으로 전달하면 프로그램된다. 이와 같이, 페이지 버퍼에 데이터를 가져오는 것을 로딩 동작이라하며 이 구간은 제3a에 도시된 제1구간에 해당한다.
도 3a에 도시된 바와 같이, 프로그램 시작을 알리는 마스터 신호(Pgmb)가 하이 레벨(high level)일 때는 도 1에 도시된 제1MOS 트랜지스터(Q1) 및 제3MOS 트랜지스터(Q3)가 도통되고 제2 및 제4MOS 트랜지스터(Q2, Q4)는 부도통된다. 상기 트랜지스터들(Q2, Q4)의 스위치 동작에 의해 제1출력 단자(2)에 연결된 제1구동 라인 VSBL(2)은 1/2Vcc로 챠지되며, 제2출력 단자(3)에 연결된 제2구동 라인 LA(3)는 Vcc로 챠지된다. 그리고, 상기 마스터 신호(Pgmb)가 로우 레벨(low level)일 경우, 제2 및 제4MOS 트랜지스터(Q2, Q4)가 도통되어 이에 대응되는 상기 제1 및 제2구동 라인(VSBL, LA)은 모두 Vpp 전압으로 챠지된다. 그리고, 도 3a에 도시된 바와 같이, 데이터 전달 구간에서는 복수개의 제어 신호 즉, PiSBLPe, PiSOe는 고전압 Vpp가 인가되고, 복수개의 제어 신호 즉, PiSBLPo, PiSOo는 접지전압(Vss)이 각각 인가된다. 따라서, 상기 제어 신호 PiLSOe가 하이 레벨이므로 입출력 라인(IO, /IO)을 통해 전달된 데이터가 제1서브 비트 라인(SBL)으로 전달된다. 한편, 프로그램하고자 하는 셀 스트링에 전기적으로 연결된 제1서브 비트 라인(SBL)의 반대 비트 라인인 제2서브 비트 라인(SBLB)에는 어떠한 경우에도 셀 스트링에 데이터가 기입되는 것을 방지하기 위해, 로우 레벨의 제어 신호 PiSOo에 의해 PMOS 트랜지스터(Q8)가 부도통되어 제2서브 비트라인(SBLB)을 입출력 라인(/IO)과 절연시킨다.
상술한 바와 같은 불휘발성 반도체 메모리 장치의 비트 라인 부스팅 회로에 의하면, 비선택 셀 스트링에 전기적으로 연결된 비트라인에 프로그램 방지전압을 부스팅할 경우 1/2Vcc전압에서 프로그램 방지전압 Vpp로 부스팅하게 된다. 따라서, 프로그램 방지전압으로 비트라인을 부스팅하기 위해 많은 용량을 요구하는 펌프 회로를 구비하여야 한다. 이에 따라, 상기 펌프 회로가 칩 영역에서 차지하는 면적이 증가하여 고집적화를 실현하는데 어려움이 따른다. 또한, 프로그램 방지전압으로 부스팅하는데 걸리는 시간이 길어지며 많은 전력이 소모되는 문제점이 생긴다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해, 비선택 셀 스트링에 연결된 비트라인을 프로그램 방지전압으로 부스팅하기 전에 미리 전원 전압 레벨로 프리챠지할 수 있는 불휘발성 반도체 메모리 장치의 비트라인 부스팅 회로를 제공하는데 있다.
도 1은 종래의 비트라인 부스팅 회로를 보여주는 회로도;
도 2는 불휘발성 반도체 메모리 장치의 코어 회로를 보여주는 회로도;
도 3a 내지 도 3b는 도 1 및 도 2의 동작 타이밍도;
도 4는 본 발명의 바람직한 실시예에 따른 비트라인 부스팅 회로를 보여주는 회로도;
도 5는 불휘발성 반도체 메모리 장치의 코어 회로를 보여주는 회로도;
도 6은 본 발명의 바람직한 실시예에 따른 동작 타이밍도,
*도면의 주요 부분에 대한 부호 설명
20:버퍼, 40:딜레이, 100:지연부, 200:스위칭부
상술한 바와 간은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 메모리 셀 어레이에 전기적으로 연결된 한쌍의 비트라인을 구비한 불휘발성 반도체 메모리 장치의 비트라인 부스팅 회로에 있어서, 프로그램 시작을 알리는 마스터 신호가 인가되는 입력 단자와; 제1전원 전압이 인가되는 제1전원 단자와; 제2전원 전압이 인가되는 제2전원 단자와; 제3전원 전압이 인가되는 제3전원 단자와; 출력 신호가 출력되는 출력 단자와; 상기 입력 단자와 제1접속점 사이에 연결된 제1버퍼와; 상기 입력 단자와 제2접속점 사이에 연결된 딜레이와; 상기 제2접속점과 제3접속점 사이에 연결된 제2버퍼와; 상기 제1버퍼 및 상기 제2버퍼의 각 출력단에 각 입력 단자가 연결된 OR 게이트와; 상기 OR 게이트의 출력단에 게이트가 연결되며, 상기 제1전원 단자와 상기 출력 단자 사이에 소오스-드레인 채널이 연결된 NMOS 트랜지스터와; 상기 제2버퍼의 출력단에 게이트가 연결되며, 상기 제2전원 단자와 상기 출력 단자 사이에 소오스-드레인 채널이 연결된 NMOS 트랜지스터와; 상기 제2버퍼의 출력단에 게이트가 연결되며, 상기 제3전원 단자와 상기 출력 단자 사이에 소오스-드레인 채널이 연결된 PMOS 트랜지스터로 구비되어 있다.
본 발명의 다른 특징에 의하면, 프로그램 시작을 알리는 마스터 신호가 인가되는 입력 단자와; 제1전원 전압이 인가되는 제1전원 단자와; 제2전원 전압이 인가되는 제2전원 단자와; 제3전원 전압이 인가되는 제3전원 단자와; 출력 신호가 출력되는 출력 단자와; 상기 입력 단자를 통해 입력되는 상기 마스터 신호를 입력 받아, 상기 신호가 지연되지 않고 출력된 제1제어 신호와 상기 신호를 소정 시간 지연시킨 제2제어 신호를 각각 출력하는 지연부와; 상기 지연부로부터 출력된 상기 제1 및 제2제어 신호에 응답하여, 상기 제2전원 단자와 상기 제3전원 단자 중 어느 하나를 선택적으로 상기 출력 단자로 연결시키는 스위칭부로 구성되어 있다.
이 회로의 바람직한 실시예에 있어서, 상기 지연부는; 상기 입력 단자와 제1접속점 사이에 연결된 제1버퍼와; 상기 입력 단자와 제2접속점 사이에 연결된 딜레이와; 상기 제2접속점과 제3접속점 사이에 연결된 제2버퍼로 구비되어 있다.
이 회로의 바람직한 실시예에 있어서, 상기 스위칭부는; 상기 제1접속점 및 상기 제3접속점에 각 입력 단자가 연결된 OR 게이트와; 상기 제1전원 단자와 상기 출력 단자 사이에 소오스-드레인 채널이 연결되며, 상기 OR 게이트의 출력단에 게이트가 연결된 제9MOS 트랜지스터와; 상기 제2버퍼의 출력단에 게이트가 연결되며, 상기 제2전원 단자와 상기 출력 단자 사이에 소오스-드레인 채널이 연결된 제10MOS 트랜지스터와; 상기 제2버퍼의 출력단에 게이트가 연결되며, 상기 제3전원 단자와 상기 출력 단자 사이에 소오스-드레인 채널이 연결된 제11MOS 트랜지스터로 구비되어 있다.
이 회로의 바람직한 실시예에 있어서, 상기 제9 및 제10MOS 트랜지스터는 N형 도전형의 채널이고, 상기 제11MOS 트랜지스터는 P형 도전형의 채널임을 특징으로 한다.
이와 같은 회로에 의해서, 메모리 셀 어레이 중 비선택된 셀 스트링에 데이터가 기입되는 것을 방지하기 위해 상기 셀 스트링에 연결된 비트라인을 프로그램 방지전압으로 부스팅할 때 먼저 전원전압 Vcc로 프리챠지한 후에 프로그램 방지전압으로 부스팅할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 4 내지 도 6에 의거하여 상세히 설명한다. 본 발명의 신규한 불휘발성 반도체 메모리 장치의 비트라인 부스팅 회로에 있어서, 도 4를 참조하면, 입력 단자(1)는 프로그램 시작을 알리는 마스터 신호(Pgmb)가 인가되고, 제1, 제2 그리고 제3전원 단자(4, 5, 6)를 통해 각각 제1전원 전압(HVcc), 제2전원 전압(Vcc) 그리고 제3전원 전압(Vpp)이 인가된다. 그리고, 출력 단자(2)를 통해 출력 신호가 출력된다. 지연부(100)는 상기 입력 단자(1)를 통해 입력되는 상기 마스터 신호(Pgmb)를 입력 받아, 상기 신호(Pgmb)가 지연되지 않고 출력된 제1제어 신호(CS_Pgm1)와 상기 신호(Pgmb)를 소정 시간 지연시킨 제2제어 신호(CS_Pgm2)를 각각 출력한다. 스위칭부(200)는 상기 지연부(100)로부터 출력된 상기 제1 및 제2제어 신호(CS_Pgm1, CS_Pgm2)에 응답하여, 상기 제2전원 단자(5)와 상기 제3전원 단자(6) 중 어느 하나를 선택적으로 상기 출력 단자(2)로 연결시킨다.
이러한 회로에 의하면, 메모리 셀 어레이(10) 중 비선택된 셀 스트링에 데이터가 기입되는 것을 방지하기 위해 프로그램 방지 전압(Vpp)을 인가할 경우 먼저, 메모리 셀 어레이(10)에 전기적으로 연결된 한쌍의 비트라인(SBL, SBLB)을 전원 전압 Vcc로 프리 챠지한다. 이후, 선택된 셀 스트링으로 데이터를 전달할 때 비선택된 셀 스트링에 연결된 제2서브 비트 라인(SBLB)에 프로그램 방지 전압(Vpp)을 단계적으로 부스팅한다. 따라서, 프로그램하고자 하는 셀 스트링에 전기적으로 연결된 비트라인 이외의 모든 비트라인에 프로그램 방지 전압을 부스팅하기 위한 펌프 회로의 용량을 줄일 수 있다. 또한, 프로그램 방지전압(Vpp)으로 비트라인을 부스팅하는데 걸리는 시간도 단축할 수 있을 뿐만아니라, 상기 펌프 회로가 칩 영역에서 차지하는 면적을 줄일 수 있기 때문에 고집적화를 실현할 수 있다.
도 4 내지 도 6에 있어서, 도 1 내지 도 3에 도시된 구성요소와 동일한 기능을 가지는 구성요소에 대해서 동일한 참조번호를 병기한다.
도 1에는 본 발명의 바람직한 실시예에 따른 불휘발성 반도체 메모리 장치의 비트 라인 부스팅 회로가 도시되어 있다. 도 1을 참조하면, 입력 단자(1)는 프로그램 시작을 알리는 마스터 신호(Pgmb)가 인가되고, 제1, 제2 그리고 제3전원 단자(4, 5, 6)를 통해 각각 제1전원 전압(HVcc), 제2전원 전압(Vcc) 그리고 제3전원 전압(Vpp)이 인가된다. 그리고, 출력 단자(2)를 통해 출력 신호가 출력된다. 지연부(100)는 상기 입력 단자(1)를 통해 입력되는 상기 마스터 신호(Pgmb)를 입력 받아, 상기 신호(Pgmb)가 지연되지 않고 출력된 제1제어 신호(CS_PGM1)와 상기 신호(Pgmb)를 소정 시간 지연시킨 제2제어 신호(CS_Pgm2)를 각각 출력한다. 스위칭부(200)는 상기 지연부(100)로부터 출력된 상기 제1 및 제2제어 신호(CS_Pgm1, CS_Pgm2)에 응답하여, 상기 제2전원 단자(5)와 상기 제3전원 단자(6) 중 어느 하나를 선택적으로 상기 출력 단자(2)로 연결시킨다.
여기서, 상기 지연부(100)는 상기 입력 단자(1)와 제1접속점(N1) 사이에 연결된 제1버퍼(20)와 상기 입력 단자(1)와 제2접속점(N2) 사이에 연결된 딜레이(40)와 상기 제2접속점(N2)과 제3접속점(N3) 사이에 연결된 제2버퍼(60)로 구비되어 있다. 그리고, 상기 스위칭부(200)는 OR 게이트(G1)와 복수개의 MOS 트랜지스터(Q9, Q10, Q11)로 이루어졌다. 상기 OR 게이트(G1)는 상기 제1접속점(N1) 및 상기 제3접속점(N3)에 각 입력 단자가 연결되어 있다. 상기 복수개의 MOS 트랜지스터(Q9, Q10, Q11)중 제9MOS 트랜지스터(Q9)는 상기 제1전원 단자(4)와 상기 출력 단자(2) 사이에 소오스-드레인 채널이 연결되며 상기 OR 게이트(G1)의 출력단에 게이트가 연결되어 있다. 상기 복수개의 MOS 트랜지스터(Q9, Q10, Q11)중 제10MOS 트랜지스터(Q10)는 상기 제2버퍼(40)의 출력단에 게이트가 연결되며, 상기 제2전원 단자(5)와 상기 출력 단자(2) 사이에 소오스-드레인 채널이 연결되어 있다. 그리고, 상기 복수개의 MOS 트랜지스터(Q9, Q10, Q11)중 제11MOS 트랜지스터(Q11)는 상기 제2버퍼(40)의 출력단에 게이트가 연결되며, 상기 제3전원 단자(6)와 상기 출력 단자(2) 사이에 소오스-드레인 채널이 연결되어 있다. 또한, 상기 제9 및 제10MOS 트랜지스터(Q9, Q10)는 N형 도전형의 채널이고, 상기 제11MOS 트랜지스터(Q11)는 P형 도전형의 채널임을 특징으로 한다.
메모리 셀 어레이(10) 중 선택된 셀 스트링에 데이터를 기입할 때, 비선택된 셀 스트링에 데이터가 기입되는 것을 방지하기 위해 상기 비선택된 셀 스트링에 전기적으로 연결된 비트라인을 프로그램 방지전압(Vpp)으로 부스팅하게 된다. 여기서, 선택된 셀 스트링에 데이터를 기입하기 전에 상기 메모리 셀 어레이(10)에 전기적으로 연결된 비트라인쌍(SBL, SBLB)의 초기 전압 레벨이 높을 수록 비트라인쌍이 부스팅되는 정도가 높아 프로그램 장애를 적게 받는다. 즉, 초기 전압 레벨이 높으면 높을수록 부스팅이 잘 되기 때문에 프로그램시 비선택된 셀 스트링이 프로그램되는 것을 방지할 수 있다. 도 4에 도시된 바와 같은 구성을 가지는 비트 라인 부스팅 회로는 비선택 셀 스트링에 연결된 제2서브 비트라인(SBLB)에 프로그램 방지전압인 Vpp 레벨로 부스팅하기에 앞서 먼저 전원전압 레벨인 Vcc로 제1 및 제2서브 비트라인들(SBL, SBLB)을 프리챠지한다. 이후, 비선택된 셀 스트링에 연결된 제2서브 비트 라인(SBLB)에 프로그램 방지전압 Vpp을 부스팅함으로서 프로그램 방지전압 발생기의 용량을 감소시킬 수 있다. 이와 같이, 1차로 제1 및 제2서브 비트 라인(SBL, SBLB)을 Vcc로 프리챠지한 후, 프로그램 방지전압 Vpp로 제2서브 비트 라인(SBLB)을 부스팅하면 프로그램 방지전압 레벨을 형성하기 위한 시간을 단축할 수 있게 된다. 이를 위해 종래의 데이터 전달 구간을 비트 라인 프리챠지 구간과 데이터 전달 구간으로 분리하여, 비트 라인 프리챠지 구간에서는 우선적으로 상기 제1 및 제2서브 비트 라인(SBL, SBLB)을 Vcc 레벨로 프리 챠지한다. 그리고, 데이터 전달 구간에서 제2서브 비트 라인(SBLB)을 프로그램 방지전압 Vpp로 부스팅한다.
도 5에 도시된 불휘발성 반도체 메모리 장치의 코어 회로와, 도 4 및 도 6에 의거하여 비트라인 부스팅 동작을 상세히 설명한다. 먼저, 도 6에 도시된 동작 타이밍도는 페이지 디코딩 구간(1), 데이터 로딩 구간(2), 비트 라인 프리챠지 구간(3), 그리고 데이터 전달 구간(4) 및 프로그램 구간(5)으로 나누어진다. 여기서는 페이지 디코딩 구간(1)과 데이터 로딩 구간(2)에 대해 설명은 생략하기로 한다. 도 4에 도시된 지연부(100)는, 도 6에 도시된 프로그램 시작을 알리는 마스터 신호(Pgmb)가 하이 레벨(high level)에서 로우 레벨(low level)로 천이할 때, 제1버퍼(20)를 통해 지연되지 않은 제1제어 신호(CS_PGM1)를 출력한다. 상기 제1제어 신호(CS_Pgm1)는 상기 마스터 신호(Pgmb)가 로우 레벨로 천이하였기 때문에 로우 레벨임을 알 수 있다. 즉, 지연되지 않은 제1제어 신호(CS_Pgm1)는 로우 레벨이고, 제2제어 신호(CS_PGM2)는 입력이 비록 로우 레벨일지라도 소정 시간 지연되기 때문에 천이되기 이전의 레벨인 하이 레벨을 출력하게 된다. 상기 소정 시간은 상기 제1제어 신호(CS_Pgm1)에 따라 제1 및 제2서브 비트 라인(SBL, SBLB)을 프리챠지하는 시간을 의미한다.
상기 스위칭부(200)의 OR 게이트(G1)는, 로우 레벨의 제1제어 신호(CS_Pgm1)와 하이 레벨의 제2제어 신호(CS_Pgm2)를 각각 입력 받기 때문에 하이 레벨을 출력한다. 상기 OR 게이트(G1)의 출력단에 게이트가 연결된 제9MOS 트랜지스터(Q9)는 메모리 셀 어레이(10)로부터 데이터를 리이드할 때 필요한 하프 전원 전압(HVcc)을 공급하기 위한 스위칭 소자이다. 그리고, 상기 제2제어 신호 라인에 게이트가 연결된 제10MOS 트랜지스터(Q10)는 상기 제2제어 신호(CS_Pgm2)에 의해 제2전원 단자(5)와 출력 단자(2) 사이의 소오스-드레인 채널이 도통된다. 이로서, 상기 제10MOS 트랜지스터(Q10)를 통해 제2전원 전압(Vcc)이 출력 단자(2)에 연결된 제1구동 라인(VSBL)에 챠지된다. 이때, 도 5를 참조하면, 상기 제1구동 라인(VSBL)에 챠지된 제2전원 전압(Vcc)은 PMOS 트랜지스터(Q5)를 통해 제2서브 비트 라인(SBLB)에 프리챠지된다. 그리고, 제1서브 비트 라인(SBL)은 제2구동 라인(LA)을 통해 제2전원 전압(Vcc)로 프리챠지된다.
그리고, 도 6에 도시된 프리챠지 구간(3)이 지난 후에 제2버퍼(60)를 통해 출력된 제2제어 신호(CS_Pgm2)는 상기 제1제어 신호(CS_Pgm1)와 같이 로우 레벨로 천이된다. 상기 로우 레벨의 제2제어 신호 라인에 게이트가 연결된 제11MOS 트랜지스터(Q11)가 도통되어 제3전원 전압(Vpp)이 출력 단자(2)에 연결된 제1구동 라인(VSBL)에 챠지된다. 이때, 도 5를 참조하면, 상기 제1구동 라인(VSBL)에 챠지된 제3전원 전압(Vpp)은 PMOS 트랜지스터(Q5)를 통해 제2서브 비트 라인(SBLB)에 프리챠지된다. 다시말해서, 메모리 셀 어레이(10)에 전기적으로 연결된 한쌍의 비트라인(SBL, SBLB)을 프리챠지한 후 제2버퍼(60)는 로우 레벨의 제2제어 신호(CS_Pgm2)를 출력한다. 여기서, 상기 제1제어 신호(CS_Pgm1)는 로우 레벨로 유지된다. 따라서, 스위칭부(200)의 OR 게이트(G1)의 출력은 로우 레벨이므로 제9 및 제10MOS 트랜지스터(Q9, Q10)들의 채널은 부도통되고, 상기 제2제어 신호 라인에 게이트가 연결된 제11MOS 트랜지스터(Q11)의 채널은 도통된다. 이로써, 상기 제1구동 라인(VSBL)이 프로그램 방지 전압 Vpp으로 챠지되고, 제어 신호 PiSBLPo가 로우 레벨로 천이함에 따라 PMOS 트랜지스터(Q5)가 도통되어 제2서브 비트 라인(SBLB)에 프로그램 방지 전압 Vpp이 프리챠지된다.
그리고, 도 6에 도시된 데이터 전달 구간(4)에서는 페이지 버퍼에 저장되어 있는 데이터가 선택된 셀 스트링으로 전달되도록, 하이 레벨로 인가되는 제어 신호 PiLSOe에 게이트가 연결된 NMOS 트랜지스터(Q7)가 도통된다. 한편, 프로그램하고자 하는 셀 스트링에 전기적으로 연결된 제1서브 비트 라인 SBL의 반대 비트 라인 즉, 비선택된 셀 스트링에 전기적으로 연결된 제2서브 비트 라인 SBLB에는 어떠한 경우에도 셀 스트링에 저장되어 있는 데이터를 유지시켜야 하므로 프로그램 방지전압 Vpp가 계속 유지된다. 또한, 페이지 버퍼에 저장된 데이터와의 간섭을 막기 위해, 로우 레벨의 제어 신호 PiSOo에 의해 NMOS 트랜지스터(Q8)가 부도통되어 제2서브 비트라인(SBLB)을 입출력 라인(/IO)과 절연시킨다. 이러한 일련의 데이터 로딩, 비트라인 프리챠지 그리고 데이터 트랜스퍼 단계를 거친후 워드 라인을 통해 프로그램 전압(Vpgm)을 인가하면 비선택된 셀 스트링에 데이터가 기입되는 것을 방지하는 동안 선택된 셀 스트링에 데이터를 기입할 수 있다.
메모리 셀 어레이 중 비선택된 셀 스트링에 데이터가 기입되는 것을 방지하기 위해 프로그램 방지전압을 인가할 경우 먼저, 메모리 셀 어레이에 전기적으로 연결된 한쌍의 비트라인을 전원 전압 Vcc로 프리 챠지한다. 이후, 선택된 셀 스트링으로 데이터를 전달할 때 비선택된 셀 스트링에 연결된 제2서브 비트 라인에 프로그램 방지 전압을 단계적으로 부스팅한다. 따라서, 프로그램하고자 하는 셀 스트링에 전기적으로 연결된 비트라인 이외의 모든 비트라인에 프로그램 방지 전압을 부스팅하기 위한 펌프 회로의 용량을 줄일 수 있다. 또한, 프로그램 방지전압으로 비트라인을 부스팅하는데 걸리는 시간도 단축할 수 있을 뿐만아니라, 상기 펌프 회로가 칩 영역에서 차지하는 면적을 줄일 수 있기 때문에 고집적화를 실현할 수 있다.

Claims (5)

  1. 메모리 셀 어레이(10)에 전기적으로 연결된 한쌍의 비트라인(SBL, SBLB)을 구비한 불휘발성 반도체 메모리 장치의 비트라인 부스팅 회로에 있어서,
    프로그램 시작을 알리는 마스터 신호(Pgmb)가 인가되는 입력 단자(1)와;
    제1전원 전압(HVcc)이 인가되는 제1전원 단자(4)와;
    제2전원 전압(Vcc)이 인가되는 제2전원 단자(5)와;
    제3전원 전압(Vpp)이 인가되는 제3전원 단자(6)와;
    출력 신호가 출력되는 출력 단자(2)와;
    상기 입력 단자(1)와 제1접속점(N1) 사이에 연결된 제1버퍼(20)와;
    상기 입력 단자(1)와 제2접속점(N2) 사이에 연결된 딜레이(40)와;
    상기 제2접속점(N2)과 제3접속점(N3) 사이에 연결된 제2버퍼(60)와;
    상기 제1버퍼(20) 및 상기 제2버퍼(60)의 각 출력단에 각 입력 단자가 연결된 OR 게이트(G1)와;
    상기 OR 게이트(G1)의 출력단에 게이트가 연결되며, 상기 제1전원 단자(4)와 상기 출력 단자(2) 사이에 소오스-드레인 채널이 연결된 NMOS 트랜지스터(Q9)와;
    상기 제2버퍼(60)의 출력단에 게이트가 연결되며, 상기 제2전원 단자(5)와 상기 출력 단자(2) 사이에 소오스-드레인 채널이 연결된 NMOS 트랜지스터(Q10)와;
    상기 제2버퍼(60)의 출력단에 게이트가 연결되며, 상기 제3전원 단자(6)와 상기 출력 단자(2) 사이에 소오스-드레인 채널이 연결된 PMOS 트랜지스터(Q11)로 구비된 불휘발성 반도체 메모리 장치의 비트라인 부스팅 회로.
  2. 프로그램 시작을 알리는 마스터 신호(Pgmb)가 인가되는 입력 단자(1)와;
    제1전원 전압(HVcc)이 인가되는 제1전원 단자(4)와;
    제2전원 전압(Vcc)이 인가되는 제2전원 단자(5)와;
    제3전원 전압(Vpp)이 인가되는 제3전원 단자(6)와;
    출력 신호가 출력되는 출력 단자(2)와;
    상기 입력 단자(1)를 통해 입력되는 상기 마스터 신호(Pgmb)를 입력 받아, 상기 신호(Pgmb)가 지연되지 않고 출력된 제1제어 신호(CS_Pgm1)와 상기 신호(Pgmb)를 소정 시간 지연시킨 제2제어 신호(CS_Pgm2)를 각각 출력하는 지연부(100)와;
    상기 지연부(100)로부터 출력된 상기 제1 및 제2제어 신호(CS_Pgm1, CS_Pgm2)에 응답하여, 상기 제2전원 단자(5)와 상기 제3전원 단자(6) 중 어느 하나를 선택적으로 상기 출력 단자(2)로 연결시키는 스위칭부(200)를 포함한 불휘발성 반도체 메모리 장치의 비트라인 부스팅 회로.
  3. 제2항에 있어서,
    상기 지연부(100)는;
    상기 입력 단자(1)와 제1접속점(N1) 사이에 연결된 제1버퍼(20)와;
    상기 입력 단자(1)와 제2접속점(N2) 사이에 연결된 딜레이(40)와;
    상기 제2접속점(N2)과 제3접속점(N3) 사이에 연결된 제2버퍼(60)로 구비된 불휘발성 반도체 메모리 장치의 비트라인 부스팅 회로.
  4. 제2항에 있어서,
    상기 스위칭부(200)는;
    상기 제1접속점(N1) 및 상기 제3접속점(N3)에 각 입력 단자가 연결된 OR 게이트(G1)와;
    상기 제1전원 단자(4)와 상기 출력 단자(2) 사이에 소오스-드레인 채널이 연결되며, 상기 OR 게이트(G1)의 출력단에 게이트가 연결된 제9MOS 트랜지스터(Q9)와;
    상기 제2버퍼(40)의 출력단에 게이트가 연결되며, 상기 제2전원 단자(5)와 상기 출력 단자(2) 사이에 소오스-드레인 채널이 연결된 제10MOS 트랜지스터(Q10)와;
    상기 제2버퍼(40)의 출력단에 게이트가 연결되며, 상기 제3전원 단자(6)와 상기 출력 단자(2) 사이에 소오스-드레인 채널이 연결된 제11MOS 트랜지스터(Q11)로 구비된 불휘발성 반도체 메모리 장치의 비트라인 부스팅 회로.
  5. 제4항에 있어서,
    상기 제9 및 제10MOS 트랜지스터(Q9, Q10)는 N형 도전형의 채널이고, 상기 제11MOS 트랜지스터(Q11)는 P형 도전형의 채널인 불휘발성 반도체 메모리 장치의 비트라인 부스팅 회로.
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