KR100671599B1 - 워드라인 부트스트랩 회로 - Google Patents

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Abstract

본 발명은 워드라인 부트스트랩 회로에 관한 것으로, 기준 바이어스 회로와 전원 전압 디바이더의 출력 신호를 입력으로 하는 센스 증폭기의 출력 신호에 따라 구동되는 정류 수단에 의해 전원 전압의 상승에 따른 부스팅 전압의 상승을 방지함으로써 전원 전압에 대한 읽기 마진을 확장시킬 수 있는 워드라인 부트스트랩 회로가 제시된다.
부트스트랩 회로, 기준 바이어스 회로, 전원 전압 디바이더, 센스 증폭기, 정류 수단,

Description

워드라인 부트스트랩 회로{Wordline bootstrap circuit}
도 1은 종래의 워드라인 부트스트랩 회로도.
도 2는 본 발명에 따른 워드라인 부트스트랩 회로도.
<도면의 주요 부분에 대한 부호의 설명>
21 : 프리차지 회로 22 : 스위칭 회로
23 : 기준 전압 발생 회로 24 : 전원 전압 디바이더
25 : 센스 증폭기
본 발명은 워드라인 부트스트랩 회로에 관한 것으로, 특히 기준 바이어스 회로와 전원 전압 디바이더의 출력 신호를 입력으로 하는 센스 증폭기의 출력 신호에 따라 구동되는 정류 수단에 의해 전원 전압의 상승에 따른 부스팅 전압의 상승을 방지함으로써 전원 전압에 대한 읽기 마진을 확장시킬 수 있는 워드라인 부트스트랩 회로에 관한 것이다.
저전압용 플래쉬 메모리 소자의 셀을 읽기 위해서는 셀의 게이트에 동작 전압보다 높은 전압을 인가하여야 한다. 이를 위하여 동작 전압을 부트스트래핑시켜서 동작 전압보다 높은 전압을 만들어 주는 방법을 사용하고 있다.
도 1은 종래의 워드라인 부트스트랩 회로도로서, 다음과 같이 구성된다.
전원 단자(Vcc)와 제 1 노드(Q11) 사이에 제 1 PMOS 트랜지스터(P11)가 접속된다. 제 1 PMOS 트랜지스터(P11)의 게이트 단자와 접지 단자(Vss) 사이에 프리차지 인에이블 신호(PRE_EN)에 따라 구동되는 제 1 NMOS 트랜지스터(N11)가 접속된다. 한편, 제 1 PMOS 트랜지스터(P11)의 게이트 단자와 제 1 노드(Q11) 사이에 프리차지 인에이블 신호(PRE_EN)에 따라 구동되는 제 2 PMOS 트랜지스터(P12)가 접속된다. 상기 제 1 NMOS 트랜지스터(N11), 제 1 및 제 2 PMOS 트랜지스터(P11 및 P12)는 프리차지부(11)를 구성한다. 킥 신호(KICK) 입력 단자와 제 1 노드(Q11) 사이에 제 1 캐패시터(C11)가 접속된다. 제 1 노드(Q11)와 출력 단자(BOOST) 사이에 스위칭 회로(12)에 의해 구동되는 제 3 PMOS 트랜지스터(P13)와 저항(R11)이 직렬 접속되고, 출력 단자(BOOST)와 접지 단자(Vss) 사이에 제 2 캐패시터(C12)가 접속된다.
상기와 같이 구성되는 종래의 워드라인 부트스트랩 회로의 구동 방법을 설명 하면 다음과 같다.
프리차지 인에이블 신호(PRE_EN)가 하이 상태로 인가되면, 제 1 NMOS 트랜지스터(N11)가 턴온되고, 제 2 PMOS 트랜지스터(P12)가 턴오프된다. 따라서, 턴온된 제 1 NMOS 트랜지스터(N11)에 의해 접지 단자(Vss)로 경로가 형성되어 제 1 PMOS 트랜지스터(P11)는 턴온된다. 이에 의해 전원 전압(Vcc)이 제 1 노드(Q11)로 공급되어 제 1 노드(Q11)는 전원 전압(Vcc)으로 프리차지된다. 그후, 킥 신호(KICK)가 하이 상태로 인가되고, 프리차지 인에이블 신호(PRE_EN)는 로우 상태로 인가된다. 이에 의해 프리차지부(11)는 전원 단자(Vcc)와의 경로를 폐쇄하게 되고, 킥 신호 (KICK)에 의해 제 1 캐패시터(C11)가 전원 전압(Vcc)으로 차지된다. 따라서, 제 1 노드(Q11)는 2Vcc의 전압으로 상승하게 된다. 이 상태에서 스위칭 회로(12)에 의해 제 3 PMOS 트랜지스터(P13)가 턴온되면 2Vcc의 전압이 출력 단자(BOOST)로 출력된다.
그러나, 이 부스팅 전압은 부스팅하고자 하는 시간 이전에 제 1 노드(Q11)을 전원 전압으로 프리차지하는 방법을 사용하고 있기 때문에 워드라인 전압, 즉 부스팅된 전압은 전원 전압이 높아질수록 높아지게 된다. 이렇게 되면 셀을 읽는데 마진이 문제가 된다. '0' 데이터의 검증 마진이 부스팅된 전압보다 높은 동작 전압에서는 '0' 데이터에 전류가 흐르게 되므로 '0' 데이터로 읽히지 못하게 된다. 이 때문에 읽기 마진이 감소하게 되고, 이를 보상하기 위해 '1' 데이터의 마진 손실을 가져올 수 있다는 단점이 있다. 즉, 메모리 소자의 오동작을 유발하게 된다.
본 발명의 목적은 전원 전압이 상승하더라도 일정한 부스팅 전압을 출력함으로써 메모리 소자의 읽기 마진을 확보하고, 이에 따라 메모리 소자이 오동작을 방지할 수 있는 워드라인 부트스트랩 회로를 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 워드라인 부트스트랩 회로는 제 1 제어 신호에 따라 전원 전압을 제 1 노드로 공급하기 위한 프리차지 수단과, 기준 전압을 생성하기 위한 기준 전압 발생 수단과, 상기 전원 전압을 분배하기 위한 전원 전압 디바이더와, 상기 기준 전압 발생 수단의 출력 신호와 상기 전원 전압 디바이더의 출력 신호에 따라 반전 및 비반전 신호를 출력하기 위한 센스 증폭기와, 상기 센스 증폭기의 출력 신호에 따라 상기 제 1 노드의 전위를 소정 전위로 유지시키기 위한 정류 수단과, 제 2 제어 신호에 따라 상기 제 1 노드의 전위를 소정 전위 이상으로 부스팅 수단과, 제 3 제어 신호에 따라 부스팅된 상기 제 1 노드의 전위를 출력 단자로 공급하기 위한 스위칭 수단을 포함하여 이루어진 것을 특징으로 한다.
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 워드라인 부트스트랩 회로도로서, 다음과 같이 구성된다.
전원 단자(Vcc)와 제 1 노드(Q21) 사이에 제 1 PMOS 트랜지스터(P21)가 접속된다. 제 1 PMOS 트랜지스터(P21)의 게이트 단자와 접지 단자(Vss) 사이에 프리차지 인에이블 신호(PRE_EN)에 따라 구동되는 제 1 NMOS 트랜지스터(N21)가 접속된다. 한편, 제 1 PMOS 트랜지스터(P21)의 게이트 단자와 제 1 노드(Q21) 사이에 프리차지 인에이블 신호(PRE_EN)에 따라 구동되는 제 2 PMOS 트랜지스터(P22)가 접속된다. 상기 제 1 NMOS 트랜지스터(N21), 제 1 및 제 2 PMOS 트랜지스터(P21 및 P22)는 프리차지부(21)를 구성한다. 제 1 노드(Q21)와 접지 단자(Vss) 사이에 제 2 및 제 3 NMOS 트랜지스터(N22 및 N23)가 직렬 접속되는데, 제 2 NMOS 트랜지스터 (N22)는 제 1 노드(Q21)의 전위에 따라 구동되고, 제 3 NMOS 트랜지스터(N23)는 센스 증폭기(25)의 출력 신호에 따라 구동된다. 여기서, 센스 증폭기(25)는 기준 전압 발생 회로(23)의 출력 신호와 전원 전압 디바이더(24)의 출력 신호에 따라 반전 신호 또는 비반전 신호를 출력한다. 한편, 킥 신호(KICK) 입력 단자와 제 1 노드(Q21) 사이에 제 1 캐패시터(C21)가 접속된다. 제 1 노드(Q21)와 출력 단자(BOOST) 사이에 스위칭 회로(22)에 의해 구동되는 제 3 PMOS 트랜지스터(P23)와 저항(R21)이 직렬 접속되고, 출력 단자(BOOST)와 접지 단자(Vss) 사이에 제 2 캐패시터(C22)가 접속된다.
상술한 바와 같이 구성되는 본 발명에 따른 워드라인 부트스트랩 회로의 구동 방법을 설명하면 다음과 같다.
프리차지 인에이블 신호(PRE_EN)가 하이 상태로 인가되면, 제 1 NMOS 트랜지스터(N21)가 턴온되고, 제 2 PMOS 트랜지스터(P22)가 턴오프된다. 따라서, 턴온된 제 1 NMOS 트랜지스터(N21)에 의해 접지 단자(Vss)로 경로가 형성되어 제 1 PMOS 트랜지스터(P21)는 턴온된다. 이에 의해 전원 전압(Vcc)이 제 1 노드(Q21)로 공급되어 제 1 노드(Q21)는 전원 전압(Vcc)으로 프리차지된다. 그런데, 전원 전압(Vcc)이 일정한 레벨 이상으로 상승하게 되면, 전원 전압 디바이더(24)의 출력 신호가 기준 전압 발생 회로(23)의 출력 신호보다 높은 전압으로 출력되고, 이에 의해 센스 증폭기(25)는 하이 상태의 신호를 출력하게 된다. 따라서, 제 3 NMOS 트랜지스터(N23)가 턴온되어 제 2 및 제 3 NMOS 트랜지스터(N22 및 N23)를 통해 접지 단자(Vss)로 제 1 노드(Q21)의 소정 전위가 빠지게 된다. 이때, 상기 제 3 NMOS 트랜지스터(N23)는 상기 센스 증폭기(25)의 하이 상태 신호에 의해 완전히 턴 온 되는 것이 아니라, 트랜지스터 특성곡선(미도시)의 선형구간에 해당하는 정도로 턴온된다. 즉, 완전히 턴온되어 모든 전위가 빠지도록 하는 것이 아니라, 일정 크기의 전위만이 빠져 제 1 노드(Q21)의 전위가 일정한 수준으로 유지될 정도로만 전위가 빠질 수 있도록 턴온 되는 것이다. 따라서 제 1 노드(Q21)의 전위는 전원 전압(Vcc)이 상승하고, 제 2 및 제 3 NMOS 트랜지스터(N22 및 N23)의 사이즈에 따라 결정된다. 그후, 킥 신호(KICK)가 하이 상태로 인가되고, 프리차지 인에이블 신호(PRE_EN)는 로우 상태로 인가되면, 프리차지부(21)는 전원 단자(Vcc)와의 경로를 폐쇄하게 되고, 킥 신호(KICK)에 의해 제 1 캐패시터(C21)가 전원 전압(Vcc)으로 차지된다. 따라서, 제 1 노드(Q21)에 프리차지 동작 중에 충전되어 있던 전압(VCC)과 상기 제1 캐패시터(C21)의 전압(VCC)이 합치게 된다. 그리고 스위칭 회로(22)에 의해 제 3 PMOS 트랜지스터(P23)가 턴온되면 합쳐진 전압(2VCC)이 출력 단자(BOOST)로 출력된다.
상술한 바와 같이 본 발명에 의하면 기준 바이어스 회로와 전원 전압 디바이더의 출력에 따라 구동되는 센스 증폭기에 의해 전원 전압의 상승에 따른 상승분을 제거함으로써 전원 전압에 대한 읽기 마진을 확장시킬 수 있으며, 부차적으로 '0' 데이터를 프로그램할 때 문턱 전압을 낮출 수 있게 되어 프로그램 시간을 단축시킬 수 있고, 결과적으로 셀의 디스터번스를 방지할 수 있다.

Claims (4)

  1. 제 1 제어 신호에 따라 전원 전압을 제 1 노드로 공급하기 위한 프리차지 수단과,
    기준 전압을 생성하기 위한 기준 전압 발생 수단과,
    상기 전원 전압을 분배하기 위한 전원 전압 디바이더와,
    상기 기준 전압 발생 수단의 출력 신호와 상기 전원 전압 디바이더의 출력 신호에 따라 반전 및 비반전 신호를 출력하기 위한 센스 증폭기와,
    상기 센스 증폭기의 출력 신호에 따라 상기 제 1 노드의 전위를 소정 전위로 유지시키기 위한 정류 수단과,
    제 2 제어 신호에 따라 상기 제 1 노드의 전위를 소정 전위 이상으로 부스팅 수단과,
    제 3 제어 신호에 따라 부스팅된 상기 제 1 노드의 전위를 출력 단자로 공급하기 위한 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 워드라인 부트스트랩 회로.
  2. 제 1 항에 있어서, 상기 프리차지 회로는 상기 전원 단자와 상기 제 1 노드 사이에 접속된 제 1 PMOS 트랜지스터와,
    상기 제 1 PMOS 트랜지스터의 게이트 단자와 접지 단자 사이에 접속되어 상 기 제 1 제어 신호에 따라 구동되는 NMOS 트랜지스터와,
    상기 제 1 PMOS 트랜지스터의 게이트 단자와 상기 제 1 노드 사이에 접속되어 상기 제 1 제어 신호에 따라 구동되는 제 2 PMOS 트랜지스터를 포함하여 이루어진 것을 특징으로 하는 워드라인 부트스트랩 회로.
  3. 제 1 항에 있어서, 상기 정류 수단은 상기 제 1 노드와 접지 단자 사이에 직렬 접속되는 제 1 및 제 2 NMOS 트랜지스터로 이루어지되, 상기 제 1 NMOS 트랜지스터는 제 1 노드의 전위에 따라 구동되고, 상기 제 2 NMOS 트랜지스터는 상기 센스 증폭기의 출력 신호에 따라 구동되는 것을 특징으로 하는 워드라인 부트스트랩 회로.
  4. 제 1 항 또는 제 3 항에 있어서, 상기 제 1 노드의 전위는 상기 전원 전압이 상승함에 따라 상기 제 1 및 제 2 NMOS 트랜지스터의 사이즈에 의해 소정 전위로 유지되는 것을 특징으로 하는 워드라인 부트스트랩 회로.
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