KR20030056402A - 글리치 방지 기능을 갖는 입력 버퍼 회로 - Google Patents

글리치 방지 기능을 갖는 입력 버퍼 회로 Download PDF

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Abstract

입력신호가 전원전압의 절반 정도이더라도 안정되게 어드레스 변이 검출 신호를 생성할 수 있는 입력 버퍼 회로가 개시된다. 본 발명에 의한 입력 버퍼 회로는 외부로부터 입력되는 신호의 전압(Vin)이 전원전압(Vcc), 제1 기준전압(Vr1), 제2 기준전압(Vr2)에 대해 Vr1 < Vin < Vr2(여기서, Vr1 = Vcc/2 - V1 이고, Vr2 = Vcc/2 + V2)인 경우에는 제1 제어신호를 생성하고, 다른 경우에는 제2 제어신호를 생성하는 절반 전압 검출부와, 상기 입력신호를 버퍼링하여 출력하는 제1 버퍼부와, 상기 제1 버퍼의 출력신호를 소정 시간 지연시키는 지연부와, 상기 제1 제어신호에 의해 디스에이블 되고 상기 제2 제어신호에 의해 인에이블 되며 상기 지연부의 출력신호를 버퍼링하여 출력하는 제2 버퍼부를 구비하는 것을 특징으로 한다.

Description

글리치 방지 기능을 갖는 입력 버퍼 회로{AN INPUT BUFFER CIRCUIT WITH GLITCH PREVENTING FUNCTION}
본 발명은 입력 버퍼 회로에 관한 것으로서, 특히 글리치 방지(glitch preventing) 기능을 갖는 입력 버퍼 회로에 관한 것이다.
에스램(SRAM)에서 입력 버퍼에 전원전압(Vcc)의 절반 정도 되는 입력신호가 인가되면, 외부 어드레스에 대한 정보를 제대로 인식하지 못해서 칩(chip)이 불안정한 상태로 동작하게 된다.
도 1은 종래의 입력 버퍼의 회로도이다. 도 1에서 Vcc는 전원단자를, Vss는 접지단자를 각각 표시한다. 도 1에 도시되어 있는 바와 같이, 외부로부터 입력되는 신호(IN)는 PMOS 트랜지스터(MP12)와 NMOS 트랜지스터(MN11)의 게이트에 인가된다. 칩 선택 신호(CS)는 인버터(IV11)에 인가되어, 반전된 후 NMOS 트랜지스터(MP11, MN12)의 게이트에 인가된다. 먼저, 칩 선택 신호(CS)가 로우 레벨이면 NMOS 트랜지스터(MN12)가 턴온 되므로 노드(nd11)는 로우 레벨로 초기화된다. 그리고 칩 선택 신호(CS)가 하이 레벨이면 PMOS 트랜지스터(MP11)가 턴온 되므로 노드(nd11)는 입력신호(IN)의 반전된 레벨을 갖는다. 노드(nd11)의 신호는 3개의 인버터(IN12, IV13, IV14)를 경유하여 출력신호(OUT)로서 출력되고, 인버터(IV12)의 출력신호는 어드레스 변이 검출 발생부(102)로 인가된다. 어드레스 변이 검출 발생부(102)는 입력신호(IN)가 하이 레벨에서 로우 레벨로, 또는 로우 레벨에서 하이 레벨로 바뀔 때마다 어드레스 변이 검출(address transition detection : 이하, "ATD"라고 함) 신호를 발생한다. 그리고 이렇게 발생된 ATD 신호들을 합쳐서 칩 내부를 제어하는 신호들을 생성한다.
그런데 입력신호(IN)가 전원전압(Vcc)의 절반 근처이면 노드(nd11)의 전위가 불안정해져서 ATD 신호가 계속 발생되거나, 또는 ATD 신호의 폭이 불규칙해진다. 이렇게 불안정한 ATD 신호들을 합쳐서 칩 내부를 제어하는 신호를 생성하면 칩이 비정상적인 동작을 하게 되는 문제점이 있다.
본 발명은 이와 같은 문제점을 해결하기 위하여 제안된 것으로서, 입력신호가 전원전압의 절반 정도이더라도 안정되게 어드레스 변이 검출 신호를 생성할 수 있는 입력 버퍼 회로를 제공하는 것을 일 목적으로 한다.
또한 본 발명은 글리치 방지 기능이 있는 입력 버퍼 회로를 제공하는 것을 다른 목적으로 한다.
도 1은 종래의 입력 버퍼 회로의 회로도.
도 2는 본 발명의 일 실시예에 의한 입력 버퍼 회로의 회로도.
이러한 목적을 이루기 위한 본 발명은 글리치 방지 기능이 있는 입력 버퍼 회로에 있어서, 외부로부터 입력되는 신호의 전압(Vin)이 전원전압(Vcc), 제1 기준전압(Vr1), 제2 기준전압(Vr2)에 대해 Vr1 < Vin < Vr2(여기서, Vr1 = Vcc/2 - V1 이고, Vr2 = Vcc/2 + V2)인 경우에는 제1 제어신호를 생성하고, 다른 경우에는 제2 제어신호를 생성하는 절반 전압 검출부와, 상기 입력신호를 버퍼링하여 출력하는 제1 버퍼부와, 상기 제1 버퍼의 출력신호를 소정 시간 지연시키는 지연부와, 상기 제1 제어신호에 의해 디스에이블 되고 상기 제2 제어신호에 의해 인에이블 되며 상기 지연부의 출력신호를 버퍼링하여 출력하는 제2 버퍼부를 구비하는 것을 특징으로 한다.
지연부의 출력신호를 래치하는 제1 래치부를 더 구비하는 것이 바람직하며, 이 때 제2 버퍼부는 제1 래치부의 출력신호를 버퍼링하여 출력한다. 제2 버퍼부의 출력신호를 버퍼링하여 출력하는 제2 래치부를 더 구비하는 것이 더욱 바람직하다. 또한 제2 래치부의 출력신호를 수신하여 어드레스 변이 검출 신호를 생성하는 어드레스 변이 검출부(address transition detector)를 더 구비할 수 있다.
이와 같은 본 발명의 구성에 의하면, 입력 버퍼에 Vcc/2 정도의 신호가 인가되면 이 신호를 입력 버퍼의 내부로 전달하지 않고, 제1 기준전압보다 작거나 제2 기준전압보다 큰 신호가 인가될 때에만 내부로 전달하여 입력 버퍼의 글리치를 제거할 수 있다. 따라서 반도체 메모리 장치에서 어드레스 변이 검출이 정상적으로 이루어질 수 있도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 설명의 일관성을 위하여 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 및 신호를 가리키는 것으로 사용한다.
도 2는 본 발명의 일 실시예에 의한 입력 버퍼의 회로도이다. 도 2에 도시되어 있는 바와 같이, 입력 버퍼 회로(200)는 절반 전압 검출부(201)와 버퍼부(205)와 지연부(206)와 제2 버퍼부(210)를 구비하고 있다. 또한 제1 래치부(208)와 제2 래치부(212)와 ATD 발생부(214)를 구비하고 있다. 도 2에서 IN은 입력신호를, CS는 칩 선택 신호를 가리키며, OUT는 입력 버퍼 회로(200)의 출력신호를, ATD는 어드레스 변이 검출 신호를 가리킨다.
먼저 절반 전압 검출부(201)는 외부로부터 입력되는 신호(IN)의 전압(Vin)이 전원전압(Vcc), 제1 기준전압(Vr1), 제2 기준전압(Vr2)에 대해 Vr1 < Vin < Vr2(여기서, Vr1 = Vcc/2 - V1 이고, Vr2 = Vcc/2 + V2)인지 여부를 판정하는 역할을 한다. 본 실시예에서 V1과 V2는 0.5V 이다. 도 2에 도시되어 있는 바와 같이, 절반 전압 검출부(201)는 2개의 센스 앰프(202, 203)와 배타적 논리합(exclusive-OR) 연산을 수행하는 논리 게이트(204)로 이루어진다. 센스 앰프(202)는 2개의 PMOS 트랜지스터(MP21, MP22)와 3개의 NMOS 트랜지스터(MN21, MN22, MN23)로 구성된 차동 증폭기의 구조를 가지고 있으며, 입력신호(IN)와 제1 기준전압(Vr1)을 비교하는 역할을 한다. 센스 앰프(203)는 2개의 PMOS 트랜지스터(MP23, MP24)와 3개의 NMOS 트랜지스터(MN24, MN25, MN26)로 구성된 차동 증폭기의 구조를 가지고 있으며, 입력신호(IN)와 제2 기준전압(Vr2)을 비교하는 역할을 한다. 논리 게이트(204)는 센스 앰프(202)의 출력단자(nd21)에 인가되는 신호와 센스 앰프(203)의 출력단자(nd22)에인가되는 신호에 대해 배타적 논리합 연산을 수행하고, 그 연산 결과를 버퍼부(210)로 제공한다.
버퍼부(205)는 칩 선택 신호(CS)에 의해 인에이블 되어 입력신호(IN)를 버퍼링하는 역할을 한다. 칩 선택 신호(CS)는 인버터(IV21)에 의해 반전되어 NMOS 트랜지스터(MN28)의 게이트와 PMOS 트랜지스터(MP25)의 게이트에 인가된다. 칩 선택 신호(CS)가 로우 레벨이면 NMOS 트랜지스터(MN28)가 턴온 되어 노드(nd24)는 로우 레벨로 초기화된다. 칩 선택 신호(CS)가 하이 레벨이면 PMOS 트랜지스터(MP25)가 턴온 되며, 입력신호(IN)가 하이 레벨이면 NMOS 트랜지스터(MN27)를 경유하여 노드(nd24)로 로우 레벨의 신호를 출력하고, 입력신호(IN)가 로우 레벨이면 PMOS 트랜지스터(MP26)를 경유하여 하이 레벨의 신호를 출력한다. 노드(nd24)의 신호는 인버터(IV22)에서 반전되어 지연부(206)로 인가된다.
지연부(206)는 버퍼부(205)의 출력신호를 소정 시간 지연시켜서 래치부(208)로 제공한다. 입력신호(IN)와 칩 선택 신호(CS)의 인가에 따른 논리 게이트(204)의 출력신호와 버퍼부(205)의 출력신호가 거의 동일하게 버퍼부(210)에 도달하도록 하는 역할을 한다. 래치부(208)는 인버터(IV23, IV24)로 이루어지며, 지연부(206)의 출력신호를 래치하고, 이를 버퍼부(210)로 제공한다. 래치부(208)는 절반 전압 검출부(201)의 출력신호와 버퍼부(205)의 출력신호가 버퍼부(210)에 도달하는 시간의 불일치로 입력 버퍼 회로(200)가 전체적으로 오동작 하는 것을 방지하는 역할을 한다.
버퍼부(210)는 절반 전압 검출부(201)로부터 출력되어 노드(nd23)에 인가되는 신호에 의해 인에이블/디스에이블이 제어된다. 도 2에 도시되어 있는 바와 같이, 노드(nd23)의 신호는 PMOS 트랜지스터(MP27)의 게이트로 제공되고, 인버터(IV25)에 의해 반전되어 NMOS 트랜지스터(MN30)의 게이트로 제공된다. PMOS 트랜지스터(MP27)의 소오스는 전원단자(Vcc)에 연결되고, 게이트는 노드(nd23)에 연결되며, 드레인은 PMOS 트랜지스터(MP28)의 소오스에 연결된다. PMOS 트랜지스터(MP28)의 소오스는 PMOS 트랜지스터(MP27)의 드레인에 연결되고, 게이트는 래치부(208)의 출력단자에 연결되며, 드레인은 NMOS 트랜지스터(MN29)의 드레인에 연결된다. NMOS 트랜지스터(MN29)의 드레인은 PMOS 트랜지스터(MP28)의 드레인에 연결되어 버퍼부(210)의 출력단자를 구성하고, 게이트는 PMOS 트랜지스터(MP28)와 같이 래치부(208)의 출력단자에 연결되며, 소오스는 NMOS 트랜지스터(MN30)의 드레인에 연결되어 있다. NMOS 트랜지스터(MN30)의 드레인은 NMOS 트랜지스터(MN29)의 소오스에 연결되고, 게이트는 인버터(IV25)의 출력단자에 연결되며, 소오스는 접지단자(Vss)에 연결된다. 버퍼부(210)는 노드(nd23)의 신호가 로우 레벨일 때 인에이블 되어 래치부(208)의 출력신호를 반전시켜서 인버터(IV26)로 제공한다.
인버터(IV26)를 경유하여 버퍼부(210)의 출력신호는 래치부(212)로 제공된다. 래치부(212)는 2개의 인버터(IV27, IV28)로 이루어져 있으며, 래치부(208)와 같이 안정된 동작을 위해 구비된다. 인버터(IV29)를 경유하여 래치부(212)의 출력신호는 반전되어 출력신호(OUT)로서 출력된다. ATD 발생부(214)는 래치부(212)의 출력신호를 수신하여 ATD 신호를 생성한다. 래치부(212)의 출력신호가 하이 레벨에서 로우 레벨로, 또는 로우 레벨에서 하이 레벨로 바뀔 때 ATD 신호가 발생된다.
여기서 설명된 실시예들은 본 발명을 당업자가 용이하게 이해하고 실시할 수 있도록 하기 위한 것일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.
이와 같은 본 발명의 구성에 의하면, 입력 버퍼에 Vcc/2 정도의 신호가 인가되면 이 신호를 입력 버퍼의 내부로 전달하지 않고, 제1 기준전압보다 작거나 제2 기준전압보다 큰 신호가 인가될 때에만 내부로 전달하여 입력 버퍼의 글리치를 제거할 수 있다. 따라서 반도체 메모리 장치에서 어드레스 변이 검출이 정상적으로 이루어질 수 있도록 한다.

Claims (6)

  1. 글리치 방지 기능이 있는 입력 버퍼 회로에 있어서,
    외부로부터 입력되는 신호의 전압(Vin)이 전원전압(Vcc), 제1 기준전압(Vr1), 제2 기준전압(Vr2)에 대해 Vr1 < Vin < Vr2(여기서, Vr1 = Vcc/2 - V1 이고, Vr2 = Vcc/2 + V2)인 경우에는 제1 제어신호를 생성하고, 다른 경우에는 제2 제어신호를 생성하는 절반 전압 검출부와,
    상기 입력신호를 버퍼링하여 출력하는 제1 버퍼부와,
    상기 제1 버퍼의 출력신호를 소정 시간 지연시키는 지연부와,
    상기 제1 제어신호에 의해 디스에이블 되고 상기 제2 제어신호에 의해 인에이블 되며 상기 지연부의 출력신호를 버퍼링하여 출력하는 제2 버퍼부를
    구비하는 것을 특징으로 하는 입력 버퍼 회로.
  2. 제 1 항에 있어서,
    상기 지연부의 출력신호를 래치하는 제1 래치부를 더 구비하며,
    상기 제2 버퍼부는 상기 래치부의 출력신호를 버퍼링하여 출력하는 것을 특징으로 하는 입력 버퍼 회로.
  3. 제 1 항에 있어서,
    상기 제2 버퍼부의 출력신호를 버퍼링하여 출력하는 제2 래치부를 더 구비하는 것을 특징으로 하는 입력 버퍼 회로.
  4. 제 3 항에 있어서,
    상기 제2 래치부의 출력신호를 수신하여 어드레스 변이 검출 신호를 생성하는 어드레스 변이 검출부(address transition detector)를 더 구비하는 것을 특징으로 하는 입력 버퍼 회로.
  5. 제 1 항에 있어서,
    상기 절반 전압 검출부는
    상기 입력전압(Vin)과 상기 제1 기준전압의 크기를 비교하는 제1 비교수단과,
    상기 입력전압(Vin)과 상기 제2 기준전압의 크기를 비교하는 제2 비교수단과,
    상기 제1 비교수단과 제2 비교수단의 출력신호에 대해 배타적 논리합(Exclusive-OR) 연산을 수행하는 논리 게이트를
    구비하는 것을 특징으로 하는 입력 버퍼 회로.
  6. 제 5 항에 있어서,
    상기 제2 버퍼부는
    상기 논리 게이트의 출력신호를 반전시키는 인버터와,
    소오스는 전원단자에 연결되고, 게이트에는 상기 논리 게이트의 출력신호가 입력되는 제1 PMOS 트랜지스터와,
    소오스는 상기 제1 PMOS 트랜지스터의 드레인에 연결되고, 게이트에는 상기 지연부의 출력신호가 입력되는 제2 PMOS 트랜지스터와,
    드레인은 상기 제2 PMOS 트랜지스터의 드레인에 연결되고, 게이트에는 상기 지연부의 출력신호가 입력되는 제1 NMOS 트랜지스터와,
    드레인은 상기 제1 NMOS 트랜지스터의 드레인에 연결되고, 게이트에는 상기 인버터의 출력신호가 입력되며, 소오스는 접지단자에 연결되는 제2 NMOS 트랜지스터를
    구비하며, 상기 제2 버퍼부의 출력단자는 상기 제1 NMOS 트랜지스터의 드레인인 것을 특징으로 하는 입력 버퍼 회로.
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