201230059 六、發明說明： 【發明所屬之技術領域】 本發明係關於時序電路。特別地，本發明係關於被配 置成用以依照輸入端時序信號產生輸出端時序信號之時 序電路。 【先前技術】 提供被配置成用以依照輸入端時序信號產生輸出端時 序乜號之％序電路係眾所周知。例如，在資料處理設備 中’外部時脈信號可被轉換成内部時脈信號，該内部時 脈信號係用於資料處理設備之次組件中（subc〇—} 中。一此種例子為：資料處理設備中之自時序 (self-timed)的記憶體系統，肖自時序記憶體系統使用 資料處理設備所提供之外料脈信號，以產生使用於記 憶體系統中之内部時脈信號。從以下角度而言，記憶體 二先為自時序·僅使用外部時脈的領先邊緣（lading g )依。己憶體裝置之需求而產生内部時脈脈衝之持 續時間。 由於’例如’何時由記憶體裝置讀出—值係與位元錦 ^電屋的時間轉變相依，對於決定將被讀"值而言， 4測電壓之時機相當關鍵，因 硬囚此，+所周知，記憶體装 置之内部時脈係關鍵的操作參數。 第1圖示意性地圖示習知時序電路之-例，其中使用 201230059 二時…虎CLK以產生内部時脈信號似 電路1。中’僅依據外部時脈信號CLK之上升邊 f咖脈衝。經由反向器12及傳輸問14,時序電路 1〇接收外部時脈信號CLK之上升邊緣。cue之轉2 2存器16所保持的狀g反轉。所造成的上升邊緣形成所 、/之ICLK脈衝的上升邊緣，並亦經由延遲單元U通 …迴路’（被反轉的）延遲單元18之輸出控制？型 金氧半導體（PMOS)電晶體2〇1PM〇S電晶體2〇將 鎖存器16之輸入端連接i VDD。因此，當被延遲的脈 衝通過延遲單元18時，鎖存器16之輸人再度被拉高， 使得鎖㈣16所保㈣狀態再—讀反轉，形成輸出脈 衝ICLK之下降邊緣。 然而，如果所產生之ICLK脈衝的時序特徵隨時間改 變’則由於此舉可影響與瓜尺脈衝之時序相依之流程 表現’時序電路（諸如第i圖中所圖示之時序電路ι〇) 可能發生問題。此種ICLK脈衝的時序特徵之改變可由 切換延遲之變化所造成，該切換延遲之變化係與時序電 路之每一電路組件相聯繫。眾所周知，每一電路組件將 在該組件之輸入位準之轉移之後，於切換該電路組件之 輸出位準時展現延遲。例如，當輪入CLK信號提供上升 邊緣時，第1圖所圖示之反向器u將不立即產生下降邊 緣而疋在有限的延遲之後產生。由於所產生之icLK 信號之上升邊緣及下降邊緣兩者的時序係與此切換延遲 相依’因此ICLK脈衝之上升及下降邊緣之絕對及相對 201230059 時序皆被此切換延遲之變化所影響。 例如’當時序電路之電路組件被體現為絕緣層上石夕晶 (sinC〇n-〇n-inSUlat〇r，S0I)元件，可能引起此種切換延 遲之變化。第2圖示意性地圖巾s〇I元件之一例。則 元件形成於被埋入的氧化層上’更多的層被安置在該氧 化層上，以形成電晶體組件。此種s〇I元件之一特徵為： 元件之基體（body)並不繫於參考電壓，並允許浮動 (f—O。結果’視基體之初始電^定，諸如第2圖所 圖不之電晶體的切換延遲將隨時間轉變，最終定於相對 穩定的值，儘管此舉可能需要許多切換週期才發生。第 3圖圖示SOI元件之切換延遲轉變之一例，可以看出， 在第3圖中，在切換延遲定於相對穩定的值之前，s〇i 元件必須必須歷經數量級10,000個切換週期。 如上所述，形成時序電路之電路組件的切換延遲之轉 變，對時序電路所產生的輸出端時序信號之時機而言， 可有不利之影響，且因此希望提供經改進之技術，以提 供被配置成用以依照輸入端時序信號產生輸出端時序信 號之時序電路。 【發明内容】 由第一態樣觀之，本發明提供一種時序電路，該時序 電路被配置成用以依照輸入端時序信號產生輸出端時序 "is 5虎，§玄時序電路包含： 201230059 複數個電路組件，每一電路組件被配置成用以接收與 輸入端時序信號相依之輸入，並依照輸入產生輸出，每 一電路組件被配置成用以藉由以下方式執行切換操作·· 回應輸入之輸入位準之轉移，而切換輸出之輸出位準， 其中每-電路組件在輸入位準之轉移之後，於切換輪 出位準時展現延遲，該延遲包含：與輸出位準之第—切 換相聯繫之第一延遲，以及盘於山从咕 次興輸出位準之第二切換相聯 繫之第二延遲’第一切換與第二切換反向，且其中當每 -電路組件反覆地執行切換操作時，第一延遲及第二延 遲展現量值上之改變’該量值上之改變分別與第一延遲 及第二延遲反向；且 配置複數個電路組件，使得輸出端時序信號之時序係 與第一延遲及第二延遲兩者相依。 本發明之發明人理解到：儘管來自時序電路之輪出端 時序信號之時序對時序電路之電路組件的第—切換延遲 之變化敏感’此效應可藉由以如下方式配置電路組件而 抵消：輸出端時序信號之時序 斤_ 斤亦相依於第二切換延遲， 該第二切換延遲與電路組件之 ^ ^ ^ ^ A 者的弟二切換相聯 繫，/、中笫一切換延遲之變化 _ 成第一切換延遲以與第 一切換延遲相反的方向轉變。 '、 另-延遲即變短。 L之，當1遲變長時， 例如，當電路組件之第一切 準由低切旅5 一性 、將5亥电路組件之輸出位 旱由低刀換至尚時，當電路組 in AJc ± 覆也執行該電路組件 之刀換#作％，與輸出位準 此第—切換相聯繫之切換 201230059 延遲一般將傾向於減少，反之，當電路組件反覆地針 該電路組件之切換操作時，與電路組件之第二切換_ 繫之延遲-般將傾向於增加’其十輸出位準由高返回： 低。藉由以如下方式配置時序電路之電路組件：輸出” 時序信號之時序相依於第—延遲及第二延遲兩者： 明利用此特徵，以解決第—延遲之時間轉變之負面^ 應’該第-延遲係與每一電路組件之輸出位準之第一: 換相聯繫。雖然引入輸出端時序信號的時序之此更進— 步的延遲意味著··輸出料序信號之絕對時序可能輕微 延遲，但此一般比輸出信^ 印乜就之相對時序更不重要。例如， 當輸出信號係時脈脈衝之邊緣時’重要的是時脈脈衝邊 緣之相對時序，亦㈣脈脈衝邊㈣顧著時間而漸移 (creep) ° 將會理解，第-延遲及第二延遲相互反向的轉變使第 -延遲之時間轉變得以被抵消。在通常的情況下，與輪 出位準之第一切換相聯繫之第-延遲將隨著切換操作的 過程而減少’且因此，在此種實施例中，當電路組件反 覆地執行㈣操作時’第—延遲變短且第二延遲變長。 然而，相反的配置亦為可能’且在此種實施例中，當該 等電路组件反覆地執行該等切換操作時，該第一延遲變 長且該第二延遲變短。 複數個電路組件可具有多個形式，但在-實施例中， 複數個電路組件包含.知祕s ^ 卞匕3 .切換早兀，該切換單元被配置成 用以回應輸入位準之轉移，而執行第一切換及第二切換 8 201230059 兩者；及輸出_練·吝+ 35J ^ 'U °。，该輸出信號產生器被配置成 用以依照切換單元夕笛_ +以 ^ 第—切換產生輸出端時序信號。切 :早：回應於輪入位準之轉移而執行第-切換及第二切 、’ k供該切換單元意味著：對於輸入位準之單一轉移 而言：與第-切換聯繫之第一延遲以及與第二切換聯繫 之第一延遲兩者皆被弓丨人，μ_ γ % wil /—丄 白板5丨入此仏谠路徑中。然後，藉由配 置輸出信號產生器以依照第二切換產生輸出端時序信 遽’對於輸人位準之單_轉移，產生輸出端時序信號， 由於第-延遲及第二延遲兩者的影響相互抵消，因此相 :於與第一延遲或第二延遲之時間轉變而言，該輸出端 時序信號之時間變化大為減少。 在某些實施例中’切換單元包含：脈衝產生電路，且 輸出信號產生器包含：邊緣選擇電路，脈衝產生電路被 配置成用以回應輸入端時序信號之轉移，而產生脈衝， 脈衝由第-邊緣及第二邊緣形成，且邊緣選擇電路被配 置成用以依照第二邊緣產生該輸出端時序信號。因此， 脈衝產生電路將切換兩次以產生脈衝，在第一時間產生 脈衝之第一邊緣且在第二時間產生脈衝之第二邊緣。然 後’藉由配置邊緣選擇電路以依照第二邊緣產生輸出端 時序信號’提供有效率之機制以產生輸出端時序信號， 該輸出端時序|號之時序與第一切換延遲及第二切換延 遲兩者相依。 儘管時序電路可被配置纟：由I衝產生電路所產生的 脈衝被直接直接送至邊緣選擇電路，在一實施例中，時 201230059 序電路更包含：延遲電路，該延遲電路被配置成用以由 脈衝產生電路接收脈衝，並將延遲脈衝提供給邊緣選擇 電路。因此，此延遲電路使輸出端時序信號之時序可藉 由延遲電路所引入的延遲量而被控制，然而，特別地， 由於切換元件已將第—切換延遲引入信號傳播，因此當 第二邊緣被邊緣選擇電路接收時，延遲電路可調整，且 因此輸出端時序信號之時序可調整。 在某些實施例中，時序電路更包含：鎖存電路（iatch circmt)，該鎖存電路被配置成用以回應輸入端時序信號 之轉移’而產生第-時脈脈衝邊緣，i回應輸出端時序 乜唬，而產生第二時脈脈衝邊緣。因此，可產生由兩個 時脈脈衝邊緣所組成的時脈脈衝，其中第二時脈脈衝邊 緣之時序特別地穩定。 在某些實施例中，複數個電路組件包含：第_組電路 組件及第二組電路組件’其中第_組電路組件僅對輸出 端時序信號之時序貢獻第—延遲，m電路組件僅 對輸出端時序信號之時序貢獻第二延遲。因此，根據此 配置’系統設計者可藉由選擇第一組及第二組電路組 件，而影響輸出端時序信號之時序。 由於第一組電路組件之電路組件的每 之時：貢獻第-延遲，|由於第二組電路組件之電路 <的每纟對輸出信號之時序貢獻第二延遲，因此系 。“十者可藉由選擇每一組電路組件有多少組件，而選 性地調整輸出端時序信號之時序。在一實施例中，多 10 201230059 第一組電路組件及多個第_ 帝… 弟—組電路組件被選擇，傕得告 電路組件反霜土士舳 > 丄， 使仵田 t地執仃切換操作時’輸 序大體上固定。 丁吁1 口5虎之時 在另-實施例中’多個第一組電路組件及 電路組件被選擇，使得者 、，’ ^ 、，且牛反覆地執行切換操作 時，輸出端時序信號之時序並不變得較早 = 點☆ 成仏早產生之應用中，可為特別之優 點。允許輸出端時序信號在時 該等應用之可靠#作。心㈣早可能會危害 罪刼#例如，在記憶體電路之以下情境 中’輸出信號之時機可為關 邱々… 機了為關鍵的·輸出端時序信號觸發 部份圮憶體讀出程序。由於 r 田於。己隐體—般將被配置成心 =的可能時刻產生該記憶體之讀出，因此輸出端時 ^遗之時機朝向較早_的任何轉變可能使讀取程序 失敗。 可在各樣狀況下實施時序雷政 ± ^ 才斤電路，然而，在一實施例中， 時序電路係延遲電路。例如， 輸入端時序信號之轉移 將％脈脈衝初始化的情況下， 以及在错由採用輸入端時 序轉移之經延遲版本以完成睥 凡珉日守脈脈衝的情況下，本發明 之時序電路可確保時脈脈衝 町 < 覓度更加保持固定。 將理解，在每一電路組件中 τ 第一切換及第二切換之 方向將與先前的輸出位準相 平相依。在某些實施例中，回應 輸入位準之上升邊緣，而執 矾仃第一切換，並回應輸入位 準之下降邊緣，而執行第二切掻。 換在其他貫施例中，回 應輸入位準之下降邊緣，而執 執仃第一切換，並回應輸入 201230059 準之一上升邊緣，而執行第二切換。 在某些實施例中，切換操作造成第一延遲及第二延遲 轉變至穩態值。例如，第—延遲及第二延遲之變化可能 與電路組件先前的切換動作相依，當時序電路先前已不 作用時，發生最大變化，而隨著電路組件反覆地執行切 換#作，第一及第二延遲之變化減少直至第一延遲及 第二延遲得到相對固定的穩態值。 可以多種方式形成時序電路，但在一實施例中，時序 電路係絕緣層上矽晶元件。此種絕緣層上矽晶（s⑺） 70件可展現一顯著的歷史效應，其中s〇I元件之切換延 遲係與該S0I元件之先前動作相依。如本發明之此種技 術特別有利於抵消此歷史效應之後果。 在某些實施例中，在時序電路不作用的期間，該時序 電路被配置成用以將輸人端時序信號保持在預定值。為 了在時序電路不作用—段期間後被致動時，提供固定且 良適定義的時序電路之反應，如果在時序電路不作用的 期間’輸人端時序信號被保持在預定值，則為有利。 時序電路可被用於多種形式，但在—實施例中，時序 電路：為記憶體裝置時序電路。記憶體裝置之可靠操作 可緊密地與固定時序信號相依， 皮於咕 吟序電路之輸出端時 序4破可提供此種固定時序信號。 一肌必且τ疋多個位置， 體裝置之特別得利於固定時序 且在1施例中，記憶體裝置時序電路係感應 12 201230059 器時序電路。特別地’在記憶體裝置中，感應放大器致 能之時機係關鍵參數，且在一實施例中’輪出端時序信 號引發感應放大器致能信號。 在使用輸出端時序信號以起始感應放大器致能信號之 記憶體裝置中’在一實施例中，輸入端時序信號起始字 元線啟用信號。因此，輸入端時序信號被用於啟用記憶 體裝置的字元線，且然後時序電路產生輸出端時序信 號’以依照相同信號起始感應放大器致能信號。因此， 可使用時序電路以確保維持將字元線啟用及將感應放大 器致能之間固定的時間差，對於記憶體裝置之準確且可 靠的操作而言，該時間差係關鍵時段。 由第二態樣觀之，本發明提供一種記憶體裝置，該記 憶體裝置包含：如本發明第一態樣所述之時序電路。 由第二態樣觀之，本發明提供一種儲存電腦可讀取指 令之非暫態記錄媒體，該電腦可讀取指令被配置成用以 產生如本發明第一態樣所述之時序電路。 由第四態樣觀之，本發明提供一種時序電路，該時月 電路被配置成用以依照輸人端時序信號產生輸出端時月 信號’該時序電路包含：複數個電路組件構件，每一輩 路組件構㈣於接收與輸人端時序信號相依之輸入，並 :照輪入產生輸出，每一電路組件構件用於藉由以下方 式執行切換操作：回廊給人 μ τ ϋ應輸入之輸入位準之轉矛多，而切換 輸出之輸出位準，其中每一泰牧4 # 喆 〒母电路組件構件在輸入位準之 轉移之後，於切換輸出位準時 丁敬峴延遲，該延遲包含·· 13 201230059 與輸出位準之第一切換相聯繫之第一延遲，以及與輪出 位準之第二切換相聯繫之第二延遲，第一切換與第二切 換反向，且其中當每一電路組件反覆地執行切換操作 時第—延遲及第二延遲展現量值上之改變，該量值上 之改變分別與第一延遲及第二延遲反向；且配置複數個 電路組件構件，使得輸出端時序信號之時序係與第一延 遲及第—延遲兩者相依。 由第五態樣觀之，本發明提供一種依照輸入端時序信 唬產生輸出端時序信號之方法，該方法包含以下步驟： 在複數個電路組件構件之每一者中，藉由執行切換操 作，接收與輸入端時序信號相依之輸入，並依照輸入產 生輸出，其中回應輸入之輸入位準之轉移，而切換輸出 之輸出位準，其甲母一電路組件在輸入位準之轉移之 後於切換輸出位準時展現一延遲，該延遲包含〔與輸 出位準之第一切換相聯繫之第—延遲，以及與輸出位準 之第二切換相聯繫之第二延遲，第一切換與第二切換反 向，且其中當反覆地執行切換操作時，第一延遲及第二 延遲展現罝值上之改變，量值上之改變分別與第一延遲 及第二延遲反向；並使用複數個電路組件產生輸出端時 序信號，使得輸出端時序信號之時序係與第一延遲及第 二延遲兩者相依。 本發明之以上及其他目的、特徵及優點將藉由以下詳 述之示意性實施例而顯而易見，應連同隨附圖式閱讀該 等實施例。 14 201230059 【實施方式】 第4A圖示意性地圖示輸入至反向器50之輸入，該輸 入一開始已被保持在固定的輸入電壓（並相應地產生固 疋的輸出電壓）。在第一（上方）例中，在被輸入至反向 器的輪入電壓開始於低（邏輯〇)值和高（邏輯1)值之 間切換之前’被輸入至反向器的輸入電壓已長時間被保 持於低（邏輯〇)值。轉移A表示：當反向器之輸入由 0切換至1時，反向器之第一切換，且轉移B為：當反 向器之輸入進行由邏輯1至〇之第二轉移時，反向器之 第二切換。相反地，第二（下方）例圖示：在轉移c (輸 入由1變成〇)表示反向器之第一切換之前，反向器之 輸入已被保持於邏輯1之值，且轉移D(輸入由〇變成 1)表示反向器之第二切換。 如第4B圖所示意性地圖示，在反向器5〇先前已被長 時間保持於一固定輸入值後，反向器5〇展現與每—切換 相聯繫之延遲的時間轉變。本圖圖示諸如帛4八圖中所 圖示之反向器的切換延遲之模擬。彳以看出，第一切換 (無論初始輸入如何配置）㈣與第一切換相聯繫的第 延遲’名第一延遲比與第二切換相聯繫的第二延遲要 長。此外，此第一延遲隨著反向器的反覆切換而減少， 最後（在本例中）在大約1〇，_個切換週期後達到轉 態。相反地，由第犯圖中可見，與反向器之第二切換 15 201230059 相聯繫之延遲（無論初始輸入如何配置）起於較短的延 遲，該延遲在切換週期的過程中轉變得較長，也在大約 10,000個切換週期後達到穩態。因此，可以看出，在上 升邊緣（A或D)具有特徵延遲之前，反向器之初始狀 態對切換延遲具有殘餘效應大約1〇,〇〇〇個切換週期該 特徵延遲不再被反向器之切換歷史所影響，且相反地，
下降邊緣（B或C)具有不被反向器之切換歷史所影響 之特徵延遲。 S 因此，在諸如第1圖所圖示的時序電路中，其中 時脈脈衝之上升及下降邊緣兩者的時序皆與時序電路的 電路組件之第—切換延遲相依’無論在個別電路組件之 輸入端處1始具有邏輯0或邏輯i，每一電路紐件將 展現切換延遲，在電路組件執行反覆的切換操作時該 切換延遲變短。因此，第]圆由 第1圖中的輸出端ICLK時脈脈 衝的上升及下降邊緣兩者在時間上皆將傾向漸移得較 早。-般而言，此影響對於ICLK脈衝之下降（第 邊緣將較為顯著，此是由於產生此下降邊緣的路和上有 較多的電路組件（亦即’回授迴路中經由延遲單元之額 外組件）。 從平兀之額 然而’根據本發m與給定組件 繫之:遲:使得在，一切換之延遲的時間轉變之間 消除效應#參考隨附圖式而更詳細地描述本技術 施。 貝 電路100,該 第5A圖示意性地圖示—實施例中的時序 16 201230059 t序:路1GG包含··切換單& 1{)5及輸出信號產生器 /刀換單兀1 05被配置成用以回應該切換單元工 之輸入信號的卜4、真a , 上升邊緣，而挺供該切換單元1〇5之輸出 的兩個切姑 J.JU ^ . 一卜 換该兩個切換具有一第一（上升）邊緣及 一第一（下降）邊緣。然後此脈衝被輸出信號產生器110 所接收°亥輸出信號產生器1 1 0回應脈衝的第二（下降） 邊忒而產生輸出信號。因為切換單元i 〇5回應輸入信號 之上升邊緣，而執行第一切換及第二切換兩者，所以與 第刀換相聯繫之第一延遲以及與第二切換相聯繫之第 一延遲皆已被引入圖示之信號路徑中。 第5B圖圖示由切換單元1〇5所產生之脈衝。與第一 切換相聯繫之延遲的時間轉變將傾向於使上升邊緣在時 1上隻彳于較早，而第二切換之時間轉變將傾向於使脈衝 之下降邊緣在時間上變得較晚。整體而言，此兩效應相 互抵消’使得當輸出信號產生器11G僅選擇切換單元之 $出脈衝的下降邊緣時，此輸出的時序係相對固定（注 意此與脈衝的固定寬度相依）。 第6圖示意性地圖示根據一實施例之内部時脈產生電 路120。外部時脈信號CLK的上升邊緣係經由反向器122 及傳輸閘124而被接收。CLK的上升轉移使鎖存器126 所保持#狀態。所造成的上升邊緣形&所產生之 ICLK脈衝的上升邊緣。此上升邊緣亦經由回授迴路而被 回傳，該回授迴路包含:諸如第5Α圖中所圖示之時序 電路，其中脈衝產生器128提供該切換單元，且邊緣偵 17 201230059 測器13 0 &供5亥輸出號產生器。脈衝產生器12 8所接 收之上升邊緣使脈衝產生器丨28切換兩次，以產生相應 的脈衝。此脈衝被邊緣偵測器130接收，該邊緣偵測器 130被配置成：僅用以偵測脈衝之第二（在本例中為上 升）邊緣。然後邊緣偵測器130所產生的下降邊緣使 PMOS電晶體132將鎖存器126的輸入端連接至vdd。 因此’鎖存器126的輸入端再度被拉高，使鎖存器126 所保持的狀態再一次反轉，形成輸出脈衝ICLK之下降 邊緣。顯然地，ICLK之上升邊緣的時序僅與相關電路組 件（亦即，反向器122、傳輸閘124及鎖存器126)的第 一切換延遲相依’而ICLK之下升邊緣的時序將與相關 電路組件（亦即，脈衝產生器128及鎖存器126，由於 它們係在產生ICLK脈衝時切換兩次的組件）的第一切 換延遲及第二切換延遲兩者相依。將第二切換延遲引入 關鍵路徑以產生ICLK路徑之下降邊緣意味著：現在此 下降邊緣之時序與（將傾向於變短的）第—切換延遲及 (將傾向於變長的）第二切換延遲兩者相依。藉由調整 (如以下所將更詳細敘述的）此兩個延遲因子的影響， 系統設計者可小心地控制ICLK下降邊緣的時序。 第7A圖示意性地圖示一實施例中的時序電路22〇。此 時序電路22〇包含：脈衝產生器⑵、延遲單元（心㈣ hx) 224及邊緣選擇器226。脈衝產生器222所接收的 信號中的邊緣造成脈衝，該脈衝被傳給延遲單元224。 延遲單元224將所接收脈衝的經延遲版本傳給邊緣選擇 18 201230059 器226，該邊緣選擇器226回應較遲的邊緣（本例中為 上升）’而產生邊緣選擇器226之輸出信號（本例中為^ 降邊緣）。因此整體而言時序電路22〇回應所接收之邊 緣，而產生輸出邊緣，但其中所產生邊緣的時序係盘時 序電路之電路組件的第一及第二切換延遲兩者招依注 意，由於脈衝產生器222及延遲單元224兩者的輸出皆 必須切換兩次，所以脈衝產生器222及延遲單元224將 對第二切換延遲產生貢獻。相反地，由於邊緣選擇器226 的輸出僅必須切換一次，所以邊緣選擇器226僅對第一 切換延遲產生貢獻。如此，電路組件邊緣選擇器可用於 形成第一組電路組件，且切換兩次的電路組件脈衝產生 器及延遲單元可用於形成第二組電路組件。藉由選擇每 —組中電路組件的數量比，系統設計者可對輸出信號影 響的整體切換延遲。 第7B圖示意性地圖示第7A圖中的脈衝產生器222之 一範例配置，該範例配置包含：一串反向器23〇和及閘 (AND gate) 232。因為有奇數個反向器23〇,所以由脈 衝產生器所接收的邊緣最初將在及閘的輸出端處造成一 轉移，直至邊緣已傳播經過該串反向器，在此點，輸出 轉移回邊緣被接收前的原始值。因此回應於邊緣之接收 而產生脈衝。注意到，以上述參考第7A圖所提及的第 一組及第二組電路組件的角度而言，由於及閘232是脈 衝產生器222之唯一切換兩次的組件，所以此處僅有及 閘232組成第二組電路組件的一部份。 19 201230059 第7C圖更詳細地圖示第7A圖所圖示之時序電路22〇 的更多的組件。脈衝產生器222基本上如參考第7B圖 所“述，但注意末端的反向器。延遲單元簡單地包 含：一串反向器。反向器數量的選擇決定：（相對於輸入 端時序信號的所接收邊緣之時序的）由延遲單元輸出的 輸出脈衝之時機。因此’此數量反向器的選擇使：下降 輸出時脈邊緣（相對於上升輸出時脈邊緣）的時機可被 決定。在此例中，邊、緣選擇g 226係正邊緣觸發之正反 器。因此，輸入信號之上升邊緣使得正反器之（被反向 的）輸人端DATA#啦下降至零。—旦信號傳播經過 脈衝產生器222及延遲單元224,輸入 端處的上升邊緣使㈣TAW出，料，產^ = 邊緣。 第8圖圖示：對於諸如第7AJ_7C圖中所圖示的時序 電路，經歸-化的延遲變化之模擬，該模擬開始於長時 間的不作用之後’在該期間輸人係固定。可以看出 前一千個循環的過程中，第一 弟刀換延遲變化以越來越短 的延遲為趨勢，而根據本發 — r β之延遲變化大體上則為固 疋。事實上，如所圖示的，左 — 在刖一千個循環的過程中有 微的向上趨勢。實際上，由於很難配置第—及第 一切換延遲的貢獻以完美 果的抵4，所以選擇補償，其中 蚤體延遲非常輕微地向上 n 增加。如以下所討論的，此種 做法可為有利，例如在記憶體裝置的情境中。種 第9圖示意性地圖示記憶體裝置300,該記憶體裝置 20 201230059 彻包含：記憶體單元之陣列3〇2。圖示—範例記憶體單 70 3〇4。每—記憶體單元具有：相對應的字元線及 對位το線BL和BLB。與記憶體陣列3〇2相聯繫的為 °只出電路系統306，該讀出電路系統306被配置成：用 、使儲存於5己憶體單元304中的值可藉由以下方式而被 測夏·藉由決定位元線BL和BLB之間的電壓差異。記 憶體裝置300亦包含：内部時脈產生器3〇8。内部時脈 產生器接收外部時脈信號CLK，並將此外部時脈信號轉 變為適用於記憶體裝置300的内部時脈信號Iclk。特別 地，記憶體裝置300係自時序記憶體裝置，其中僅依照 外。卩時脈信號CLK之上升邊緣而產生内部時脈。内部時 脈信號ICLK由内部時脈產生器308被傳給字元線控制 電路系統3 10及感應放大器控制電路系統3 12兩者。在 (如將參考第10圖而更詳細描述的）此内部時脈信號的 基礎上’字元線控制電路系統掌控（assert)與記憶體單 元304相聯繫的字元線，且感應放大器控制電路系統掌 控感應放大器致at*彳&號’該感應放大器致能信號致能咸 應放大器3 14。當感應放大器3 14被致能時，感應放大 器3 14量測位元線BL和BLB之間的電壓差異，該電壓 差異在字元線彳3號WL被掌控後才被得以生成 (develop) ’該字元線信號WL將記憶體單元3〇4連接 至位元線。在此基礎上’產生輸出值Q，該輸出值Q代 表儲存於記憶體單元304中的值。輸出值Q與感應放大 器3 14所量測的電壓差異相依，且因為字元線WL被掌 21 201230059 控，使每-位元線上的電壓如時間的函數般生成，所以 對於被讀出的值而言’感應放大器致能信號的掌控時序 相當關鍵。藉由根據本發明之技術產生内部時脈信號， 不論組成内部時脈產生器之電路組件的切換延遲之任何 時間轉變’而可維持關鍵時序。參考帛1G圖將對此進行 更詳細描述。 第10圖示意性地圖示在第9圖的記憶體裝f 3〇〇中， 各樣信號之相對時序。應注意，僅表現各樣信號之相對 時序。藉由内部時脈信號（此處表現為内部時脈信號的 反向形式ICLKB)的（第-）下降邊緣，内部時脈信號 觸發字元線信號WL之掌控，而内部時脈信號的（第二） 上升邊緣觸發感應放大器致能信號SAE。字元線信號 WL之掌控將記憶體單元3〇4連接至位元線8]^及blb， 且因此位元線之一者開始電流放電（視儲存於記憶體單 70中的邏輯值而定）。感應放大器致能信號SAE的時序 對以下動作相當關鍵：決定感應放大器是否依照位元線 BL及BLB之相對電壓而顯示出（read ) 1或〇。在圖中 可看出’感應放大器致能信號SAE之時序變化轉為電壓 差異的改變Δν’感應放大器314經受（experience)該 改變Δν。視儲存於記憶體單元中的（在「1」和「〇」 之間區分的）閾值組而定，此電壓差異變化可造成讀出 值的差異。 4寺別地’為了提供具有儘可能短的反應時間之記憶體 裝置，内部時脈信號典型地被配置成用以儘可能早地觸 22 201230059 發感應放大器致能信號SAE，亦即，/ ^ J即在可以可靠地由位 TL線的電壓決定記憶體單元中 储存值為何之最早的時 間。是故，如果内部時脈信號ICLKB之產生會導致 ICLKB信號的上升邊緣朝向較早的上升邊緣轉變，此會 2致感應放大器致能錢SAE較早被掌控，並導致不可 靠之讀取過程’此是由於當感應放大器致能信號被掌控 時，位元線BL & BLB t間的電壓差異可能尚生成不 足。然而，第9圖中圖示之内部時脈產生器3〇8具有： 時序電路，該時序電路被配置成用以產生輸出端時序信 號，該輸出端時序信號具有：與第一切換延遲及第二切 換延遲兩者相依之時序，該時序使ICLKB信號可以更可 靠的方式被產生。_實上’當整體切換延遲被配置成如 第8圖所圖示，使得延遲將隨著時間相當輕微地增加 夺確保了子元線的頃取邊限（read margin )將僅會增 加此舉確保记憶體裝置之可靠的讀取操作，即使切換 延遲在時序電路中隨著時間而轉變。 儘管本文已參考隨附圖式而詳細描述本發明之示意性 實施例，應理解’本發明並不限於該等實施例，且應理 解’發明所屬領域十具有通常知識者可在該等實施例中 進行各樣改變及修改，而不致偏離由所附申請專利範圍 所定義之本發明的範疇及精神。 【圖式簡單說明】 23 201230059 該習知電路用於依照 第1圖示意性地圖示習知電路 外部時脈信號產生内部時脈信號 第2圖示意性地圖示習知 第3圖示意性地圖示諸如 切換延遲所展現的歷史效應 絕緣層上矽晶（SOI )元件； 第2圖所圖示之SOI元件的 段時間固定的輸入後反向 第4A圖示意性地圖示在一 器的兩個切換形式； 一第4B圖圖示對於第4A圖中圖示之每—切換形式，第 和第—切換之切換延遲之轉變； ^ 5A圖示意性地圖示時序電路’在一實施例中該時 序电路包含：切換單元及輸出信號產生器； 第5B圖示意性地圖示在第5A圖之切換單元之輸出端 處’第一及第二切換延遲之轉變； 第6圖示意性地圖示根據一實施例所述之内部時脈產 生電路； 第7A圖示意性地圖示一實施例中之時序電路； 第7B圖示意性地圖示第7A圖之脈衝產生器之一範例 貫施例； 第7C圖示意性地更詳細地圖示第7A圖所圖示之組件 的配置； 第8圖圖示一實施例中經歸一化的延遲變化之時間轉 變； 第9圖示意性地圖示記憶體裝置，在一實施例中該記 憶體裝置包含：時序電路；以及 24 201230059 第10圖示意性地圖示在第9圖的記憶體裝置中，各樣 内部信號之時間轉變。 【主要元件符號說明】 10 時序電路 12 反向器 14 傳輸閘 16 鎖存器 18 延遲單元 20 PMOS電晶體 50 反向器 A 上升邊緣 Β 下降邊緣 C 下降邊緣 D 上升邊緣 100 時序電路 105 切換單元 110 輸出信號產生器 120 内部時脈產生 122 反向器 電路 124 傳輸閘 126 鎖存器 128 脈衝產生器 130 邊緣偵測器 132 PMOS電晶體 220 時序電路 222 脈衝產生器 224 延遲單元 226 邊緣選擇器 230 反向器 232 及閘 300 記憶體裝置 302 記憶體陣列 304 記憶體單元 306 讀出電路系統 308 内部時脈產生器 310 字元線控制電 312 感應放大Is控制電 路糸統 路糸統 314 感應放大器 Q 輸出值 WL 字元線 BL 位元線 BLB 位元線 CLK 外部時脈信號 ICLK 内部時脈信號 ICKLB 内部時脈信號的反 向形式 25 201230059