KR100902059B1 - 반도체 메모리 장치의 내부 전압 생성 회로 - Google Patents

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    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators

Abstract

본 발명은 인에이블 신호에 응답하여 기준 전압과 분배 전압의 레벨을 비교함으로써 감지 신호를 생성하고 상기 인에이블 신호 및 라이트 신호에 응답하여 구동 신호를 인에이블시키는 드라이빙 제어부; 상기 감지 신호의 전위 레벨에 따라 외부 전압을 드라이빙하여 내부 전압 출력 노드로 제 1 출력 전압을 출력하는 제 1 드라이빙부; 상기 구동 신호가 인에이블되면 상기 감지 신호의 전위 레벨에 따라 외부 전압을 드라이빙하여 상기 내부 전압 출력 노드로 제 2 출력 전압을 출력하는 제 2 드라이빙부; 및 상기 내부 전압 출력 노드의 전압을 전압 분배하여 상기 분배 전압을 생성하는 전압 분배부를 포함하며, 상기 드라이빙 제어부는 상기 구동 신호가 인에이블되면 상기 감지 신호를 생성하는 응답 속도를 높이도록 구성된 것을 특징으로 한다.
리드(read), 라이트(write), 내부 전압

Description

반도체 메모리 장치의 내부 전압 생성 회로{Circuit for Generating Internal Voltage of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 내부 전압 생성 회로에 관한 것이다.
일반적인 반도체 메모리 장치의 내부 전압 생성 회로는 도 1에 도시된 바와 같이, 비교부(10), 드라이버(20), 및 전압 분배부(30)를 포함한다.
상기 비교부(10)는 인에이블 신호(YBSTB)에 응답하여 활성화되며, 활성화된 상기 비교부(10)는 기준 전압(Vref)과 분배 전압(V_dv)의 레벨을 비교하여 감지 신호(det)를 생성한다.
상기 드라이버(20)는 상기 감지 신호(det)가 인에이블되면 외부 전압(VDD)을 드라이빙하여 내부 전압(V_int)을 생성한다.
상기 전압 분배부(30)는 상기 내부 전압(V_int)을 전압 분배하여 상기 분배 전압(V_dv)을 생성한다. 이때, 상기 인에이블 신호(YBSTB)는 반도체 메모리 장치가 리드(read) 동작을 수행하거나 라이트(write) 동작을 수행하는 동안 인에이블되는 신호이다.
이와 같이 구성된 일반적인 내부 전압 생성 회로는 반도체 메모리 장치가 리드 동작 또는 라이트 동작을 수행할 경우 상기와 같은 동일한 동작으로 상기 내부 전압(V_int)을 생성한다.
하지만 반도체 메모리 장치는 리드 동작을 수행할 때보다 라이트 동작을 수행할 때 더 많은 전류를 소모하게 된다.
로컬 입출력 라인을 프리차지할 때 사용되는 내부 전압(V_int)을 예로 하여 설명하면 다음과 같다.
도 2를 참조하면, 상기 내부 전압(V_int)으로 프리 차지된 로컬 입출력 라인에 증폭된 데이터가 전송될 경우 리드 동작때보다 라이트 동작때 상기 로컬 입출력 라인의 전위 레벨이 더 낮아진다는 것을 알 수 있다. 따라서 반도체 메모리 장치가 다시 로컬 입출력 라인의 전위 레벨을 상기 내부 전압(V_int) 레벨로 프리 차지할 경우 리드 동작때보다 라이트 동작때 더 많은 전류를 소모한다는 것을 알 수 있다.
따라서 일반적인 반도체 메모리 장치의 내부 전압 생성 회로는 라이트 동작을 연속적으로 수행할 경우 내부 전압(V_int)의 레벨이 타겟 레벨보다 낮아져 정상적으로 데이터를 메모리 셀에 저장할 수 없을 수 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 리드 동작시 보다 라이트 동작시 내부 전압을 생성하는 응답 특성을 높이고 내부 전압의 공급 능력을 향상시켜 줄 수 있는 반도체 메모리 장치의 내부 전압 생성 회로를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 인에이블 신호에 응답하여 기준 전압과 분배 전압의 레벨을 비교함으로써 감지 신호를 생성하고 상기 인에이블 신호 및 라이트 신호에 응답하여 구동 신호를 인에이블시키는 드라이빙 제어부; 상기 감지 신호의 전위 레벨에 따라 외부 전압을 드라이빙하여 내부 전압 출력 노드로 제 1 출력 전압을 출력하는 제 1 드라이빙부; 상기 구동 신호가 인에이블되면 상기 감지 신호의 전위 레벨에 따라 외부 전압을 드라이빙하여 상기 내부 전압 출력 노드로 제 2 출력 전압을 출력하는 제 2 드라이빙부; 및 상기 내부 전압 출력 노드의 전압을 전압 분배하여 상기 분배 전압을 생성하는 전압 분배부를 포함하며, 상기 드라이빙 제어부는 상기 구동 신호가 인에이블되면 상기 감지 신호를 생성하는 응답 속도를 높이도록 구성된 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 인에이블 신호에 응답하여 제 1 전류 패스가 형성되면 기준 전압과 내부 전압 출력 노드의 전압 레벨을 비교하여 감지 신호를 생성하고, 상기 인에이블 신호 및 라이트 신호에 응답하여 제 2 전류 패스가 추가로 형성되면 상기 기준 전압과 상기 내 부 전압의 레벨에 대해 상기 감지 신호를 생성하는 동작의 응답 속도가 높아지는 드라이빙 제어부, 상기 감지 신호에 응답하여 외부 전압을 드라이빙하고 드라이빙된 외부 전압을 제 1 출력 전압으로서 상기 내부 전압 출력 노드에 출력하는 제 1 드라이빙부, 및 상기 감지 신호와 상기 라이트 신호에 응답하여 외부 전압을 드라이빙하고 드라이빙된 외부 전압을 제 2 출력 전압으로서 상기 내부 전압 출력 노드에 출력하는 제 2 드라이빙부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 인에이블 신호가 인에이블되면 기준 전압과 내부 전압의 레벨을 비교하여 감지 신호를 생성하는 비교부, 및 상기 감지 신호의 전위 레벨에 따라 외부 전압을 드라이빙하여 내부 전압을 생성하는 제 1 드라이빙부를 구비한 내부 전압 생성 회로로서, 라이트 신호 및 상기 감지 신호에 응답하여 외부 전압을 드라이빙하고 드라이빙된 외부 전압을 상기 내부 전압 생성 회로의 출력단에 인가시키는 제 2 드라이빙부를 추가로 포함하며, 상기 비교부는 상기 인에이블 신호, 및 상기 라이트 신호가 모두 인에이블되면 상기 감지 신호를 생성하는 응답 속도를 높이도록 구성된 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 리드 동작시보다 라이트 동작시 내부 전압을 생성하는 타이밍을 앞당기고 내부 전압의 공급 능력을 높여 줌으로써, 반도체 메모리 장치의 동작 안정성을 높이는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 도 3에 도시된 바와 같이, 드라이빙 제어부(100), 제 1 드라이빙부(200), 제 2 드라이 빙부(300), 및 전압 분배부(400)를 포함한다.
상기 드라이빙 제어부(100)는 인에이블 신호(YBSTB) 및 라이트 신호(WTB)에 응답하여 기준 전압(Vref)과 분배 전압(V_dv)의 레벨을 비교함으로써 감지 신호(det)를 생성한다. 또한 상기 드라이빙 제어부(100)는 상기 인에이블 신호(YBSTB) 및 상기 라이트 신호(WTB)에 응답하여 구동 신호(drive)를 생성한다. 이때, 상기 인에이블 신호(YBSTB)는 반도체 메모리 장치가 리드 동작 또는 라이트 동작시 인에이블되는 신호이다.
상기 제 1 드라이빙부(200)는 상기 감지 신호(det)의 전위 레벨에 응답하여 외부 전압(VDD)을 드라이빙하고, 드라이빙된 외부 전압(VDD)을 제 1 출력 전압(V1)으로서 내부 전압 출력 노드(node out)에 출력한다. 이때, 상기 내부 전압 출력 노드(node out)는 상기 제 1 드라이빙부(200)와 상기 제 2 드라이빙부(300)의 출력단이 연결된 노드이다.
상기 제 2 드라이빙부(300)는 상기 구동 신호(drive) 및 상기 감지 신호(det)에 응답하여 외부 전압(VDD)을 드라이빙하고, 드라이빙된 외부 전압(VDD)을 제 2 출력 전압(V2)으로서 상기 내부 전압 출력 노드(node out)에 출력한다. 이때, 상기 내부 전압 출력 노드(node out)는 상기 제 1 출력 전압(V1) 또는 상기 제 2 출력 전압(V2)을 내부 전압(V_int)으로서 출력한다. 상기 제 1 출력 전압(V1)과 상기 제 2 출력 전압(V2)은 동일한 레벨이다.
상기 전압 분배부(400)는 상기 내부 전압 출력 노드(node out)의 전압 즉,상기 내부 전압(V_int)을 전압 분배하여 상기 분배 전압(V_dv)을 생성한다.
상기 드라이빙 제어부(100)는 도 4에 도시된 바와 같이, 비교기(110), 구동 신호 생성부(120), 및 가속부(130)를 포함한다.
상기 비교기(110)는 인에이블 신호(YBSTB)가 로우 레벨로 인에이블되면 기준 전압(Vref)과 분배 전압(V_dv)의 레벨을 비교하여 감지 신호(det)를 생성한다.
상기 비교기(110)는 제 1 인버터(IV11), 제 1 내지 제 5 트랜지스터(N11~N13, P11~P12)를 포함한다. 상기 제 1 인버터(IV11)는 상기 인에이블 신호(YBSTB)를 입력 받는다. 상기 제 1 트랜지스터(N11)는 게이트에 상기 기준 전압(Vref)을 인가 받는다. 상기 제 2 트랜지스터(N12)는 게이트에 상기 분배 전압(V_dv)을 인가 받는다. 상기 제 3 트랜지스터(N13)는 드레인에 상기 제 1 트랜지스터(N11)와 상기 제 2 트랜지스터(N12)의 소오스가 공통 연결된 노드(node A)에 연결되고 게이트에 상기 제 1 인버터(IV11)의 출력단이 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 4 트랜지스터(P11)는 게이트에 상기 인에이블 신호(YBSTB)를 입력 받으며 소오스에 외부 전압(VDD)을 인가 받고 드레인에 상기 제 1 트랜지스터(N11)의 드레인이 연결된다. 상기 제 5 트랜지스터(P12)는 게이트에 상기 인에이블 신호(YBSTB)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받으며 드레인에 상기 제 2 트랜지스터(N12)의 드레인이 연결된다. 이때, 상기 감지 신호(det)는 상기 제 1 트랜지스터(N11)와 상기 제 4 트랜지스터(P11)가 연결된 노드에서 출력된다.
상기 구동 신호 생성부(120)는 상기 인에이블 신호(YBSTB) 및 상기 라이트 신호(WTB)에 응답하여 구동 신호(drive)를 생성한다.
상기 구동 신호 생성부(120)는 노어 게이트(NOR11), 및 제 2 인버터(IV12)를 포함한다. 상기 제 1 노어 게이트(NOR11)는 상기 인에이블 신호(YBSTB)와 상기 라이트 신호(WTB)를 입력 받아 반전된 구동 신호(driveb)를 출력한다. 상기 제 2 인버터(IV12)는 상기 반전된 구동 신호(driveb)를 반전시켜 상기 구동 신호(drive)로서 출력한다.
상기 가속부(130)는 상기 반전된 구동 신호(driveb)를 입력 받아 상기 비교기(110)의 노드(node A)를 접지단(VSS)과 연결시킨다.
상기 가속부(130)는 스위칭 소자로서 제 6 트랜지스터(N14)를 포함하며, 상기 제 6 트랜지스터(N14)는 게이트에 상기 반전된 구동 신호(driveb)를 입력 받고 드레인에 상기 비교기(110)의 노드(node A)와 연결되며 소오스에 접지단(VSS)이 연결된다.
상기 제 1 드라이빙부(200)는 도 5에 도시된 바와 같이, 감지 신호(det)의 전위 레벨에 응답하여 외부 전압(VDD)을 드라이빙하고 드라이빙된 외부 전압(VDD)을 제 1 출력 전압(V1)으로서 상기 내부 전압 출력 노드(node out)에 출력한다.
상기 제 1 드라이빙부(200)는 드라이버로서 제 7 트랜지스터(P21)를 포함하며, 상기 제 7 트랜지스터(P21)는 게이트에 상기 감지 신호(det)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받으며 드레인이 상기 제 1 드라이빙부(200)의 출력단이다.
상기 제 2 드라이빙부(300)는 도 6에 도시된 바와 같이, 스위칭부(310), 및 제 8 트랜지스터(P32)를 포함한다.
상기 스위칭부(310)는 상기 구동 신호(drive)에 응답하여 외부 전압(VDD)을 상기 제 8 트랜지스터(P32)의 소오스에 인가시킨다.
상기 스위칭부(310)는 제 9 트랜지스터(P32)를 포함하며, 상기 제 9 트랜지스터(P32)는 게이트에 상기 구동 신호(drive)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받으며 드레인에 상기 제 8 트랜지스터(P32)의 소오스가 연결된다.
상기 제 8 트랜지스터(P31)는 드라이버(320)로서, 게이트에 상기 감지 신호(det)를 입력 받고 소오스에 상기 제 9 트랜지스터(P32)의 드레인이 연결되며 소오스가 상기 제 2 드라이빙부(300)의 출력단이다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 다음과 같이 동작한다.
본 발명에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 반도체 메모리 장치가 리드 또는 라이트 동작을 수행할 때 내부 전압을 생성하는 회로이다.
반도체 메모리 장치가 리드 동작을 수행할 때 본 발명에 따른 내부 전압 생성 회로의 동작은 다음과 같다.
도 4을 참조하면, 인에이블 신호(YBSTB)가 로우 레벨로 인에이블되면 비교기(110)는 활성화된다. 이때, 활성화된 상기 비교기(110)는 기준 전압(Vref)이 분배 전압(V_dv) 레벨보다 높을 경우 제 1 트랜지스터(N11)가 턴온된다. 상기 제 1 트랜지스터(N11)가 턴온되면 제 4 트랜지스터(P11)로부터 상기 제 1 트랜지스터(N11)를 통하여 제 3 트랜지스터(N13)에 이르는 제 1 전류 패스가 형성된다. 상기 제 1 전류 패스가 형성된 상기 비교기(110)는 감지 신호(det)를 로우 레벨로 인 에이블시켜 출력한다.
도 5를 참조하면, 로우 레벨로 인에이블된 상기 감지 신호(det)의 전위 레벨에 응답하여 드라이버인 제 7 트랜지스터(P21)는 외부 전압(VDD)을 드라이빙하여 내부 전압을 생성한다.
반도체 메모리 장치가 라이트 동작을 수행할 때 본 발명에 따른 내부 전압 생성 회로의 동작은 다음과 같다.
인에이블 신호(YBSTB)와 라이트 신호(WTB)가 로우 레벨로 인에이블된다.
로우 레벨인 상기 인에이블 신호(YBSTB)와 상기 라이트 신호(WTB)를 입력 받은 노어 게이트(NOR11)는 하이 레벨인 반전된 구동 신호(driveb)를 출력한다. 상기 반전된 구동 신호(driveb)는 제 2 인버터(IV12)를 통하여 반전되어 로우 레벨로 인에이블된 구동 신호(drive)로 출력된다.
비교기(110)는 기준 전압(Vref)이 분배 전압(V_dv) 레벨보다 높을 경우 로우 레벨로 인에이블된 감지 신호(det)를 출력한다. 이때, 상기 비교기(110)는 상기 기준 전압(Vref)이 상기 분배 전압(V_dv) 레벨보다 높을 경우 턴온되는 제 1 트랜지스터(N11), 상기 인에이블 신호(YBSTB)로 인하여 턴온되는 제 3 내지 제 5 트랜지스터(N13, P11, P12), 및 상기 반전된 구동 신호(driveb)로 인하여 턴온되는 제 6 트랜지스터(N14)로 두개의 전류 패스가 형성된다. 두개의 전류 패스중 하나인 제 1 전류 패스는 상기 제 4 트랜지스터(P11), 상기 제 1 트랜지스터(N11), 상기 제 3 트랜지스터(N13)로 형성되고, 나머지 전류 패스인 제 2 전류 패스는 제 4 트랜지스터(P11), 상기 제 1 트랜지스터(N11), 상기 제 6 트랜지스터(N14)로 형성된다. 즉, 상기 비교기(110)의 출력단 노드(상기 제 4 트랜지스터(P11)와 상기 제 1 트랜지스터(N11)가 연결된 노드)의 전위 레벨을 로우 레벨로 형성하기 위해서 상기 제 1 전류 패스와 상기 제 2 전류 패스가 형성된다.
본 발명의 내부 전압 생성 회로는 리드 동작시 하나의 전류 패스만을 생성하여 감지 신호(det)를 로우 레벨로 생성하고, 라이트 동작시 두개의 전류 패스로 상기 감지 신호(det)를 로우 레벨로 생성한다. 따라서 본 발명의 내부 전압 생성 회로는 리드 동작시보다 라이트 동작시 로우 레벨로 인에이블된 상기 감지 신호(det)를 생성하는 동작의 응답 속도가 높다. 결국, 본 발명의 내부 전압 생성 회로는 리드 동작시보다 라이트 동작시 상기 감지 신호(det)를 생성하는 응답 특성을 높임으로써, 리드 동작시보다 라이트 동작시 내부 전압(V_int) 생성 타이밍을 앞당길 수 있다.
로우 레벨로 인에이블된 상기 감지 신호(det)는 도 5에 도시된 제 1 드라이빙부(200)에 입력된다. 상기 제 1 드라이빙부(200)는 상기 감지 신호(det)의 전위 레벨에 응답하여 외부 전압(VDD)을 드라이빙하고, 드라이빙된 외부 전압(VDD)을 제 1 출력 전압(V1)으로서 내부 전압 출력 노드(node out)에 출력한다.
한편, 도 6에 도시된 제 2 드라이빙부(300)는 로우 레벨로 인에이블된 상기 구동 신호(drive)와 로우 레벨로 인에이블된 상기 감지 신호(det)가 입력된다.
로우 레벨로 인에이블된 상기 구동 신호(drive)를 입력 받은 스위칭부(310)는 외부 전압(VDD)을 드라이버(320)에 인가시킨다. 상기 드라이버(320)는 상기 스위칭부(310)에서 인가된 외부 전압(VDD)을 상기 감지 신호(det)의 전위 레벨에 응 답하여 드라이빙하고, 드라이빙된 외부 전압(VDD)을 제 2 출력 전압(V2)으로서 상기 내부 전압 출력 노드(node out)에 출력한다. 상기 제 1 출력 전압(V1) 또는 상기 제 2 출력 전압(V2)은 상기 내부 전압 출력 노드(node out)에서 내부 전압(V_int)으로서 출력된다.
따라서 본 발명에 따른 내부 전압 생성 회로는 리드 동작시 하나의 드라이버(P21)를 사용하여 내부 전압(V_int)을 생성하고, 라이트 동작시 두개의 드라이버(P21, P31)를 사용하여 상기 내부 전압(V_int)을 생성한다. 결국, 본 발명의 내부 전압 생성 회로는 리드 동작시보다 라이트 동작시 내부 전압(V_int)의 공급 능력이 높아지도록 구성된다.
본 발명의 원리는 리드 동작시보다 라이트 동작시 감지 신호를 생성 타이밍을 앞당감으로써 내부 전압 생성 타이밍을 빠르게 하고, 리드 동작시보다 라이트 동작시 더 많은 드라이버를 구동시켜 내부 전압을 생성하는 데 있다. 따라서 상기 기술한 본 발명에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 하나의 실시예일 뿐 이에 한정하지 않음을 밝혀둔다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해 석되어야 한다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 내부 전압 생성 회로의 구성도,
도 2는 로컬 입출력 라인의 프리 차지 전압으로서 사용되는 내부 전압의 타이밍도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로의 구성도,
도 4는 도 3의 드라이빙 제어부의 상세 구성도,
도 5는 도 3의 제 1 드라이빙부의 상세 구성도,
도 6은 도 3의 제 2 드라이빙부의 상세 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 드라이빙 제어부 200: 제 1 드라이빙부
300: 제 2 드라이빙부 400: 분배 전압 생성부

Claims (12)

  1. 인에이블 신호에 응답하여 기준 전압과 분배 전압의 레벨을 비교함으로써 감지 신호를 생성하고 상기 인에이블 신호 및 라이트 신호에 응답하여 구동 신호를 인에이블시키는 드라이빙 제어부;
    상기 감지 신호의 전위 레벨에 따라 외부 전압을 드라이빙하여 내부 전압 출력 노드로 제 1 출력 전압을 출력하는 제 1 드라이빙부;
    상기 구동 신호가 인에이블되면 상기 감지 신호의 전위 레벨에 따라 외부 전압을 드라이빙하여 상기 내부 전압 출력 노드로 제 2 출력 전압을 출력하는 제 2 드라이빙부; 및
    상기 내부 전압 출력 노드의 전압을 전압 분배하여 상기 분배 전압을 생성하는 전압 분배부를 포함하며,
    상기 드라이빙 제어부는 상기 구동 신호가 인에이블되면 상기 감지 신호를 생성하는 응답 속도를 높이도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  2. 제 1 항에 있어서,
    상기 제 1 출력 전압과 상기 제 2 출력 전압은 전압 레벨이 동일한 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 드라이빙 제어부는
    상기 인에이블 신호가 인에이블되면 상기 기준 전압과 상기 분배 전압의 레벨을 비교하여 상기 감지 신호를 생성하는 비교기,
    상기 인에이블 신호와 상기 라이트 신호가 모두 인에이블되면 상기 구동 신호를 생성하는 구동 신호 생성부, 및
    상기 구동 신호에 응답하여 상기 비교기가 상기 기준 전압과 상기 분배 전압의 레벨을 비교하여 상기 감지 신호를 생성하는 상기 응답 속도를 높여주는 가속부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  4. 제 3 항에 있어서,
    상기 비교기는
    게이트에 상기 기준 전압을 인가 받는 제 1 트랜지스터,
    게이트에 상기 분배 전압을 인가 받는 제 2 트랜지스터, 및
    게이트에 상기 인에이블 신호를 입력 받고 드레인 및 소오스에 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터가 연결된 노드와 접지단이 연결되는 제 3 트랜지스터를 포함하며,
    상기 가속부는
    상기 구동 신호가 인에이블되면 상기 제 1 트랜지스터와 상기 제 2 트랜지스터가 연결된 노드에 접지단을 연결시키는 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  5. 제 1 항에 있어서,
    상기 제 1 드라이빙부는
    상기 감지 신호의 전위 레벨에 따라 외부 전압을 드라이빙하는 드라이버로서 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  6. 제 1 항에 있어서,
    상기 제 2 드라이빙부는
    상기 구동 신호에 응답하여 외부 전압을 출력하는 스위칭부, 및
    상기 감지 신호의 전위 레벨에 따라 상기 스위칭부의 출력인 외부 전압을 드라이빙하는 드라이버로서 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  7. 인에이블 신호에 응답하여 제 1 전류 패스가 형성되면 기준 전압과 내부 전압 출력 노드의 전압 레벨을 비교하여 감지 신호를 생성하고, 상기 인에이블 신호 및 라이트 신호에 응답하여 제 2 전류 패스가 추가로 형성되면 상기 기준 전압과 상기 내부 전압의 레벨에 대해 상기 감지 신호를 생성하는 동작의 응답 속도가 높아지는 드라이빙 제어부;
    상기 감지 신호에 응답하여 외부 전압을 드라이빙하고 드라이빙된 외부 전압을 제 1 출력 전압으로서 상기 내부 전압 출력 노드에 출력하는 제 1 드라이빙부; 및
    상기 감지 신호와 상기 라이트 신호에 응답하여 외부 전압을 드라이빙하고 드라이빙된 외부 전압을 제 2 출력 전압으로서 상기 내부 전압 출력 노드에 출력하는 제 2 드라이빙부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  8. 제 7 항에 있어서,
    상기 드라이빙 제어부는
    게이트에 상기 기준 전압을 인가 받는 제 1 트랜지스터, 게이트에 상기 내부 전압 출력 노드가 연결된 제 2 트랜지스터, 및 게이트에 상기 인에이블 신호를 입력 받고 드레인과 소오스에 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터가 연결된 노드와 접지단이 연결된 제 3 트랜지스터를 구비한 비교기, 및
    상기 인에이블 신호와 상기 라이트 신호가 모두 인에이블되면 상기 제 1 트랜지스터와 상기 제 2 트랜지스터가 연결된 노드에 접지단을 연결하는 스위칭 소자를 구비한 가속부를 포함하며,
    상기 제 3 트랜지스터가 턴온되면 상기 제 1 전류 패스가 형성되고, 상기 스위칭 소자가 턴온되면 상기 제 2 전류 패스가 형성되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  9. 제 7 항에 있어서,
    상기 제 1 드라이빙부는
    상기 감지 신호의 전위 레벨에 응답하여 외부 전압을 드라이빙하는 드라이버로서 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  10. 제 7 항에 있어서,
    상기 제 2 드라이빙부는
    상기 라이트 신호에 응답하여 외부 전압을 출력하는 스위칭부, 및
    상기 감지 신호의 전위 레벨에 응답하여 상기 스위칭부의 출력인 외부 전압을 드라이빙하는 드라이버로서 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  11. 인에이블 신호가 인에이블되면 기준 전압과 내부 전압의 레벨을 비교하여 감지 신호를 생성하는 비교부, 및 상기 감지 신호의 전위 레벨에 따라 외부 전압을 드라이빙하여 내부 전압을 생성하는 제 1 드라이빙부를 구비한 내부 전압 생성 회로로서, 라이트 신호 및 상기 감지 신호에 응답하여 외부 전압을 드라이빙하고 드라이빙된 외부 전압을 상기 내부 전압 생성 회로의 출력단에 인가시키는 제 2 드라이빙부를 추가로 포함하며,
    상기 비교부는 상기 인에이블 신호, 및 상기 라이트 신호가 모두 인에이블되면 상기 감지 신호를 생성하는 응답 속도를 높이도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  12. 제 11 항에 있어서,
    상기 제 2 드라이빙부는
    상기 라이트 신호가 인에이블되면 외부 전압을 출력하는 스위칭부, 및
    상기 감지 신호 레벨에 응답하여 상기 스위칭부의 출력인 외부 전압을 드라이빙하는 드라이버로서 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
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KR20060031027A (ko) * 2004-10-07 2006-04-12 주식회사 하이닉스반도체 코어전압 발생회로
KR20060040107A (ko) * 2004-11-04 2006-05-10 주식회사 하이닉스반도체 내부전원 공급장치를 구비하는 반도체메모리소자

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