CN102446543B - 半导体存储器 - Google Patents

半导体存储器 Download PDF

Info

Publication number
CN102446543B
CN102446543B CN201110309256.7A CN201110309256A CN102446543B CN 102446543 B CN102446543 B CN 102446543B CN 201110309256 A CN201110309256 A CN 201110309256A CN 102446543 B CN102446543 B CN 102446543B
Authority
CN
China
Prior art keywords
mentioned
voltage
state
reference voltage
enable signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110309256.7A
Other languages
English (en)
Other versions
CN102446543A (zh
Inventor
赤堀旭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Publication of CN102446543A publication Critical patent/CN102446543A/zh
Application granted granted Critical
Publication of CN102446543B publication Critical patent/CN102446543B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)
  • Dram (AREA)

Abstract

本发明涉及半导体存储器，该半导体存储器具有参考放大器和高速上升电路，该参考放大器按照表示激活的使能信号生成表示用于进行逻辑电平的判定的阈值的参考电压并将其经由参考电压供给线供给到读出放大器，该高速上升电路具有：第1FET，在使能信号表示非激活的情况下成为导通状态，将规定的第1电压施加在第1线；第2FET，在参考电压供给线的电压比栅极阈值电压高时为导通状态，将接地电位施加于上述第1线；第3FET，在使能信号表示激活的情况下为导通状态，输出第1电压；第4FET，在第1线处于接地电位的状态的期间为截止状态而在对第1线施加第1电压的情况下为导通状态，将从第3FET输出的第1电压供给到参考电压供给线。

Description

半导体存储器
技术领域
本发明涉及半导体存储器。
背景技术
当前，作为搭载在计算机等信息控制设备中的半导体存储器，要求实现了大容量化、低功耗化、高速访问化的半导体存储器。因此，为了实现低功耗化现提出有如下的半导体存储器：使不成为存储器的读取对象的存储块所属的读出放大器、及向该读出放大器供给参考电压的参考电压发生电路的动作强制地停止(例如，参照专利文献1的图2)。
在该半导体存储器中，在处于动作停止状态的读出放大器成为数据读取对象的情况下，使参考电压发生电路开始动作。但是，在参考电压发生电路开始动作之后，到参考电压实际地达到期望电压值为止需要花费时间。因而，存在为了使处于停止状态的读出放大器恢复到可动作状态需要花费时间，而无法高速地进行数据的读取这样的问题。
专利文献1：日本特开2000－149569号公报
发明内容
本发明的目的在于，提供一种可以以小规模的结构且低功耗高速地进行数据读取的半导体存储器。
本发明的半导体存储器是具备输出具有逻辑电平的信息数据的读出放大器的半导体存储器，其中，该逻辑电平与按照读取信号发送到存储单元的数据线的电流值与规定阈值的大小比较结果对应，该半导体存储器具备：控制部，其输出表示激活状态和非激活状态中的任一方的使能信号；参考放大器，其在上述使能信号从非激活状态转变为激活状态时，生成具有与上述规定阈值相等的电压值的参考电压，并将该参考电压经由参考电压供给线供给到上述读出放大器；高速上升驱动部，其具有：第1FET，其在上述使能信号表示非激活状态的情况下为导通状态，将规定的第1电压施加在第1线；第2FET，其在上述参考电压供给线的电压比栅极阈值电压高的情况下为导通状态，将接地电位施加于上述第1线；第3FET，其在上述使能信号表示激活状态的情况下为导通状态，输出上述第1电压；第4FET，其在上述第1线处于接地电位的状态的期间为截止状态而在对上述第1线施加上述第1电压的情况下为导通状态，将从上述第3FET输出的上述第1电压供给到上述参考电压供给线。
在本发明中，在参考放大器按照表示激活的使能信号生成表示规定阈值的参考电压，当将该参考电压经由参考电压供给线供给到读出放大器时，在使能信号从表示非激活的状态切换到表示激活的状态之后，暂时地使FET变为导通状态，由此将规定的电压经由该FET强制地施加到参考电压供给线。由此，在参考电压的电压上升沿部电压随着时间的经过而急剧上升，因此可以使参考电压立即收敛到与作为目标的上述阈值对应的电压值。因而，参考放大器从非激活状态转变为激活状态之后，读出放大器可以立即进行存储器读取动作。此时，在供给了表示非激活的使能信号的期间，参考放大器停止其动作。因而，根据本发明的半导体存储器，可以不必增大器件的规模且以低功耗、高速地进行数据的读取。
附图说明
图1是表示半导体存储器的内部结构的方框图。
图2是参考放大器4的概略电路图。
图3是表示高速上升驱动电路5的一例的电路图。
图4是用于说明具有图3所示的电路结构的高速上升驱动电路5的动作的时序图。
图5是表示高速上升驱动电路5的另一例子的电路图。
图6用于说明具有图5所示的电路结构的高速上升驱动电路5的动作的时序图。
图7是表示高速上升驱动电路5的另一例子的电路图。
图8是用于说明具有图7所示的电路结构的高速上升驱动电路5的动作的时序图。
图9是表示高速上升驱动电路5的使用方式的一例的方框图。
图中文字说明：
1存储控制部
3读出放大器
4参考放大器
5高速上升驱动电路
具体实施方式
本发明的半导体存储器，具有参考放大器和如下所述的高速上升电路，该参考放大器，按照表示激活的使能信号生成表示用于进行逻辑电平的判定的阈值的参考电压，并将该参考电压经由参考电压供给线供给到读出放大器。高速上升电路具有：第1FET，其在使能信号表示非激活的情况下为导通(ON)状态，将规定的第1电压施加在第1线；第2FET，其在参考电压供给线的电压比栅极阈值电压高的情况下为导通状态，将接地电位施加于上述第1线；第3FET，其在使能信号表示激活的情况下为导通状态，输出第1电压；第4FET，其在上述第1线处于接地电位的状态的期间为截止状态，而在对该第1线施加第1电压的情况下为导通状态将从第3FET输出的第1电压供给到上述参考电压供给线。
根据该高速上升电路，在使能信号刚从表示非激活的状态切换到表示激活的状态之后，第3FET及第4FET就暂时地变为导通状态，上述第1电压经由上述第3FET及第4FET被强制地施加在参考电压供给线。
(实施例)
图1是表示半导体存储器的内部结构的图。
该半导体存储器具备存储控制部1、存储单元阵列2、读出放大器3、参考放大器4及高速上升驱动电路5。
存储控制部1，为了按照写入信号WR对地址数据所表示的地址写入信息数据，而对存储单元阵列2进行控制。另外，存储控制部1，为了按照读取信号RD从地址数据所表示地址读取信息数据，而对存储单元阵列2进行控制，而且将用于使各模块的动作激活的逻辑电平1的使能信号CE分别供给到读出放大器3、参考放大器4及高速上升驱动电路5。另外，存储控制部1，在不进行信息数据的读取动作的期间中，使各模块处于非激活状态，将用于停止该动作的逻辑电平0的使能信号CE分别供给到读出放大器3、参考放大器4及高速上升驱动电路5。
读出放大器3，在供给逻辑电平0的使能信号CE的期间为非激活状态，而在供给逻辑电平1的使能信号CE期间为激活状态。只要处于该激活状态的期间，读出放大器3就检测与存储单元阵列2的存储单元(未图示)的每一个连接的数据线(未图示)中所流过的电流，判断该电流值是否高于参考电压Vref所表示的阈值。读出放大器3在如上所述检测到电流值比参考电压Vref所示的阈值高的情况下将逻辑电平1的信息数据作为读取数据输出；在低的情况下，将逻辑电平0的信息数据作为读取数据输出。
存储单元阵列2，按照写入信号WR经由读出放大器3读入外部供给的信息数据，并将其写入由地址数据所表示的地址所属的存储单元(未图示)。另外，存储单元阵列2，按照读取信号RD经由数据线将与由地址数据所示的地址的存储单元中所存储的数据对应的电流发送到读出放大器3。
参考放大器4，在供给逻辑电平0的使能信号CE的期间处于非激活状态，而在供给逻辑电平1的使能信号CE的期间为激活状态。参考放大器4，如上所述从非激活状态转变到激活状态时，根据电源电压开始生成具有规定的阈值电压VR的参考电压Vref，在处于激活状态的整个期间中将参考电压Vref经由参考电压供给线RL供给到读出放大器3。另外，所谓参考电压Vref的阈值电压VR如上所述是用于判断在读出放大器3中，向存储单元阵列2的数据线发送的电流值是逻辑电平0及1中的哪一方的值。
图2是表示该参考放大器4的内部结构的图。
如图2所示，参考放大器4具备差动放大器21、作为p沟道MOS型FET的晶体管22、作为n沟道MOS型FET的晶体管23、及反相器24。差动放大器21，将与上述阈值电压VR与参考电压供给线RL上的电压之间的电压差对应的差分信号供给到晶体管22的栅极端子。晶体管22的漏极端子被施加电压VCC，其源极端子与参考电压供给线RL连接。晶体管23的源极端子被施加接地电位VSS，其漏极端子与参考电压供给线RL连接。晶体管23，根据电压VCC生成与上述差分信号对应的输出电压即具有阈值电压VR的输出电压，并将其作为参考电压Vref发送到参考电压供给线RL。晶体管23的栅极端子被供给由反相器24反转了使能信号CE的逻辑电平后的反转使能信号。
根据该结构，在被供给逻辑电平1的使能信号CE的期间晶体管23为截止状态，所以参考放大器4变为激活状态，生成具有上述阈值电压VR的输出电压，并将其作为参考电压Vref发送到参考电压供给线RL。但是，在使能信号CE的逻辑电平从1转变为0时，晶体管23切换为导通状态，接地电位VSS经由该晶体管23被施加在参考电压供给线RL。因而，在该期间中，参考电压供给线RL维持在与接地电位VSS对应的0伏的状态。即，参考放大器4变为不进行参考电压Vref的生成的状态即所谓的非激活状态。这里，使能信号CE的逻辑电平自0转变为1时，晶体管23从导通状态切换为截止状态，因此，参考放大器4转变到如上所述的激活状态。此时，在从非激活状态切换为激活状态之前的阶段，参考电压供给线RL为0伏，因此晶体管23刚自导通状态切换为截止状态之后，RL上的电压逐渐上升并达到阈值电压VR。
高速上升驱动电路5，在使能信号CE刚从逻辑电平0切换到逻辑电平1的状态之后，通过将电压VCC向参考电压供给线RL上施加规定期间，生成参考电压Vref的电压上升沿部。
图3是表示该高速上升驱动电路5的内部结构的一例的图。
如图3所示，高速上升驱动电路5具备作为p沟道MOS型FET的晶体管Q1及Q3、作为n沟道MOS型FET的晶体管Q2及Q4、和反相器IV1。另外，这些晶体管Q2、Q4、Q1及Q3分别为增强型FET。
晶体管Q1的栅极端子被供给上述使能信号CE。晶体管Q1的源极端子被施加电压VCC，其漏极端子经由线EN分别与晶体管Q2的漏极端子及晶体管Q4的栅极端子连接。晶体管Q2的源极端子被施加接地电位VSS，其栅极端子分别与晶体管Q4的源极端子及参考电压供给线RL连接。
以下，边参照图4边对图1所示的半导体存储器的动作进行说明。
存储控制部1，在没有供给读取信号RD的情况下，即在不进行信息数据的读取动作的期间中，使各模块处于非激活状态，将用于停止其动作的逻辑电平0的使能信号CE分别供给到读出放大器3、参考放大器4及高速上升驱动电路5。在该期间中，由于参考放大器4及高速上升驱动电路5处于非激活状态，所以参考电压供给线RL上的参考电压Vref如图4所示为0伏。即，响应逻辑电平0的使能信号CE，高速上升驱动电路5的晶体管Q1变为导通状态，Q3变为截止状态，由于参考电压供给线RL上的电压为0伏，所以Q2处于截止状态。此时、晶体管Q1处于导通状态，Q2处于截止状态，因此，高速上升驱动电路5中的线EN上的电压成为与电压VCC对应的高电压，晶体管Q4变为导通状态。但是，由于晶体管Q3处于截止状态，所以高速上升驱动电路5不对参考电压供给线RL施加电压。另外，在使能信号CE处于逻辑电平0的状态的期间，由于参考放大器4也不进行动作，所以也不对参考电压供给线RL施加电压。因此，在该期间中，参考电压供给线RL上的参考电压Vref如图4所示，为0伏。
这样，在图1所示的半导体存储器中，在不进行读取访问的期间中，不仅强制地停止读出放大器3的动作，而且还强制地停止参考放大器4的动作，因此可以降低消耗电力。
然后，在供给读取信号RD时，存储控制部1将用于使各模块激活的逻辑电平1的使能信号CE分别供给到读出放大器3、参考放大器4及高速上升驱动电路5。在使能信号CE转变到逻辑电平1的状态时，参考放大器4根据电源电压开始生成具有规定的阈值电压VR的参考电压Vref，并将该电压施加到参考电压供给线RL上。此时，由参考放大器4单独地将以图4的单点划线所示的方式具有使该电压从0伏的状态慢慢地上升到阈值电压VR的上升沿波形的参考电压Vref施加到参考电压供给线RL上。
另外，在使能信号CE转变到逻辑电平1的状态时，高速上升驱动电路5的晶体管Q3转变为导通状态，电压VCC经由该晶体管Q3及Q4施加到参考电压供给线RL。因而，参考电压供给线RL上的电压如图4的实线所示从0伏的状态开始急剧地上升。然后，如图4所示，当参考电压供给线RL上的电压超过高速上升驱动电路5的晶体管Q2的栅极阈值电压VN1时，该晶体管Q2转变为导通状态。由此，由于接地电位VSS被施加到参考电压供给线RL，所以如图4所示，线EN上的电位慢慢地降低。此时，如图4所示，如果线EN上的电位与参考电压供给线RL上的电位之间的电位差VQ为晶体管Q4的阈值电压以下，则该晶体管Q4转变为截止状态，停止参考电压供给线RL上的电压上升。在该参考电压供给线RL上的电压从0伏的状态开始上升到停止之前的期间ts中，生成参考电压Vref的电压上升沿部。
如上所述，在图3所示的高速上升驱动电路5中，使能信号刚从逻辑电平0转变为1之后，晶体管Q3及Q4在期间ts之间均为导通状态而将电压VCC强制地施加到参考电压供给线RL，由此生成参考电压Vref的电压上升沿部。由此，与不使用高速上升驱动电路5，用参考放大器4单独地使参考电压供给线RL上的电压上升的情况(图4中用单点划线表示)相比，参考电压供给线RL上的电压急剧地上升。另外，在该电压上升沿部中，如图4所示，发生暂时地成为比阈值电压VR高的电压值的超调。然后，参考电压供给线RL上的电压慢慢地降低，但在这之后，读出放大器3开始动作时，由于动作开始时的切换噪声的影响，如图4所示，参考电压供给线RL上的电压再次上升持续超调的状态。然后，参考电压供给线RL上的电压慢慢地降低，逐渐收敛到成为目标的阈值电压VR。
因此，从如图4所示的使能信号的逻辑电平从0切换到1的时刻开始，经过了参考电压供给线RL上的电压达到阈值电压VR为止的收敛期间TQ之后，读出放大器3可以根据具有该阈值电压VR的参考电压Vref进行读取数据的逻辑电平判定。即，能够从使能信号的逻辑电平从0切换到1的时刻开始经过收敛期间TQ之后，进行在存储单元阵列2中存储的信息数据的读取。
因而，根据高速上升驱动电路5，如图4所示，与不使用高速上升驱动电路5而由参考放大器4单独地开始参考电压Vref的生成的情况(由图4的单点划线表示)相比，可以使参考电压Vref的电压值迅速地从0伏的状态达到成为目标的阈值电压VR。
因而，可以在使读出放大器3及参考放大器4从非激活状态转变到激活状态之后，立即进行信息数据的读取。
此时，高速上升驱动电路5，如图3所示，仅由四个晶体管Q1、Q3、Q2及Q4和一个反相器IV1构成。因而，不必大幅度地增加电路规模，能够以低功耗、高速地进行数据读取。
另外，在高速上升驱动电路5中，通过消除在如图4所示的电压上升沿部的超调，就可以进行更高速的读取访问。
图5是表示鉴于该点而做出的高速上升驱动电路5的其他内部结构的图。
在图5所示的高速上升驱动电路5中，除了在图3所示的晶体管Q4与参考电压供给线RL之间添加了作为n沟道MOS型FET的晶体管Q5这一点之外的其他的结构与图3所示的相同。
在图5中，晶体管Q5的源极端子与参考电压供给线RL连接，其漏极端子与晶体管Q4的源极端子连接。对晶体管Q5的栅极端子供给规定的正极性的电压值Vdd。
以下，边参照图6边对具有图5所示的结构的高速上升驱动电路5的参考电压Vref的电压上升沿部的生成动作进行说明。
首先，供给逻辑电平0的使能信号CE的期间与采用图3所示的结构的情况同样，由于高速上升驱动电路5的晶体管Q1及Q4为导通状态，Q3及Q2分别为截止状态，所以高速上升驱动电路5不对参考电压供给线RL进行电压印加。另外，使能信号CE处于逻辑电平0的状态的期间，参考放大器4也不进行动作，因此不必对参考电压供给线RL进行电压印加。因而，在该期间，在参考电压供给线RL上的参考电压Vref为图6所示的0伏。
然后，在供给读取信号RD时，存储控制部1将用于使各模块激活的逻辑电平1的使能信号CE分别供给读出放大器3、参考放大器4及高速上升驱动电路5。在使能信号CE转变为逻辑电平1的状态时，参考放大器4可以根据电源电压开始生成具有规定的阈值电压VR的参考电压Vref，并将该电压施加到参考电压供给线RL上。此时，由参考放大器4单独地按照图6的单点划线所示的方式，将具有该电压从0伏的状态慢慢地上升并达到阈值电压VR的上升沿波形的参考电压Vref施加到参考电压供给线RL上。
然后，当使能信号CE转变为逻辑电平1的状态时，高速上升驱动电路5的晶体管Q3转变为导通状态，电压VCC经由该晶体管Q3及Q4被施加到参考电压供给线RL。因而，参考电压供给线RL上的电压从图6的实线所示的0伏的状态开始急剧地上升，随着该电压的上升，晶体管Q5的源极漏极间的电压减小。于是，晶体管Q5在线形区域动作，流入该晶体管Q5的漏极电流急剧地减少。因而，在参考电压Vref的电压上升沿部电压随时间经过的上升，例如在图6所示的时刻t以后变缓。而且，如图6所示，在参考电压供给线RL上的电压超过高速上升驱动电路5的晶体管Q2的栅极阈值电压VN1时，该晶体管Q2转变为导通状态。由此，由于接地电位VSS被施加到参考电压供给线RL，所以如图6所示，线EN上的电位慢慢地降低。此时，如图6所示的线EN上的电位与参考电压供给线RL上的电位之间的电位差VQ为晶体管Q4的阈值电压以下时，该晶体管Q4转变为截止状态，停止参考电压供给线RL上的电压的上升。在该参考电压供给线RL上的电压从0伏的状态开始上升到停止为止的期间ts生成参考电压Vref的电压上升沿部。
根据如上所述的驱动，在参考电压Vref的电压上升沿部中，如图4所示，避免了大幅度地增加成为目标的阈值电压VR这样的超调。进而，在电压上升沿部电压随着时间经过的上升在时刻t以后变缓，因此，之后，即使读出放大器3开始动作，也能够避免电压伴随该动作开始时的切换噪声而上升。因而，在电压上升沿部电压随着时间经过的上升在时刻t以后虽然变缓，但是不发生如上所述的超调，如图6所示，其电压值迅速收敛到阈值电压VR。其结果，从使能信号的逻辑电平从0切换到1的时刻开始到参考电压供给线RL上的电压达到阈值电压VR为止的收敛期间TQ，与图4所示的发生超调的情况相比变短。
即，作为高速上升驱动电路5采用图5所示的结构的情况下，与采用图3所示的结构的情况相比，可以高速地进行信息数据的读取。
另外，作为图5所示的晶体管Q5，也可以替代增强型的FET而采用耗尽型FET。
图7是表示鉴于这一点而做出的高速上升驱动电路5的内部结构的另一例子的图。
在图7所示的高速上升驱动电路5中，除了代替图5所示的增强型的晶体管Q5而采用作为耗尽型的n沟道MOSFET的晶体管Q6之外的其他的结构，与图5所示的结构相同。
在图7中，晶体管Q6的源极端子与参考电压供给线RL连接，其漏极端子与晶体管Q4的源极端子连接。晶体管Q6的栅极端子被固定供给接地电位VSS。
以下，边参照图8边对具有图7所示的结构的高速上升驱动电路5的参考电压Vref的电压上升沿部的生成动作进行说明。
首先，在供给逻辑电平0的使能信号CE的期间，与采用了图5所示的结构的情况同样，由于高速上升驱动电路5的晶体管Q1及Q4为导通状态、Q3及Q2分别为截止状态，所以高速上升驱动电路5不对参考电压供给线RL进行电压印加。另外，在使能信号CE处于逻辑电平0的状态的期间，参考放大器4也不进行动作，因此对参考电压供给线RL不进行电压施加。因而，在该期间中，参考电压供给线RL上的参考电压Vref为图8所示的0伏。
然后，在供给读取信号RD时，存储控制部1将用于使各模块激活的逻辑电平1的使能信号CE分别供给到读出放大器3、参考放大器4及高速上升驱动电路5。使能信号CE转变为逻辑电平1的状态时，参考放大器4根据电源电压开始生成具有阈值电压VR的参考电压Vref，并将该电压施加到参考电压供给线RL上。此时，由参考放大器4单独地，将以图8的单点划线所示的方式具有使该电压从0伏的状态慢慢地上升达到阈值电压VR的上升沿波形的参考电压Vref施加到参考电压供给线RL上。
然后，在使能信号CE转变为逻辑电平1的状态时，高速上升驱动电路5的晶体管Q3转变为导通状态，电压VCC经由该晶体管Q3及Q4施加到参考电压供给线RL。因而、参考电压供给线RL上的电压，如图8的实线所示，从0伏状态急剧地上升。若随着该电压的上升，晶体管Q6的源极漏极之间的电压逐渐减少，则晶体管Q6在线形区域中动作，流入该Q6中的漏极电流急剧地减少。因而，在参考电压Vref的电压上升沿部电压随着时间的经过的上升，例如在如图8所示的时刻t以后变缓。而且，如图8所示，在参考电压供给线RL上的电压超过高速上升驱动电路5的晶体管Q2的栅极阈电压值VN1时，该晶体管Q2转变为导通状态。由此，接地电位VSS被施加到参考电压供给线RL，因此如图8所示，线EN上的电位慢慢地降低。此时，如图8所示的线EN上的电位与参考电压供给线RL上的电位之间的电位差VQ为晶体管Q4的阈值电压以下时，该晶体管Q4转变为截止状态，停止在参考电压供给线RL上的电压上升。在该参考电压供给线RL上的电压从0伏的状态开始上升直至停止的期间ts中，生成参考电压Vref的电压上升沿部。
根据如上所述的驱动，在参考电压Vref的电压上升沿部中，避免了会大幅度地增大成为图4所示的目标的阈值电压VR这样的超调。进而，在电压上升沿部电压随时间的经过的上升在时刻t以后变缓，因此即使以后读出放大器3开始动作，也能够避免电压伴随着该动作开始时的切换噪声上升。因而，虽然在电压上升沿部电压随时间的经过的上升在时刻t以后变缓，但是，如图8所示，该电压值不发生的超调地，迅速地收敛到阈值电压VR。其结果，在使能信号的逻辑电平从0向1切换的时刻开始到参考电压供给线RL上的电压达到阈值电压VR为止的收敛期间TQ与图4所示的发生了超调的情况相比被缩短。
即，作为高速上升驱动电路5采用了图7所示的结构的情况与采用了图3所示的结构的情况相比，也可以高速地进行信息数据的读取。另外，在图7所示的结构中，可以替代图5所示的增强型的n沟道MOSFET即晶体管Q5，而使用耗尽型的n沟道MOSFET即晶体管Q6，因此即使对栅极端子施加的电压为接地电位VSS，也能够在如上所述的线形区域中动作。
因而，与采用通过将正极性的电压值Vdd固定供给到其栅极端子而可以在线形区域动作的增强型的晶体管Q5的情况相比，可以得到稳定的收敛期间TQ。
另外，在上述实施例中，为了在读出放大器3进行逻辑电平的判定时迅速地使成为阈值的参考电压上升，使用了高速上升驱动电路5，但是如图9所示,也可以将该高速上升驱动电路5用于使恒压电源装置的输出电压高速地上升。
在图9中，恒压电源装置90在电源开关91从打开状态切换到闭合状态开始电源电压的供给时，生成基于该电源电压的具有规定的恒定电压值的输出电压VG，并将其施加到电源线GL。电源开关91将在处于打开状态的期间向高速上升驱动电路5供给逻辑电平0的使能信号，在处于闭合状态的期间将逻辑电平1的使能信号供给到高速上升驱动电路5。图9所示的高速上升驱动电路5，具有图3、图5或图7所示的内部结构，按照逻辑电平1的使能信号，对电源线GL进行如上所述的驱动，由此施加到电源线GL的输出电源电压VG在电压上升沿部随时间的经过而急剧上升。由此，从电源接通时刻开始，使输出电压VG的电压值高速地上升到成为目标的恒压值。

Claims (4)

1.一种半导体存储器，具备输出具有逻辑电平的信息数据的读出放大器，该逻辑电平与按照读取信号发送到存储单元的数据线的电流值与规定阈值的大小比较结果对应，
该半导体存储器的特征在于，具备：
控制部，其输出表示激活状态和非激活状态中的任一方的使能信号；
参考放大器，其在上述使能信号从非激活状态转变为激活状态时，生成具有与上述规定阈值相等的电压值的参考电压，并将该参考电压经由参考电压供给线供给到上述读出放大器；及
高速上升驱动部，其具有：第1FET，其在上述使能信号表示非激活状态的情况下为导通状态，将规定的第1电压施加在第1线；第2FET，其在上述参考电压供给线的电压比栅极阈值电压高的情况下为导通状态，将接地电位施加于上述第1线；第3FET，其在上述使能信号表示激活状态的情况下为导通状态，输出上述第1电压；第4FET，其在上述第1线处于接地电位的状态的期间为截止状态，而在对上述第1线施加上述第1电压的情况下为导通状态，将从上述第3FET输出的上述第1电压供给到上述参考电压供给线。
2.根据权利要求1所述的半导体存储器，其特征在于，
上述高速上升驱动部还具有第5FET，该第5FET的漏极端子和源极端子分别与上述第4FET和上述参考电压供给线连接，且该第5FET的栅极端子被固定供给有规定的第2电压。
3.根据权利要求2所述的半导体存储器，其特征在于，
上述第1FET～第4FET是增强型的MOSFET，上述第5FET是耗尽型的MOSFET，
施加到上述第5FET的栅极端子的上述第2电压是上述接地电位。
4.根据权利要求1～3中任一项所述的半导体存储器，其特征在于，
上述控制部，在未供给上述读取信号的情况下将表示非激活的上述使能信号分别供给到上述参考放大器和上述高速上升驱动部，而在供给了上述读取信号的情况下将表示激活的上述使能信号分别供给到上述参考放大器和上述高速上升驱动部。
CN201110309256.7A 2010-10-13 2011-10-10 半导体存储器 Active CN102446543B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010230559A JP5566252B2 (ja) 2010-10-13 2010-10-13 半導体メモリ
JP2010-230559 2010-10-13

Publications (2)

Publication Number Publication Date
CN102446543A CN102446543A (zh) 2012-05-09
CN102446543B true CN102446543B (zh) 2016-01-20

Family

ID=45934048

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110309256.7A Active CN102446543B (zh) 2010-10-13 2011-10-10 半导体存储器

Country Status (3)

Country Link
US (1) US8411515B2 (zh)
JP (1) JP5566252B2 (zh)
CN (1) CN102446543B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5944725B2 (ja) * 2012-04-13 2016-07-05 ラピスセミコンダクタ株式会社 半導体記憶装置
CN115497521B (zh) * 2022-11-08 2023-02-17 长鑫存储技术有限公司 一种供电电路、存储器和电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09231750A (ja) * 1996-02-28 1997-09-05 Fujitsu Ltd 半導体装置及び半導体記憶装置
US6084386A (en) * 1999-02-05 2000-07-04 Mitsubishi Denki Kabushiki Kaisha Voltage generation circuit capable of supplying stable power supply voltage to load operating in response to timing signal
CN1695249A (zh) * 2002-11-08 2005-11-09 株式会社日立制作所 半导体存储装置
CN101057298A (zh) * 2004-09-03 2007-10-17 统一半导体公司 使用混合价导电氧化物的存储器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3633653B2 (ja) * 1994-09-01 2005-03-30 株式会社リコー 半導体メモリ装置
JP3938410B2 (ja) * 1996-04-16 2007-06-27 三菱電機株式会社 半導体集積回路
JPH10255464A (ja) * 1997-03-14 1998-09-25 Toshiba Microelectron Corp 半導体集積回路装置及びそのプリチャージ方法
JP2000149569A (ja) 1998-11-12 2000-05-30 Nec Ic Microcomput Syst Ltd 半導体メモリ装置
JP4959046B2 (ja) * 2000-08-08 2012-06-20 ルネサスエレクトロニクス株式会社 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09231750A (ja) * 1996-02-28 1997-09-05 Fujitsu Ltd 半導体装置及び半導体記憶装置
US6084386A (en) * 1999-02-05 2000-07-04 Mitsubishi Denki Kabushiki Kaisha Voltage generation circuit capable of supplying stable power supply voltage to load operating in response to timing signal
CN1695249A (zh) * 2002-11-08 2005-11-09 株式会社日立制作所 半导体存储装置
CN101057298A (zh) * 2004-09-03 2007-10-17 统一半导体公司 使用混合价导电氧化物的存储器

Also Published As

Publication number Publication date
JP2012084205A (ja) 2012-04-26
CN102446543A (zh) 2012-05-09
JP5566252B2 (ja) 2014-08-06
US8411515B2 (en) 2013-04-02
US20120092938A1 (en) 2012-04-19

Similar Documents

Publication Publication Date Title
US4775959A (en) Semiconductor integrated circuit device having back-bias voltage generator
CN100520958C (zh) 半导体存储器件
CN101573869B (zh) 电压切换电路
US7315195B2 (en) High voltage generation circuit
US7317653B2 (en) Semiconductor memory device having sense amp over-driving structure and method of over-driving sense amplifier thereof
JP5068615B2 (ja) 半導体装置
US20100142305A1 (en) Source control circuit and semiconductor memory device using the same
CN102446543B (zh) 半导体存储器
CN102750981B (zh) 半导体存储器的内部电源电压生成电路及生成方法
JP2008293604A (ja) 半導体記憶装置の出力回路、および半導体記憶装置の出力回路のデータ出力方法
CN103000221B (zh) 半导体装置
JP2010211889A (ja) 半導体集積回路装置
CN111292787B (zh) 具有字线电压波形的动态随机存取存储器
KR20030081979A (ko) 오토 리프레쉬 전류 감소를 위한 센스 앰프 오버 드라이브제어회로
CN100378868C (zh) 用于位线信号的读出放大器装置以及读出放大方法
JP6046197B2 (ja) 半導体装置
US9070431B2 (en) Memory circuitry with write assist
US8767479B2 (en) Semiconductor memory device and driving method thereof
KR20070081030A (ko) 피모스 벌크 바이어스 콘트롤 스킴을 이용하는 반도체메모리 장치
JP5733771B2 (ja) 半導体メモリ
JP4543349B2 (ja) 半導体記憶装置
US8218392B2 (en) Word line driving apparatus
KR100902059B1 (ko) 반도체 메모리 장치의 내부 전압 생성 회로
CN114446341A (zh) 一种存储器的字线驱动电路及时序控制方法
KR100682208B1 (ko) 센스 앰프 인에이블 신호 생성기

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C53 Correction of patent of invention or patent application
CB02 Change of applicant information

Address after: Kanagawa

Applicant after: Lapis Semiconductor Co., Ltd.

Address before: Tokyo, Japan, Japan

Applicant before: Lapis Semiconductor Co., Ltd.

C14 Grant of patent or utility model
GR01 Patent grant