JPH10241387A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10241387A JPH10241387A JP4417597A JP4417597A JPH10241387A JP H10241387 A JPH10241387 A JP H10241387A JP 4417597 A JP4417597 A JP 4417597A JP 4417597 A JP4417597 A JP 4417597A JP H10241387 A JPH10241387 A JP H10241387A
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Abstract
(57)【要約】
【課題】デプレーション型トランジスタを使用すること
なく、発生された電圧をメモリセルの所要の部分に供給
することが困難であった。 【解決手段】第１の昇圧回路３１を構成するチャージポ
ンプ回路３１ａは、第１、第２の出力端を有している。
第１の昇圧回路３１より高い電圧を発生する第２の昇圧
回路３２の出力端は、第１の昇圧回路３１の第２の出力
端に接続され、この第２の昇圧回路３２の出力端は、第
１、第２の出力端間にはＰチャネルトランジスタが接続
され、第２の昇圧回路３２の非動作時に第１、第２の出
力端を同電位とする。
なく、発生された電圧をメモリセルの所要の部分に供給
することが困難であった。 【解決手段】第１の昇圧回路３１を構成するチャージポ
ンプ回路３１ａは、第１、第２の出力端を有している。
第１の昇圧回路３１より高い電圧を発生する第２の昇圧
回路３２の出力端は、第１の昇圧回路３１の第２の出力
端に接続され、この第２の昇圧回路３２の出力端は、第
１、第２の出力端間にはＰチャネルトランジスタが接続
され、第２の昇圧回路３２の非動作時に第１、第２の出
力端を同電位とする。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばフラッシ
ュＥＥＰＲＯＭ（Electrically Erasable Programmable
ＲＯＭ）に係わり、特に、外部電源電圧より高い電圧
をチップ内部で発生させる内部昇圧回路を有する半導体
記憶装置に関する。
ュＥＥＰＲＯＭ（Electrically Erasable Programmable
ＲＯＭ）に係わり、特に、外部電源電圧より高い電圧
をチップ内部で発生させる内部昇圧回路を有する半導体
記憶装置に関する。
【０００２】
【従来の技術】フラッシュＥＥＰＲＯＭは、フローティ
ングゲートとコントロールゲートを有するスタック型ト
ランジスタをメモリセルとして使用している。このメモ
リセルはフローティングゲートに電子を注入したり、フ
ローティングゲートから電子を放出することにより、し
きい値を変化させ、データの書込み消去が行われる。
ングゲートとコントロールゲートを有するスタック型ト
ランジスタをメモリセルとして使用している。このメモ
リセルはフローティングゲートに電子を注入したり、フ
ローティングゲートから電子を放出することにより、し
きい値を変化させ、データの書込み消去が行われる。
【０００３】従来、ホットエレクトロンを注入してデー
タを書込むフラッシュメモリの電源は読み出し用の電源
Ｖcc＝５Ｖと、書込み、消去用の電源Ｖpp＝１２Ｖの２
種類を使用する２電源方式や、電源Ｖcc＝５Ｖのみを使
用する単一電源方式等がある。単一電源方式の場合、書
込み、消去用の電源Ｖppは、昇圧回路を使用して生成さ
れている。
タを書込むフラッシュメモリの電源は読み出し用の電源
Ｖcc＝５Ｖと、書込み、消去用の電源Ｖpp＝１２Ｖの２
種類を使用する２電源方式や、電源Ｖcc＝５Ｖのみを使
用する単一電源方式等がある。単一電源方式の場合、書
込み、消去用の電源Ｖppは、昇圧回路を使用して生成さ
れている。
【０００４】
【発明が解決しようとする課題】ところで、現在、低消
費電力化のため、電源電圧の低電圧化が要求され、電源
電圧は、３Ｖが一般的となりつつある。また、使用上の
便利さという面では、単一電源方式の方が、２電源方式
より優れている。
費電力化のため、電源電圧の低電圧化が要求され、電源
電圧は、３Ｖが一般的となりつつある。また、使用上の
便利さという面では、単一電源方式の方が、２電源方式
より優れている。
【０００５】従来のように、データの読み出し時、電源
電圧を直接コントロールゲートに供給する方式の場合、
電源電圧が５Ｖから３Ｖに低下されると、コントロール
ゲートに供給される電圧も３Ｖに低下する。すると、メ
モリセルに流れる電流の減少を招くこととなる。セル電
流の減少は読み出し速度の低下をもたらすとともに、電
源電圧に対するマージンを損なうこととなる。このた
め、読み出し用の電圧や書込み、消去用の電圧を内部で
生成する必要がある。
電圧を直接コントロールゲートに供給する方式の場合、
電源電圧が５Ｖから３Ｖに低下されると、コントロール
ゲートに供給される電圧も３Ｖに低下する。すると、メ
モリセルに流れる電流の減少を招くこととなる。セル電
流の減少は読み出し速度の低下をもたらすとともに、電
源電圧に対するマージンを損なうこととなる。このた
め、読み出し用の電圧や書込み、消去用の電圧を内部で
生成する必要がある。
【０００６】しかし、電源電圧が低下された場合、チッ
プ内部で必要な電圧を発生するために複数の昇圧回路が
必要となる。しかも、これら昇圧回路によって発生され
た電圧をデータの読み出しや書き込み、消去といったモ
ードに応じて切り換える必要がある。この切り換え回路
は、発生された電圧を低下させることなくそのままメモ
リセルのコントロールゲート等必要とする部分に供給し
なければならない。従来、この切り換え回路は、発生さ
れた電圧がトランジスタのしきい値電圧分だけ低下しな
いよう、デプレーション型トランジスタを使用して構成
されていた。しかし、デプレーション型トランジスタを
使用する場合、製造工程が増加し、チップコストが高騰
するため得策ではなかった。
プ内部で必要な電圧を発生するために複数の昇圧回路が
必要となる。しかも、これら昇圧回路によって発生され
た電圧をデータの読み出しや書き込み、消去といったモ
ードに応じて切り換える必要がある。この切り換え回路
は、発生された電圧を低下させることなくそのままメモ
リセルのコントロールゲート等必要とする部分に供給し
なければならない。従来、この切り換え回路は、発生さ
れた電圧がトランジスタのしきい値電圧分だけ低下しな
いよう、デプレーション型トランジスタを使用して構成
されていた。しかし、デプレーション型トランジスタを
使用する場合、製造工程が増加し、チップコストが高騰
するため得策ではなかった。
【０００７】この発明は、上記課題を解決するものであ
り、その目的とするところは、デプレーション型トラン
ジスタを使用することなく、発生された電圧を必要とす
る部分に切り換えて供給でき、チップコストの高騰を抑
えることが可能な半導体記憶装置を提供しようとするも
のである。
り、その目的とするところは、デプレーション型トラン
ジスタを使用することなく、発生された電圧を必要とす
る部分に切り換えて供給でき、チップコストの高騰を抑
えることが可能な半導体記憶装置を提供しようとするも
のである。
【０００８】
【課題を解決するための手段】この発明は、上記課題を
解決するため、第１、第２の出力端を有し、電源電圧を
昇圧した第１の電圧を前記第１、第２の出力端から出力
する第１の昇圧回路と、出力端が前記第１の昇圧回路の
第２の出力端に接続され、前記電源電圧を昇圧し前記第
１の電圧より高い第２の電圧を出力する第２の昇圧回路
とを具備し、前記第２の昇圧回路は、昇圧動作を停止し
ている場合においても、前記出力端に前記第１の昇圧回
路から第１の電圧が供給されている。
解決するため、第１、第２の出力端を有し、電源電圧を
昇圧した第１の電圧を前記第１、第２の出力端から出力
する第１の昇圧回路と、出力端が前記第１の昇圧回路の
第２の出力端に接続され、前記電源電圧を昇圧し前記第
１の電圧より高い第２の電圧を出力する第２の昇圧回路
とを具備し、前記第２の昇圧回路は、昇圧動作を停止し
ている場合においても、前記出力端に前記第１の昇圧回
路から第１の電圧が供給されている。
【０００９】また、この発明は、電源電圧を昇圧した昇
圧電圧を出力する第１の昇圧回路と、 前記電源電圧を
昇圧し前記第１の昇圧回路より高い昇圧電圧を出力する
第２の昇圧回路と、前記第２の昇圧回路から出力される
昇圧電圧を降圧して降圧電圧を生成する降圧回路と、電
流通路の一端に前記第１の昇圧回路から電圧が供給さ
れ、電流通路の他端がメモリセルの電流通路の一端に接
続されるトランジスタと、データの書き込み時に、信号
レベルを前記降圧回路から出力される降圧電圧に応じた
レベルに変換して前記トランジスタのゲートに供給する
制御回路とを具備している。
圧電圧を出力する第１の昇圧回路と、 前記電源電圧を
昇圧し前記第１の昇圧回路より高い昇圧電圧を出力する
第２の昇圧回路と、前記第２の昇圧回路から出力される
昇圧電圧を降圧して降圧電圧を生成する降圧回路と、電
流通路の一端に前記第１の昇圧回路から電圧が供給さ
れ、電流通路の他端がメモリセルの電流通路の一端に接
続されるトランジスタと、データの書き込み時に、信号
レベルを前記降圧回路から出力される降圧電圧に応じた
レベルに変換して前記トランジスタのゲートに供給する
制御回路とを具備している。
【００１０】さらに、この発明は、電源電圧を昇圧した
昇圧電圧を出力する第１の昇圧回路と、前記電源電圧を
昇圧し前記第１の昇圧回路より高い昇圧電圧を出力する
第２の昇圧回路と、前記第２の昇圧回路から出力される
昇圧電圧を降圧して降圧電圧を生成する降圧回路と、電
流通路の一端に前記第１の昇圧回路から電圧が供給さ
れ、電流通路の他端がメモリセルの電流通路の一端に接
続されるトランジスタと、データの消去時に、信号レベ
ルを前記降圧回路から出力される降圧電圧に応じたレベ
ルに変換して前記トランジスタのゲートに供給する制御
回路とを具備している。
昇圧電圧を出力する第１の昇圧回路と、前記電源電圧を
昇圧し前記第１の昇圧回路より高い昇圧電圧を出力する
第２の昇圧回路と、前記第２の昇圧回路から出力される
昇圧電圧を降圧して降圧電圧を生成する降圧回路と、電
流通路の一端に前記第１の昇圧回路から電圧が供給さ
れ、電流通路の他端がメモリセルの電流通路の一端に接
続されるトランジスタと、データの消去時に、信号レベ
ルを前記降圧回路から出力される降圧電圧に応じたレベ
ルに変換して前記トランジスタのゲートに供給する制御
回路とを具備している。
【００１１】また、この発明は、電源電圧を昇圧した昇
圧電圧を出力する第１の昇圧回路と、前記電源電圧を昇
圧し前記第１の昇圧回路より高い昇圧電圧を出力する第
２の昇圧回路と、前記第２の昇圧回路から出力される昇
圧電圧を降圧して降圧電圧を生成する降圧回路と、電流
通路の一端に前記第１の昇圧回路から電圧が供給され、
電流通路の他端がメモリセルの電流通路の一端に接続さ
れる第１のトランジスタと、データの書き込み時に、信
号レベルを前記降圧回路から出力される降圧電圧に応じ
たレベルに変換して前記第１のトランジスタのゲートに
供給する第１の制御回路と、電流通路の一端に前記第１
の昇圧回路から電圧が供給され、電流通路の他端が前記
メモリセルの電流通路の他端に接続される第２のトラン
ジスタと、データの消去時に、信号レベルを前記降圧回
路から出力される降圧電圧に応じたレベルに変換して前
記第２のトランジスタのゲートに供給する第２の制御回
路とを具備している。
圧電圧を出力する第１の昇圧回路と、前記電源電圧を昇
圧し前記第１の昇圧回路より高い昇圧電圧を出力する第
２の昇圧回路と、前記第２の昇圧回路から出力される昇
圧電圧を降圧して降圧電圧を生成する降圧回路と、電流
通路の一端に前記第１の昇圧回路から電圧が供給され、
電流通路の他端がメモリセルの電流通路の一端に接続さ
れる第１のトランジスタと、データの書き込み時に、信
号レベルを前記降圧回路から出力される降圧電圧に応じ
たレベルに変換して前記第１のトランジスタのゲートに
供給する第１の制御回路と、電流通路の一端に前記第１
の昇圧回路から電圧が供給され、電流通路の他端が前記
メモリセルの電流通路の他端に接続される第２のトラン
ジスタと、データの消去時に、信号レベルを前記降圧回
路から出力される降圧電圧に応じたレベルに変換して前
記第２のトランジスタのゲートに供給する第２の制御回
路とを具備している。
【００１２】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図２は、メモリセルの動
作電圧を示している。昇圧回路のレイアウト面積を少な
くするには、セルの動作電圧をなるべく低く抑え、セル
に流れる動作電流を少なくする必要がある。データの読
み出し時は、高速読み出しに十分なセル電流を得るた
め、コントロールゲートに昇圧した電圧５Ｖを供給す
る。データの書き込みはチャネルホットエレクトロンを
ドレイン側からフローティンゲートに注入する。書き込
み時には、コントロールゲートに電圧１０Ｖ、ドレイン
に電圧５Ｖを印加する。これらの電圧は昇圧回路で生成
して供給する。この時、ドレインには大きな電流が流れ
る。データの消去は、Ｆ−Ｎトンネリングによりフロー
ティングゲートからソースへ電子を引き抜く。この時、
ソースからバックゲートにバンド間トンネル電流が流れ
る。読み出し時にコントロールゲートへ供給する電圧、
書き込み時にコントロールゲートとドレイン間に供給す
る電圧、消去時にコントロールゲートとソース間に供給
する電圧は昇圧回路により発生する。
いて図面を参照して説明する。図２は、メモリセルの動
作電圧を示している。昇圧回路のレイアウト面積を少な
くするには、セルの動作電圧をなるべく低く抑え、セル
に流れる動作電流を少なくする必要がある。データの読
み出し時は、高速読み出しに十分なセル電流を得るた
め、コントロールゲートに昇圧した電圧５Ｖを供給す
る。データの書き込みはチャネルホットエレクトロンを
ドレイン側からフローティンゲートに注入する。書き込
み時には、コントロールゲートに電圧１０Ｖ、ドレイン
に電圧５Ｖを印加する。これらの電圧は昇圧回路で生成
して供給する。この時、ドレインには大きな電流が流れ
る。データの消去は、Ｆ−Ｎトンネリングによりフロー
ティングゲートからソースへ電子を引き抜く。この時、
ソースからバックゲートにバンド間トンネル電流が流れ
る。読み出し時にコントロールゲートへ供給する電圧、
書き込み時にコントロールゲートとドレイン間に供給す
る電圧、消去時にコントロールゲートとソース間に供給
する電圧は昇圧回路により発生する。
【００１３】図３は、昇圧回路系を概略的に示してい
る。書き込み時、ドレインに供給する電圧、消去時、ソ
ースに供給する電圧、読み出し時にコントロールゲート
へ供給する電圧を１つの昇圧回路から供給することによ
り、昇圧回路の数を３つにすることができ、昇圧回路系
の構成を簡略化できる。
る。書き込み時、ドレインに供給する電圧、消去時、ソ
ースに供給する電圧、読み出し時にコントロールゲート
へ供給する電圧を１つの昇圧回路から供給することによ
り、昇圧回路の数を３つにすることができ、昇圧回路系
の構成を簡略化できる。
【００１４】すなわち、図３に示すように、この発明は
３種類の昇圧回路を有している。中電圧系昇圧回路３１
は、５Ｖ程度の中位の電圧で数ｍＡ〜数十ｍＡの大電流
を供給する。高電圧系昇圧回路３２は、１０Ｖ程度の高
電圧で数百マイクロＡ〜数ｍＡの電流を供給する。負電
圧系昇圧回路３３は、−１０Ｖ程度の負電圧を発生す
る。中電圧系昇圧回路３１は、切り換え回路３４を介し
て、読み出し時にメモリセル３５のコントロールゲー
ト、書き込み時にメモリセル３５のドレイン、消去時に
メモリセル３５のソースに接続される。高電圧系昇圧回
路３２は、切り換え回路３４を介して、書き込み時にメ
モリセル３５のコントロールゲートに接続される。負電
圧系昇圧回路３３は、切り換え回路３４を介して、消去
時にメモリセル３５のコントロールゲートに接続され
る。
３種類の昇圧回路を有している。中電圧系昇圧回路３１
は、５Ｖ程度の中位の電圧で数ｍＡ〜数十ｍＡの大電流
を供給する。高電圧系昇圧回路３２は、１０Ｖ程度の高
電圧で数百マイクロＡ〜数ｍＡの電流を供給する。負電
圧系昇圧回路３３は、−１０Ｖ程度の負電圧を発生す
る。中電圧系昇圧回路３１は、切り換え回路３４を介し
て、読み出し時にメモリセル３５のコントロールゲー
ト、書き込み時にメモリセル３５のドレイン、消去時に
メモリセル３５のソースに接続される。高電圧系昇圧回
路３２は、切り換え回路３４を介して、書き込み時にメ
モリセル３５のコントロールゲートに接続される。負電
圧系昇圧回路３３は、切り換え回路３４を介して、消去
時にメモリセル３５のコントロールゲートに接続され
る。
【００１５】図１は、この発明の第１の実施の形態を示
すものであり、図３に示す昇圧系を具体的に示してい
る。中電圧系昇圧回路３１は、中電圧ＶＰを出力する第
１、第２の出力端Ｖｐ１、Ｖｐ２を有するチャージポン
プ回路３１ａと、第１の出力端Ｖｐ１のレベルを検出す
るレベル検出器３１ｂと、このレベル検出器３１ｂによ
り第１の出力端Ｖｐのレベルの低下が検知された場合発
振し、クロック信号φ１をチャージポンプ回路３１ａに
供給する発振器（ＯＳＣ）３１ｃとにより構成されてい
る。
すものであり、図３に示す昇圧系を具体的に示してい
る。中電圧系昇圧回路３１は、中電圧ＶＰを出力する第
１、第２の出力端Ｖｐ１、Ｖｐ２を有するチャージポン
プ回路３１ａと、第１の出力端Ｖｐ１のレベルを検出す
るレベル検出器３１ｂと、このレベル検出器３１ｂによ
り第１の出力端Ｖｐのレベルの低下が検知された場合発
振し、クロック信号φ１をチャージポンプ回路３１ａに
供給する発振器（ＯＳＣ）３１ｃとにより構成されてい
る。
【００１６】高電圧系昇圧回路３２は、高電圧ＶＨを出
力する出力端ＶＨを有するチャージポンプ回路３２ａ
と、出力端ＶＨのレベルを検出するレベル検出器３２ｂ
と、このレベル検出器３２ｂにより出力端ＶＨのレベル
の低下が検知されるとともに、データ読み出し信号／Ｒ
Ｄ（読み出し時ローレベル）がハイレベルとなった場
合、発振し、クロック信号φ２をチャージポンプ回路３
２ａに供給する発振器（ＯＳＣ）３２ｃとにより構成さ
れている。チャージポンプ回路３２ａの出力端ＶＨは、
中電圧系昇圧回路３１の第２の出力端Ｖｐ２に接続され
ている。
力する出力端ＶＨを有するチャージポンプ回路３２ａ
と、出力端ＶＨのレベルを検出するレベル検出器３２ｂ
と、このレベル検出器３２ｂにより出力端ＶＨのレベル
の低下が検知されるとともに、データ読み出し信号／Ｒ
Ｄ（読み出し時ローレベル）がハイレベルとなった場
合、発振し、クロック信号φ２をチャージポンプ回路３
２ａに供給する発振器（ＯＳＣ）３２ｃとにより構成さ
れている。チャージポンプ回路３２ａの出力端ＶＨは、
中電圧系昇圧回路３１の第２の出力端Ｖｐ２に接続され
ている。
【００１７】図４は、前記チャージポンプ回路３１ａを
示している。このチャージポンプ回路３１ａにおいて、
電源Ｖccと前記第２の出力端Ｖｐ２間にはダイオード接
続された複数のトランジスタ４１ａ〜４１ｄが直列接続
されている。これらトランジスタの各接続ノードにはキ
ャパシタ４１ｅ〜４１ｇの一端が接続されている。キャ
パシタ４１ｇとトランジスタ４１ｄの接続ノードと前記
第１の出力端Ｖｐ１間にはダイオード接続されたトラン
ジスタ４１ｈが接続されている。バッファ回路４１ｉは
前記発振器３１ｃから出力されるクロック信号φ１を各
キャパシタ４１ｅ〜４１ｇの他端に供給する。発振器３
１ｃから供給されるクロック信号φ１がバッファ４１ｉ
を介してキャパシタに供給され、このキャパシタがポン
ピングされて、電荷が転送される。前記トランジスタ４
１ａ〜４１ｄ、４１ｈはしきい値電圧がほぼ０ＶのＩ
（イントリンシック）‐タイプ、ＮチャネルＭＯＳトラ
ンジスタである。
示している。このチャージポンプ回路３１ａにおいて、
電源Ｖccと前記第２の出力端Ｖｐ２間にはダイオード接
続された複数のトランジスタ４１ａ〜４１ｄが直列接続
されている。これらトランジスタの各接続ノードにはキ
ャパシタ４１ｅ〜４１ｇの一端が接続されている。キャ
パシタ４１ｇとトランジスタ４１ｄの接続ノードと前記
第１の出力端Ｖｐ１間にはダイオード接続されたトラン
ジスタ４１ｈが接続されている。バッファ回路４１ｉは
前記発振器３１ｃから出力されるクロック信号φ１を各
キャパシタ４１ｅ〜４１ｇの他端に供給する。発振器３
１ｃから供給されるクロック信号φ１がバッファ４１ｉ
を介してキャパシタに供給され、このキャパシタがポン
ピングされて、電荷が転送される。前記トランジスタ４
１ａ〜４１ｄ、４１ｈはしきい値電圧がほぼ０ＶのＩ
（イントリンシック）‐タイプ、ＮチャネルＭＯＳトラ
ンジスタである。
【００１８】図５は、チャージポンプ回路３２ａを示し
ている。このチャージポンプ回路３２ａにおいて、電源
Ｖccと前記出力端ＶＨ間にはダイオード接続された複数
のトランジスタ５１ａ〜５１ｆが直列接続されている。
これらトランジスタの各接続ノードにはキャパシタ５１
ｇ〜５１ｋの一端が接続されている。バッファ回路５１
ｌは前記発振器３２ｃから出力されるクロック信号φ２
を各キャパシタ５１ｇ〜５１ｋの他端に供給する。発振
器３２ｃから供給されるクロック信号φ２がバッファ５
１ｌを介してキャパシタに供給され、このキャパシタが
ポンピングされて、電荷が転送される。前記トランジス
タ５１ａ〜５１ｆはしきい値電圧がほぼ０ＶのＩ‐タイ
プ、ＮチャネルＭＯＳトランジスタである。
ている。このチャージポンプ回路３２ａにおいて、電源
Ｖccと前記出力端ＶＨ間にはダイオード接続された複数
のトランジスタ５１ａ〜５１ｆが直列接続されている。
これらトランジスタの各接続ノードにはキャパシタ５１
ｇ〜５１ｋの一端が接続されている。バッファ回路５１
ｌは前記発振器３２ｃから出力されるクロック信号φ２
を各キャパシタ５１ｇ〜５１ｋの他端に供給する。発振
器３２ｃから供給されるクロック信号φ２がバッファ５
１ｌを介してキャパシタに供給され、このキャパシタが
ポンピングされて、電荷が転送される。前記トランジス
タ５１ａ〜５１ｆはしきい値電圧がほぼ０ＶのＩ‐タイ
プ、ＮチャネルＭＯＳトランジスタである。
【００１９】図６は、図１に示す中電圧系昇圧回路３
１、高電圧系昇圧回路３２に接続され、中電圧ＶＰ、高
電圧ＶＨからワード線の電圧ＶＳＷ、書き込み時のドレ
イン電圧、消去時のソース電圧を制御する電圧ＶＳＷＢ
Ｓを生成する回路を示している。
１、高電圧系昇圧回路３２に接続され、中電圧ＶＰ、高
電圧ＶＨからワード線の電圧ＶＳＷ、書き込み時のドレ
イン電圧、消去時のソース電圧を制御する電圧ＶＳＷＢ
Ｓを生成する回路を示している。
【００２０】中電圧系昇圧回路３１の第１、第２の出力
端Ｖｐ１、Ｖｐ２（ＶＨ）の相互間には、Ｐチャネルト
ランジスタ６１が接続されている。このＰチャネルトラ
ンジスタ６１のゲートにはレベルシフタ６２を介して、
データ読み出し信号／ＲＤが供給されている。レベルシ
フタ６２は入力信号を高電圧ＶＨレベルに変換する。第
１の出力端Ｖｐ１は、読み出し時にワード線の電圧を生
成する中間電圧発生回路６３に接続され、第２の出力端
Ｖｐ２は、Ｐチャネルトランジスタ６５を介して、書き
込み時にワード線の電圧を生成する中間電圧発生回路６
４に接続されている。Ｐチャネルトランジスタ６５のバ
ックゲートは第２の出力端Ｖｐ２（高電圧ＶＨ）に接続
され、ゲートは第１の出力端Ｖｐ１に接続されている。
中間電圧発生回路６３、６４の出力端はＰチャネルトラ
ンジスタ６６、６７のソースに接続されている。トラン
ジスタ６６のゲートにはレベルシフタ６８を介して、デ
ータ読み出し信号／ＲＤが供給され、トランジスタ６７
のゲートにはインバータ６９で反転されたレベルシフタ
６８の出力信号が供給される。レベルシフタ６８は入力
信号を高電圧ＶＨレベルに変換する。トランジスタ６
６、６７のドレインは互いに接続され、ここからワード
線の電圧ＶＳＷが出力される。Ｐチャネルトランジスタ
６６、６７のバックゲートは高電圧ＶＨに接続されてい
る。前記Ｐチャネルトランジスタ６５と中間電圧発生回
路６４の接続点（高電圧ＶＨ’）には、書き込み時のド
レイン電圧、消去時のソース電圧を制御する電圧ＶＳＷ
ＢＳを生成する中間電圧発生回路７０が接続されてい
る。
端Ｖｐ１、Ｖｐ２（ＶＨ）の相互間には、Ｐチャネルト
ランジスタ６１が接続されている。このＰチャネルトラ
ンジスタ６１のゲートにはレベルシフタ６２を介して、
データ読み出し信号／ＲＤが供給されている。レベルシ
フタ６２は入力信号を高電圧ＶＨレベルに変換する。第
１の出力端Ｖｐ１は、読み出し時にワード線の電圧を生
成する中間電圧発生回路６３に接続され、第２の出力端
Ｖｐ２は、Ｐチャネルトランジスタ６５を介して、書き
込み時にワード線の電圧を生成する中間電圧発生回路６
４に接続されている。Ｐチャネルトランジスタ６５のバ
ックゲートは第２の出力端Ｖｐ２（高電圧ＶＨ）に接続
され、ゲートは第１の出力端Ｖｐ１に接続されている。
中間電圧発生回路６３、６４の出力端はＰチャネルトラ
ンジスタ６６、６７のソースに接続されている。トラン
ジスタ６６のゲートにはレベルシフタ６８を介して、デ
ータ読み出し信号／ＲＤが供給され、トランジスタ６７
のゲートにはインバータ６９で反転されたレベルシフタ
６８の出力信号が供給される。レベルシフタ６８は入力
信号を高電圧ＶＨレベルに変換する。トランジスタ６
６、６７のドレインは互いに接続され、ここからワード
線の電圧ＶＳＷが出力される。Ｐチャネルトランジスタ
６６、６７のバックゲートは高電圧ＶＨに接続されてい
る。前記Ｐチャネルトランジスタ６５と中間電圧発生回
路６４の接続点（高電圧ＶＨ’）には、書き込み時のド
レイン電圧、消去時のソース電圧を制御する電圧ＶＳＷ
ＢＳを生成する中間電圧発生回路７０が接続されてい
る。
【００２１】図１、図６において、高電圧系昇圧回路３
２の出力端ＶＨは、中電圧系昇圧回路３１の第２の出力
端Ｖｐ２に接続されており、高電圧系昇圧回路３２がデ
ータの読み出し時に止まっていても出力端ＶＨには、中
電圧系昇圧回路３１の第２の出力端Ｖｐ２の電位に保持
されている。したがって、高電圧系昇圧回路３２は停止
している場合においても出力電位が不定となることがな
い。
２の出力端ＶＨは、中電圧系昇圧回路３１の第２の出力
端Ｖｐ２に接続されており、高電圧系昇圧回路３２がデ
ータの読み出し時に止まっていても出力端ＶＨには、中
電圧系昇圧回路３１の第２の出力端Ｖｐ２の電位に保持
されている。したがって、高電圧系昇圧回路３２は停止
している場合においても出力電位が不定となることがな
い。
【００２２】データの読み出し時、あるいはスタンドバ
イ状態のとき、信号／ＲＤはローレベルとなり高電圧系
昇圧回路３２は動作しない。この時、第１、第２の出力
端Ｖｐ１、Ｖｐ２（ＶＨ）の相互間にあるＰチャネルト
ランジスタ６１はオンとなり、電圧はＶＰ＝ＶＨとな
る。読み出し時やスタンドバイ以外のとき、高電圧系昇
圧回路３２は動作し、Ｐチャネルトランジスタ６１はオ
フする。このとき、電圧はＶＰ＜ＶＨとなる。第１、第
２の出力端Ｖｐ１，Ｖｐ２の電位を上記のように制御す
るトランスファーゲートは、デプレーション型のトラン
ジスタを用いれば容易に実現できるが、製造工程が増大
する。そこで、この発明では、上記構成としている。
イ状態のとき、信号／ＲＤはローレベルとなり高電圧系
昇圧回路３２は動作しない。この時、第１、第２の出力
端Ｖｐ１、Ｖｐ２（ＶＨ）の相互間にあるＰチャネルト
ランジスタ６１はオンとなり、電圧はＶＰ＝ＶＨとな
る。読み出し時やスタンドバイ以外のとき、高電圧系昇
圧回路３２は動作し、Ｐチャネルトランジスタ６１はオ
フする。このとき、電圧はＶＰ＜ＶＨとなる。第１、第
２の出力端Ｖｐ１，Ｖｐ２の電位を上記のように制御す
るトランスファーゲートは、デプレーション型のトラン
ジスタを用いれば容易に実現できるが、製造工程が増大
する。そこで、この発明では、上記構成としている。
【００２３】図６に示す回路において、データの読み出
し時、Ｐチャネルトランジスタ６６がオン、Ｐチャネル
トランジスタ６７がオフとなり、中間電圧発生回路６３
は電圧ＶＰを降圧してワード線の電圧ＶＳＷを生成し、
書き込みやべリファイ時、Ｐチャネルトランジスタ６７
がオン、Ｐチャネルトランジスタ６６がオフとなり、中
間電圧発生回路６４は電圧ＶＨを降圧してワード線の電
圧ＶＳＷを生成する。Ｐチャネルトランジスタ６１のバ
ックゲートバイアスは電圧ＶＨであるため、電圧ＶＨは
電圧ＶＰより常に高くなければならない。しかし、信号
／ＲＤがローレベルの状態で、電圧ＶＳＷを低い状態、
例えばイレーズベリファイの電圧３．５Ｖから立ち上げ
ようとした場合、電圧ＶＳＷにはワード線の大きな寄生
容量があるため電圧ＶＨは、３．５Ｖ程度に下がってし
まう。トランジスタ６５はこれを防止している。すなわ
ち、このトランジスタ６５は電圧ＶＨが電圧ＶＰとＰチ
ャネルトランジスタのしきい値電圧をたした電圧までし
か下がらないようにしている。
し時、Ｐチャネルトランジスタ６６がオン、Ｐチャネル
トランジスタ６７がオフとなり、中間電圧発生回路６３
は電圧ＶＰを降圧してワード線の電圧ＶＳＷを生成し、
書き込みやべリファイ時、Ｐチャネルトランジスタ６７
がオン、Ｐチャネルトランジスタ６６がオフとなり、中
間電圧発生回路６４は電圧ＶＨを降圧してワード線の電
圧ＶＳＷを生成する。Ｐチャネルトランジスタ６１のバ
ックゲートバイアスは電圧ＶＨであるため、電圧ＶＨは
電圧ＶＰより常に高くなければならない。しかし、信号
／ＲＤがローレベルの状態で、電圧ＶＳＷを低い状態、
例えばイレーズベリファイの電圧３．５Ｖから立ち上げ
ようとした場合、電圧ＶＳＷにはワード線の大きな寄生
容量があるため電圧ＶＨは、３．５Ｖ程度に下がってし
まう。トランジスタ６５はこれを防止している。すなわ
ち、このトランジスタ６５は電圧ＶＨが電圧ＶＰとＰチ
ャネルトランジスタのしきい値電圧をたした電圧までし
か下がらないようにしている。
【００２４】図７は、電圧ＶＳＷを生成する中間電圧発
生回路６３、６４の一例を示し、図８は、電圧ＶＳＷＢ
Ｓを生成する中間電圧発生回路７０の一例を示してい
る。これら中間電圧発生回路は、特願平８−１６２７５
３号に記載された回路であり、この回路に限定されな
い。図７に示す回路は、ＶＰ又はＶＨ’が供給されるＰ
チャネルトランジスタＴＰ２１，ＴＰ２０，ＴＰ１と、
基準電圧ＶＲＥＦと出力検出電圧ＶＢとを比較する比較
器７１、７２と、これら比較器７１、７２の出力に応じ
て前記ＰチャネルトランジスタＴＰ２１，ＴＰ２０，Ｔ
Ｐ１を制御するＮチャネルトランジスタＴＮ２０、ＴＮ
６、ＴＮ２１、ＴＮ２２と、出力電圧を制御するＰチャ
ネルトランジスタＳ１、Ｓ２〜Ｓｎと直列接続された複
数の抵抗ｒ１、ｒ２〜ｒｎとからなる抵抗分割回路４０
と前記出力検出電圧ＶＢを生成する抵抗Ｒ１、Ｒ２と、
出力安定用のキャパシタＣ１とにより構成されている。
この回路は、複数のＰチャネルトランジスタＳ１〜Ｓｎ
により、抵抗分割回路４０を制御して必要な電圧ＶＳＢ
を生成している。
生回路６３、６４の一例を示し、図８は、電圧ＶＳＷＢ
Ｓを生成する中間電圧発生回路７０の一例を示してい
る。これら中間電圧発生回路は、特願平８−１６２７５
３号に記載された回路であり、この回路に限定されな
い。図７に示す回路は、ＶＰ又はＶＨ’が供給されるＰ
チャネルトランジスタＴＰ２１，ＴＰ２０，ＴＰ１と、
基準電圧ＶＲＥＦと出力検出電圧ＶＢとを比較する比較
器７１、７２と、これら比較器７１、７２の出力に応じ
て前記ＰチャネルトランジスタＴＰ２１，ＴＰ２０，Ｔ
Ｐ１を制御するＮチャネルトランジスタＴＮ２０、ＴＮ
６、ＴＮ２１、ＴＮ２２と、出力電圧を制御するＰチャ
ネルトランジスタＳ１、Ｓ２〜Ｓｎと直列接続された複
数の抵抗ｒ１、ｒ２〜ｒｎとからなる抵抗分割回路４０
と前記出力検出電圧ＶＢを生成する抵抗Ｒ１、Ｒ２と、
出力安定用のキャパシタＣ１とにより構成されている。
この回路は、複数のＰチャネルトランジスタＳ１〜Ｓｎ
により、抵抗分割回路４０を制御して必要な電圧ＶＳＢ
を生成している。
【００２５】これに対して、図８は、Ｐチャネルトラン
ジスタＳ１のソースと出力端の間にドレインとゲートが
接続されたＮチャネルトランジスタ８１を接続してい
る。この構成は後述する図９において、ソースフォロワ
トランジスタのしきい値電圧をキャンセルする。図８に
おいて、図７と同一部分には同一符号を付している。
ジスタＳ１のソースと出力端の間にドレインとゲートが
接続されたＮチャネルトランジスタ８１を接続してい
る。この構成は後述する図９において、ソースフォロワ
トランジスタのしきい値電圧をキャンセルする。図８に
おいて、図７と同一部分には同一符号を付している。
【００２６】図９は、図６乃至図８に示す回路で生成さ
れた電圧を使用した半導体記憶装置の概略構成を示して
いる。書き込み制御信号Ｐrog はレベルシフタ９１、イ
ンバータ回路９２、９３を介してカラムセレクタとして
のＮチャネルトランジスタ９４のゲートに供給される。
レベルシフタ９１、インバータ回路９２、９３には中間
電圧発生回路７０の出力電圧ＶＳＷＢＳが供給され、Ｎ
チャネルトランジスタ９４のゲートには、ＶＳＷＢＳレ
ベルの信号が供給される。このトランジスタ９４のドレ
インには電圧ＶＰが供給され、ソースはメモリセル９６
のドレインに接続されている。このメモリセル９６のコ
ントロールゲート（ワード線）はローデコーダ９５に接
続されている。このローデコーダ９５には中間電圧発生
回路６３、６４の出力電圧ＶＳＷが供給されている。コ
ントロールゲートはＶＳＷレベルの信号により制御され
る。
れた電圧を使用した半導体記憶装置の概略構成を示して
いる。書き込み制御信号Ｐrog はレベルシフタ９１、イ
ンバータ回路９２、９３を介してカラムセレクタとして
のＮチャネルトランジスタ９４のゲートに供給される。
レベルシフタ９１、インバータ回路９２、９３には中間
電圧発生回路７０の出力電圧ＶＳＷＢＳが供給され、Ｎ
チャネルトランジスタ９４のゲートには、ＶＳＷＢＳレ
ベルの信号が供給される。このトランジスタ９４のドレ
インには電圧ＶＰが供給され、ソースはメモリセル９６
のドレインに接続されている。このメモリセル９６のコ
ントロールゲート（ワード線）はローデコーダ９５に接
続されている。このローデコーダ９５には中間電圧発生
回路６３、６４の出力電圧ＶＳＷが供給されている。コ
ントロールゲートはＶＳＷレベルの信号により制御され
る。
【００２７】消去信号Ｅrsはレベルシフタ９７、インバ
ータ回路９８、９９を介してＮチャネルトランジスタ１
００のゲートに供給される。レベルシフタ９７、インバ
ータ回路９８、９９には中間電圧発生回路７０の出力電
圧ＶＳＷＢＳが供給され、Ｎチャネルトランジスタ１０
０のゲートには、ＶＳＷＢＳレベルの信号が供給され
る。このトランジスタ１００のドレインには電圧ＶＰが
供給され、ソースはメモリセル９６のソースに接続され
るとともに、Ｎチャネルトランジスタ１０１を介して接
地される。このトランジスタ１０１のゲートにはインバ
ータ回路１０２を介して消去信号Ｅrsが供給される。
ータ回路９８、９９を介してＮチャネルトランジスタ１
００のゲートに供給される。レベルシフタ９７、インバ
ータ回路９８、９９には中間電圧発生回路７０の出力電
圧ＶＳＷＢＳが供給され、Ｎチャネルトランジスタ１０
０のゲートには、ＶＳＷＢＳレベルの信号が供給され
る。このトランジスタ１００のドレインには電圧ＶＰが
供給され、ソースはメモリセル９６のソースに接続され
るとともに、Ｎチャネルトランジスタ１０１を介して接
地される。このトランジスタ１０１のゲートにはインバ
ータ回路１０２を介して消去信号Ｅrsが供給される。
【００２８】上記のように、メモリセル９６における書
き込み時のドレイン電流と、消去時のソース電流は、ド
レインに電圧ＶＰが供給され、ゲートに所定の電圧より
しきい値電圧分高いＶＳＷＢＳレベルの信号が供給され
るソースフォロワのＮチャネルトランジスタ９４、１０
１により制御されている。このような構成とすることに
より、しきい値落ちすることなく所定の電圧、ここでは
Ｖｐを供給できる。
き込み時のドレイン電流と、消去時のソース電流は、ド
レインに電圧ＶＰが供給され、ゲートに所定の電圧より
しきい値電圧分高いＶＳＷＢＳレベルの信号が供給され
るソースフォロワのＮチャネルトランジスタ９４、１０
１により制御されている。このような構成とすることに
より、しきい値落ちすることなく所定の電圧、ここでは
Ｖｐを供給できる。
【００２９】また、Ｎチャネルトランジスタ９４、１０
１のドレイン電圧ＶＰは、段数が少なく、電流容量が大
きいチャージポンプ回路で構成された中電圧系昇圧回路
３１の出力電圧であるため、大電流を流すことができ
る。一方、Ｎチャネルトランジスタ９４、１０１のゲー
トには直流電流が流れないため、段数が多く、電流容量
が小さいチャージポンプ回路で構成された高電圧系昇圧
回路３２の出力電圧で駆動できる。この構成によれば、
トランジスタの動作に必要な電圧を最適な昇圧回路から
供給できる。尚、Ｎチャネルトランジスタ９４、１０１
のドレインは、電圧Ｖｐを変換して電位を調整した電圧
を供給してもよい。
１のドレイン電圧ＶＰは、段数が少なく、電流容量が大
きいチャージポンプ回路で構成された中電圧系昇圧回路
３１の出力電圧であるため、大電流を流すことができ
る。一方、Ｎチャネルトランジスタ９４、１０１のゲー
トには直流電流が流れないため、段数が多く、電流容量
が小さいチャージポンプ回路で構成された高電圧系昇圧
回路３２の出力電圧で駆動できる。この構成によれば、
トランジスタの動作に必要な電圧を最適な昇圧回路から
供給できる。尚、Ｎチャネルトランジスタ９４、１０１
のドレインは、電圧Ｖｐを変換して電位を調整した電圧
を供給してもよい。
【００３０】図１０は、図６の変形例を示すものであ
り、図６と同一部分には同一符号を付す。この例では、
Ｐチャネルトランジスタ６１に代えて、しきい値電圧が
ほぼ０ＶのＩ−タイプ、ＮチャネルＭＯＳトランジスタ
１１０を用い、Ｐチャネルトランジスタ６５のゲートを
中間電圧発生回路６３の出力端とＰチャネルトランジス
タ６６のソースとの接続ノードに接続している。尚、こ
こで、中間電圧発生回路６４の出力端にバックゲートが
電圧ＶＨに接続されたＰチャネルトランジスタ６７を接
続しているため、電圧ＶＨが中間電圧発生回路６３の出
力端の電圧ＶＤより低下した場合、ソースと基板間がフ
ォワードバイアスされることとなる。すなわち、電圧Ｖ
Ｈは中間電圧発生回路６３の出力端の電圧ＶＤより低下
してはならない。したがって、この例でも、Ｐチャネル
トランジスタ６５を設けることで、電圧ＶＨの低下を防
止し、トランジスタ６６を保護している。
り、図６と同一部分には同一符号を付す。この例では、
Ｐチャネルトランジスタ６１に代えて、しきい値電圧が
ほぼ０ＶのＩ−タイプ、ＮチャネルＭＯＳトランジスタ
１１０を用い、Ｐチャネルトランジスタ６５のゲートを
中間電圧発生回路６３の出力端とＰチャネルトランジス
タ６６のソースとの接続ノードに接続している。尚、こ
こで、中間電圧発生回路６４の出力端にバックゲートが
電圧ＶＨに接続されたＰチャネルトランジスタ６７を接
続しているため、電圧ＶＨが中間電圧発生回路６３の出
力端の電圧ＶＤより低下した場合、ソースと基板間がフ
ォワードバイアスされることとなる。すなわち、電圧Ｖ
Ｈは中間電圧発生回路６３の出力端の電圧ＶＤより低下
してはならない。したがって、この例でも、Ｐチャネル
トランジスタ６５を設けることで、電圧ＶＨの低下を防
止し、トランジスタ６６を保護している。
【００３１】
【発明の効果】以上、詳述したようにこの発明によれ
ば、デプレーション型トランジスタを使用することな
く、発生された電圧を必要とする部分に切り換えて供給
でき、チップコストの高騰を抑えることが可能な半導体
記憶装置を提供できる。
ば、デプレーション型トランジスタを使用することな
く、発生された電圧を必要とする部分に切り換えて供給
でき、チップコストの高騰を抑えることが可能な半導体
記憶装置を提供できる。
【図１】この発明の第１の実施の形態を示す構成図。
【図２】この発明の動作電圧を説明するために示す図。
【図３】この発明の概略構成を説明するために示す構成
図。
図。
【図４】図１の一部の構成を示す回路図。
【図５】図１の一部の構成を示す回路図。
【図６】図１に接続される中間電圧発生回路を示す回路
図。
図。
【図７】図６に示す中間電圧発生回路の一例を示す回路
図。
図。
【図８】図６に示す中間電圧発生回路の一例を示す回路
図。
図。
【図９】図６乃至図８に示す回路で生成された電圧を使
用したこの発明の半導体記憶装置の概略を示す構成図。
用したこの発明の半導体記憶装置の概略を示す構成図。
【図１０】図６に示す回路の変形例を示す回路図。
３１…中電圧系昇圧回路、 ３２…高電圧系昇圧回路、 ３３…負電圧系昇圧回路、 ３１ａ，３２ａ…第１、第２のチャージポンプ回路、 Ｖｐ１、Ｖｐ２…第１、第２の出力端、 ６１、６５、６６、６７…Ｐチャネルトランジスタ、 ６３、６４、７０…中間電圧発生回路。
Claims (16)
- 【請求項１】 第１、第２の出力端を有し、電源電圧を
昇圧した第１の電圧を前記第１、第２の出力端から出力
する第１の昇圧回路と、 出力端が前記第１の昇圧回路の第２の出力端に接続さ
れ、前記電源電圧を昇圧し前記第１の電圧より高い第２
の電圧を出力する第２の昇圧回路とを具備し、 前記第２の昇圧回路は、昇圧動作を停止している場合に
おいても、前記出力端に前記第１の昇圧回路から第１の
電圧が供給されていることを特徴とする半導体記憶装
置。 - 【請求項２】 前記第１の昇圧回路の第１、第２の出力
端相互間に接続され、前記第２の昇圧回路が昇圧動作を
停止している場合、前記第１、第２の出力端を同電位と
するスイッチ手段を具備することを特徴とする請求項１
記載の半導体記憶装置。 - 【請求項３】 前記スイッチ手段は、ソースとバックゲ
ートが前記第２の出力端に接続され、ドレインが前記第
１の出力端に接続されたＰチャネルトランジスタである
ことを特徴とする請求項２記載の半導体記憶装置。 - 【請求項４】 前記スイッチ手段は、Ｎチャネルトラン
ジスタであることを特徴とする請求項２記載の半導体記
憶装置。 - 【請求項５】 前記スイッチ手段は、Ｉ−タイプトラン
ジスタであることを特徴とする請求項４記載の半導体記
憶装置。 - 【請求項６】 前記第１の出力端に接続され、前記第１
の電圧を降圧して第１の内部電圧を生成する第１の降圧
回路と、 前記第２の出力端に接続され、前記第２の電圧を降圧し
て第２の内部電圧を生成する第２の降圧回路と、 前記第１、第２の降圧回路の出力端に接続され、前記第
２の内部電圧の信号レベルで動作されて前記第１、第２
の降圧回路から出力される第１、第２の電圧を切り換え
出力する切り換え回路とを具備することを特徴とする請
求項１記載の半導体記憶装置。 - 【請求項７】 前記切り換え回路は、ＰチャネルＭＯＳ
トランジスタにより構成されていることを特徴とする請
求項６記載の半導体記憶装置。 - 【請求項８】 前記切り換え回路から出力される電圧
は、メモリセルのワード線電圧であることを特徴とする
請求項６記載の半導体記憶装置。 - 【請求項９】 前記第２の出力端にソース及びバックゲ
ートが接続され、ドレインが前記第２の降圧回路に接続
され、ゲートが前記第１の出力端に接続されたＰチャネ
ルトランジスタを具備することを特徴とする請求項６記
載の半導体記憶装置。 - 【請求項１０】 前記第２の出力端にソース及びバック
ゲートが接続され、ドレインが前記第２の降圧回路に接
続され、ゲートが前記第１の降圧回路の出力端に接続さ
れたＰチャネルトランジスタを具備することを特徴とす
る請求項６記載の半導体記憶装置。 - 【請求項１１】 電源電圧を昇圧した昇圧電圧を出力す
る第１の昇圧回路と、 前記電源電圧を昇圧し前記第１の昇圧回路より高い昇圧
電圧を出力する第２の昇圧回路と、 前記第２の昇圧回路から出力される昇圧電圧を降圧して
降圧電圧を生成する降圧回路と、 電流通路の一端に前記第１の昇圧回路から電圧が供給さ
れ、電流通路の他端がメモリセルの電流通路の一端に接
続されるトランジスタと、 データの書き込み時に、信号レベルを前記降圧回路から
出力される降圧電圧に応じたレベルに変換して前記トラ
ンジスタのゲートに供給する制御回路とを具備すること
を特徴とする半導体記憶装置。 - 【請求項１２】 電源電圧を昇圧した昇圧電圧を出力す
る第１の昇圧回路と、 前記電源電圧を昇圧し前記第１の昇圧回路より高い昇圧
電圧を出力する第２の昇圧回路と、 前記第２の昇圧回路から出力される昇圧電圧を降圧して
降圧電圧を生成する降圧回路と、 電流通路の一端に前記第１の昇圧回路から電圧が供給さ
れ、電流通路の他端がメモリセルの電流通路の一端に接
続されるトランジスタと、 データの消去時に、信号レベルを前記降圧回路から出力
される降圧電圧に応じたレベルに変換して前記トランジ
スタのゲートに供給する制御回路とを具備することを特
徴とする半導体記憶装置。 - 【請求項１３】 電源電圧を昇圧した昇圧電圧を出力す
る第１の昇圧回路と、 前記電源電圧を昇圧し前記第１の昇圧回路より高い昇圧
電圧を出力する第２の昇圧回路と、 前記第２の昇圧回路から出力される昇圧電圧を降圧して
降圧電圧を生成する降圧回路と、 電流通路の一端に前記第１の昇圧回路から電圧が供給さ
れ、電流通路の他端がメモリセルの電流通路の一端に接
続される第１のトランジスタと、 データの書き込み時に、信号レベルを前記降圧回路から
出力される降圧電圧に応じたレベルに変換して前記第１
のトランジスタのゲートに供給する第１の制御回路と、 電流通路の一端に前記第１の昇圧回路から電圧が供給さ
れ、電流通路の他端が前記メモリセルの電流通路の他端
に接続される第２のトランジスタと、 データの消去時に、信号レベルを前記降圧回路から出力
される降圧電圧に応じたレベルに変換して前記第２のト
ランジスタのゲートに供給する第２の制御回路とを具備
することを特徴とする半導体記憶装置。 - 【請求項１４】 前記トランジスタ、第１、第２のトラ
ンジスタは、ソースフォロワとされたＮチャネルトラン
ジスタからなることを特徴とする請求項１１、１２、１
３の何れかに記載の半導体記憶装置。 - 【請求項１５】前記第２の昇圧回路から出力される昇圧
電圧から書き込み電圧を生成し、書き込み時に前記メモ
リセルのコントロールゲートに前記書き込み電圧を供給
する制御回路を具備することを特徴とする請求項１１、
１２、１３の何れかに記載の半導体記憶装置。 - 【請求項１６】前記電源電圧から負電圧を生成し、消去
時に前記メモリセルのコントロールゲートに前記負電圧
を供給する第３の昇圧回路を具備することを特徴とする
請求項１１、１２、１３の何れかに記載の半導体記憶装
置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4417597A JP3600396B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体記憶装置 |
| TW087102516A TW423162B (en) | 1997-02-27 | 1998-02-23 | Power voltage supplying circuit and semiconductor memory including the same |
| US09/030,914 US6128242A (en) | 1997-02-27 | 1998-02-26 | Power supply circuit and semiconductor memory device having the same |
| KR10-1998-0006444A KR100492213B1 (ko) | 1997-02-27 | 1998-02-27 | 전원회로및그전원회로를구비한반도체기억장치 |
| US09/640,370 US6356499B1 (en) | 1997-02-27 | 2000-08-17 | Power supply circuit and semiconductor memory device having the same |
| US09/983,258 US6498761B2 (en) | 1997-02-27 | 2001-10-23 | Power supply circuit and semiconductor memory device having the same |
| KR1020030012991A KR100427739B1 (ko) | 1997-02-27 | 2003-03-03 | 전원 회로 및 그 전원 회로를 구비한 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4417597A JP3600396B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10241387A true JPH10241387A (ja) | 1998-09-11 |
| JP3600396B2 JP3600396B2 (ja) | 2004-12-15 |
Family
ID=12684254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4417597A Expired - Lifetime JP3600396B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001338493A (ja) * | 2000-05-25 | 2001-12-07 | Toshiba Corp | 半導体装置 |
| JP2011511392A (ja) * | 2008-01-31 | 2011-04-07 | モーセッド・テクノロジーズ・インコーポレイテッド | フラッシュメモリデバイスでの電力供給及びシステム |
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1997
- 1997-02-27 JP JP4417597A patent/JP3600396B2/ja not_active Expired - Lifetime
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| JP2001338493A (ja) * | 2000-05-25 | 2001-12-07 | Toshiba Corp | 半導体装置 |
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| JP3600396B2 (ja) | 2004-12-15 |
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