JP3655176B2 - メモリポーズ装置及びメモリポーズ方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体回路のテストに関し、特にその内部のメモリにポーズ検査を行なうメモリポーズテストに関する。
【0002】
【従来の技術】
図1に、従来の半導体装置でのポーズテストのための回路を示す。本図において、100は、メモリポーズテストを行なう回路の全体図である。2は内部回路であり、21は、この内部回路に付設された第1のメモリであり、22は、同じく第2のメモリである。101は、第1の入力端子であり、S101はその入力信号である。102は、第2の入力端子であり、S102はその入力信号である。103は、第3の入力端子であり、S103はその第3の入力信号である。104は、セレクタ選択信号の入力端子であり、S104はそのセレクト信号である。
【0003】
S211は、内部回路2から出力する第1のアドレス信号である。S212は、内部回路から出力する第1の入力データ(信号)である。S213は、内部回路から出力されて第1のメモリ21のリード/ライト(R/W)を制御する第1の制御信号である。S201は、内部回路から出力される第1の出力信号である。
【0004】
S221は、内部回路2から出力する第2のアドレス信号である。S222は、内部回路から出力する第2の入力データ信号である。S223は、内部回路から出力して第2のメモリ22のリード/ライトを制御する第2の制御信号である。S202は、内部回路から出力される第2の出力信号である。
【0005】
31は、第1の入力信号S101と第1のアドレス信号S211をセレクト信号S104によって選択する入力(上流)側の第1のセレクタである。S311は、このセレクタ31から出力されるアドレス信号である。32は、第2の入力信号S102と第1の入力データ信号S212をセレクト信号S104によって選択する入力側の第2のセレクタである。S321は、このセレクタ32から出力される入力データである。33は、第3の入力信号S103と第1のメモリ21のリード/ライトを制御する第1の制御信号S213をセレクト信号S104によって選択する入力側の第3のセレクタである。S331は、このセレクタ33から出力されるリード/ライト信号である。
【0006】
S210は、第1のメモリ21の出力データである。41は、第1のメモリの出力データS210と内部回路2から出力される第1の出力信号S201をセレクタ信号S104によって選択する出力(後流、下流)側の第1のセレクタである。S411は、このセレクタ41からの出力信号である。111は、この出力信号を出力する第1の出力端子である。
【0007】
34は、第1の入力信号S101と第2のアドレス信号S221をセレクト信号S104によって選択する入力側の第4のセレクタである。S341は、このセレクタから出力されるアドレス信号である。35は、第2の入力信号S102と第2の入力データ信号S222をセレクト信号S104によって選択する入力側の第5のセレクタである。S351は、このセレクタ35から出力される入力データ信号である。36は、第3の入力信号S103とメモリのリード/ライトを制御する第2の制御信号S223をセレクト信号S104によって選択する入力側の第6のセレクタである。S361は、このセレクタ36から出力されるリード/ライト信号である。
【0008】
S222は、第2のメモリ22の出力データである。42は、第2のメモリの出力データS220と内部回路2から出力される第2の出力信号S202をセレクタ信号S104によって選択する出力側の第2のセレクタである。S421は、このセレクタ42からの出力信号である。112は、第2の出力端子である。
【0009】
次に、このメモリポーズ回路のポーズ検査の様子を説明する。
【0010】
先ず、2つのメモリ21、22に直接アクセスを行なう為、セレクタ端子104より制御信号を入力して、第1のメモリ21のアドレス、入力データ及びリード/ライト、第2のメモリ22のアドレス、入力データ及びリード/ライトに各々第1の入力端子、第2の入力端子及び第3の入力端子から入力を行ない第1のメモリ及び第2のメモリに書き込みを行なう。次に、全アドレスに書き込み終了後、一定のポーズ時間をとる。最後に、第1の入力端子111、第2の入力端子112及び第3の入力端子113から入力を行なって、第1の出力端子111及び第2の出力端子112に第1のメモリと第2のメモリの記憶するデータの出力を行なわせる。その後、この出力されたデータを検査して書き込んだ情報が正しく保持されているか否かを調べる。
【0011】
【発明が解決しようとする課題】
しかしながら、このような方法では、複数のメモリに同時にアクセスを行なったり、実際の動作ではありえない状態となったりする為、メモリを含んだLSI全体に流れる電流が大きくなりグランドレベルの上昇または電源レベルの低下をおこす危険性がある。ひいては、メモリの検査が不安定になり、安定した検査が困難となりかねない。このため、メモリポーズテストが安定して行なえる技術の開発が望まれていた。
【0012】
【課題を解決するための手段】
本発明は、以上の課題を解決するために、なされたものであり、各メモリブロックが外部からの所定の信号で内部へのデータの入力の可否を制御可能とされており、この基で共通の入力端子からメモリポーズテスト用のデータの入力がさなれるようになっている。またこれに併せて、各メモリブロックは上流側や下流側へ外部からの信号により制御されるセレクタを有している。更に、一層の効率を図るため、下流側には排他的論理和回路、論理和回路等をも有している。具体的には、以下のようにしている。
【0013】
第1の態様の半導体装置では、複数のメモリブロックは、それぞれがイネーブル状態とディセーブル状態とを選択できるものとしている。更に、それら複数のメモリブロックは、少くともその一部は、他のものと別個独立にイネーブル状態とディセーブル状態とを採りうる。
【0014】
このため、メモリポーズテストのためのデータを一部のメモリブロックに同時にあるいは1個1個のメモリブロックに入力することが可能となっている。これにより、メモリポーズテストの対象となる各メモリブロックあるいは所定個数のメモリブロック群へ、順に所定のテスト用データが入力されていく。
【0015】
その結果、メモリブロックへのデータ書き込み、ポーズ、データ読み出しの一連の動作を行うポーズ検査において、メモリブロックに流れる電流が所定の電流量以下となる。
【0016】
ひいては、メモリポーズ検査において、半導体装置等に一度に流れる電流を所定値以下にすることが可能となり、グランドレベルの上昇または電源レベルの低下が無くなり、安定した検査を行なうことが可能となる。
【0017】
第2の態様の発明においては、各メモリブロックは、内部回路とのデータのやり取りをなす入出力部を有しているが、この入出力部にセレクタを設け、該セレクタの信号の選択を外部より制御してメモリポーズテストを行なう。ところで、この入力(上流)側と出力(下流)側のセレクタは共に外部の共通端子からの選択指示信号により選択を行なう。次に、各メモリブロックの保持するデータに出力(あるいは読み出し)は、所定の出力指示信号(含む、読み出し手段に対する読み出し指示信号)によりなされる。このため、結果的に、複数のメモリブロックのうち、少なくとも2つのメモリブロックのポーズを並列に行うことが可能となる。
【0018】
ひいては、データ書き込み、ポーズ、ポーズ検査という一連の動作を各メモリブロック毎に繰り返す場合に比べ、ポーズの時間を重ね合わせることにより、検査時間を短縮することができる。
【0019】
第3の態様の発明においては、メモリ状態指示信号入力手段は、該信号を遅延させるデータフリップフロップを備え、それぞれが遅延による位相差を有する複数の制御信号によって複数のメモリブロックのイネーブルとディセーブルとの制御を行う。
【0020】
これにより、1ビットのテスト端子でも複数のメモリの検査を行なうことが出来、この為テスト用端子を少なくすることができる。
【0021】
第4の態様の発明においては、ポーズテスト用のデータの入力端子を共有する各メモリブロックの少くとも一部は、上流側セレクタの制御信号入力手段若しくはこれに加えてのメモリ状態指示信号入力手段を共有している。
【0022】
これにより、複数のメモリへ同時に同一のテスト用データを書き込み可能(しかも信号入力端子は少なくて済み)、この一方で、グランドレベルの上昇、電源レベルのディジタル回路の防止が図られる。
【0023】
第5の態様の発明においては、ハード的に実質同一(ここに、「ハード的に実質同一」とは、ハード的に同一の場合と被テスト対象として同一の機能を有している場合を言う。具体的には、アドレスの長さ/データビットが異なっていても、全てのメモリが包含出来る場合等である。そしてこの事は、他の請求項でも同じである。)のメモリブロックを有しているため、これらのメモリには同一のテスト用データを入力し、同じタイミングで排他的論理和回路に出力させ、更にその出力を論理和回路に出力可能としている。
【0024】
そして、これにより、ポーズテストが一層容易となる。
【0025】
第6の態様の発明においては、ハード的に実質同一の複数のメモリブロックの少くとも1においては、該メモリブロック単独で保持していたテスト用データを外部へ出力可能としている。
【0026】
これにより、ハード的に実質同一のメモリブロックが同一の原因で同一部分が損傷していたとしても(ただし、この確率自体低いのは勿論である)、正しく検査をなしうる。
【0027】
第7の態様の発明においては、複数のメモリブロックへ順にテスト用データを入力し、所定のポーズ時間経過順に該データを出力して、データが正しく保持されているか否かを検査する。
【0028】
これにより、検査時間の短縮がなされる。
【0029】
第8の態様の発明においては、ハード的に実質同一の複数のメモリへ、順に若しくは同時に複数のテスト用データを入力し、一定のポーズ時間経過後、該複数のメモリから内部データを同じタイミングで排他的論理和回路へ出力させ、更に該回路からの出力を論理和回路へ出力させる。
【0030】
これにより、ハード的に実質同一の複数のメモリブロックのポーズテストが容易となる。
【0031】
【発明の実施形態】
以下、本発明をその実施の形態に基づいて説明する。
【0032】
(第1の実施の形態)
本実施の形態は、メモリブロックの数が2個の場合である。
【0033】
図2に、本実施の形態の半導体装置のメモリポーズテストのための回路構成を示す。本図において、図1に示す従来技術の回路のものと本発明に係る作用、機能を除き同じ作用、機能をなす部分(構成部)については同じ符号を付してある。またこのため、それらについての再度の説明は省略する。なおこのことは、後に説明する他の実施の形態においても同様である。
【0034】
以下、図1とは異なるそして本発明に関係する部分等について、順に説明する。
【0035】
第1のメモリ21と第2のメモリ22は共に、イネーブルとディセーブルとを決定するチップセレクト端子(CS)を備える。105は、第1のメモリと第2のメモリのイネーブルまたはディセーブルを切り替えるための制御信号を入力するチップセレクト選択端子であり、またS105は制御信号である。5は、制御回路であり、チップセレクト選択信号S105を入力されてデコードすることにより、第1の制御信号S501と第2の制御信号S502とを生成する。なお、本図ではメモリが2個しかないが、この制御回路5を備えることにより、メモリがそれ以上、例えばN個有る場合でも制御信号の入力端子をN個以下にすることが可能となる。
【0036】
次に、本図に示す回路でのメモリポーズテストの内容を説明する。
【0037】
先ず、メモリに直接アクセスを行なう為に、セレクタ端子104の制御を行ない第1のメモリ21のアドレス信号S311、入力データ信号S321及びリード/ライト信号S331、第2のメモリ22のアドレス信号S341、入力データ信号S351及びリード/ライト信号S361に第1の入力端子101、第2の入力端子102、第3の入力端子103からアクセスできるテスト経路を確保する。
【0038】
次に、チップセレクト選択端子105の制御を行ない、制御回路5より第1のメモリ21をイネーブルに、第2のメモリ22をディセーブル状態にする。この下で、第1の入力端子101、第2の入力端子102及び第3の入力端子103から入力を行ない、第1のメモリ21の全アドレスにデータを書き込む。
【0039】
次に、チップセレクト選択端子105の制御を行ない、制御回路5を介して第2のメモリ22をイネーブル、第1のメモリ21をディセーブル状態にする。この下で第1の入力端子101、第2の入力端子102及び第3の入力端子103から入力し、第2のメモリ22の全アドレスにデータを書き込む。
【0040】
以上の下で、一定のポーズ時間をとる。その後、第1の入力端子101、第2の入力端子102、第3の入力端子103から入力を行なって第2のメモリ22に書き込んだ内容が正しく保持されているか否かを調べることとなる。このため、第2の出力端子112から保持している内容の出力を行ない、検査することにより第2のメモリ22のメモリポーズ検査を行なう。
【0041】
次に、チップセレクト選択端子105の制御を行ない、制御回路5より第1のメモリ21をイネーブル、第2のメモリ22をディセーブル状態にして第1の入力端子101、第2の入力端子102、第3の入力端子103から入力を行なって第1のメモリ21に書き込んだ内容が正しく保持されているかを調べるため、第1の出力端子111から保持内容の出力を行ない、第1のメモリ21のメモリポーズ検査を行なう。
【0042】
以上のように、本実施の形態によれば、複数のメモリが搭載されたLSIにおいて、多数のメモリがあるにもかかわらずチップセレクトの制御を行なうことで唯1個のメモリのみの検査を行うことが可能となる。このため、同時に複数のメモリの検査をする場合と比較してLSIに流れる電流が小さくなる。その結果、グランドレベルの上昇や電源レベルの低下の危険性が無くなり、安定した検査を行なえる。
【0043】
また、通常は第1のメモリと第2のメモリへの書き込みは、それぞれのポーズ検査に要するポーズ時間よりかなり短い。従って、本実施の形態で説明した、(1)第1のメモリへの書き込み、(2)第2のメモリへの書き込み、(3)第1と第2のメモリのポーズ、(4)第1と第2のメモリのポーズ検査、というステップを踏むことにより、例えば(1)第1のメモリへの書き込み、(2)第1のメモリのポーズ、(3)第1のメモリのポーズ検査、(4)第2のメモリへの書き込み、(5)第2のメモリのポーズ、(6)第2のメモリのポーズ検査、というステップを踏む場合に比べて検査時間を短縮することが出来る。
【0044】
(第2の実施の形態)
本実施の形態は、メモリ(ブロック)の数が多い場合に、チップセレクトを制御するための入力端子数を削減することに関する。
【0045】
メモリブロックの数が増えるほど、チップセレクトを制御するための入力端子数も多く必要となるこのため、制御回路を用いてチップセレクト選択端子の数を削減することが考えられる。以下、このことを示す。
【0046】
図3に本実施の形態のメモリポーズテスト回路図を示す。本図においては、図1、図2に示すのと基本的に同じ作用、機能の部分については同一の符号を付すだけでなく、セレクト信号線等自明の構成については図が煩雑となるのを防止するため、記載を省略してある。
【0047】
本実施の形態においては、回路に第3のメモリ23を追加したため、これに併せて内部回路から第3のアドレス信号S231、第3の入力データS232、第3の制御信号S233、第3の出力信号S203が出力され、更にこの第3のメモリの入力側に3つのセレクタ37、38、39、出力側に1つのセレクタ43が追加される等している。ただし、これらの作用等については、第1のメモリ、第2のメモリに接続しているのと基本的には同じであるため、その説明は省略する。また、内部回路2を図の上部に示しているが、これは用紙のスペースの都合でそのようにしているだけである。
【0048】
以下、本実施の形態の要旨に関係の深い制御回路5を中心にして説明する。
【0049】
105は、チップセレクト選択端子であり、S105は、このチップセレクト選択端子のチップセレクト信号である。106は、シリアルクロック入力端子である。S106は、このシリアルクロック入力端子106のシリアルクロック信号である。5は、チップセレクト信号S105、シリアルクロック信号S106によって第1と第2と第3のメモリ21、22、23の制御を行なう制御回路である。51は、第1のフリップ・フロップであり、S501は、この第1のフロップ・フロップから出力される第1のメモリ21を制御するための第1のチップセレクト信号である。52は、第2のフリップ・フロップであり、S502は、この第2のフロップ・フロップから出力される第2のメモリ22を制御するための第2のチップセレクト信号である。53は、第3のフリップ・フロップであり、S503は、この第3のフロップ・フロップから出力される第3のメモリ23を制御するための第3のチップセレクト信号である。
【0050】
次に、本図に示す回路のメモリポーズテストの動作を説明する。
【0051】
まず、各メモリに直接アクセスを行なう為、先の実施の形態と同様にセレクタ端子104を制御して、第1のメモリ21のアドレス信号、入力データ信号及びリード/ライト信号、第2のメモリ22のアドレス信号、入力データ信号及びリード/ライト信号、第3のメモリ23のアドレス信号、入力データ信号及びリード/ライト信号、に第1の入力端子101、第2の入力端子102、第3の入力端子103からアクセスできるテスト経路を確保する。
【0052】
次に、チップセレクト選択端子105、シリアルクロック入力端子106から所定の信号を入力して、第1のフリップ・フロップ51、第2のフリップ・フロップ52及び第3のフリップ・フロップ53を制御し、第1のメモリ、第2のメモリ及び第3のメモリを一個づつ順次イネーブルにし、他のメモリはディセーブル状態にする。
【0053】
この基で、このチップセレクトでイネーブルになった状態のメモリの全アドレスに第1の入力端子101、第2の入力端子102及び第3の入力端子103からデータを入力し、データを書き込んでいく。
【0054】
各メモリにデータを書き込んだ後、一定のポーズ時間をとる。その後、3個の入力端子から入力を行なって書き込んだ内容が正しく保持されているか否かを検査するため、各メモリ21、22、23はそれに付設された第1の出力端子111、第2の出力端子112、第3の出力端子113から記憶内容を順に出力する。
【0055】
以上の様にして、各メモリのポーズ検査を行なう。
【0056】
以上の説明で判るように、本実施の形態によれば、多数のメモリが搭載されたLSIにおいても、シリアルデータ、シリアルクロックの2本の信号線からの出力でメモリへの単独のアクセスが可能となり、これにより各メモリの検査を行なうことが出来る。この為、テスト端子を少なくすることが出来る。
【0057】
また既述のごとく、通常は各メモリへの書き込みに要する時間は、それぞれのポーズ検査に要する時間よりかなり短い。従って、先の第1の実施の形態で説明した、(1)第1、第2、第3のメモリへの書き込み、(2)第1、第2、第3のメモリの並列のポーズ、(3)第1、第2、第3のメモリのポーズ検査、というステップを踏むことにより、例えば(1)第1のメモリへの書き込み、ポーズ、ポーズ検査、(2)第2のメモリへの書き込み、ポーズ、ポーズ検査、(3)第3のメモリへの書き込み、ポーズ、ポーズ検査、というステップを踏む場合に比べて検査時間を短縮することが出来る。
【0058】
以上の説明では、内容を理解しやすいようにメモリの数が3個の場合について説明したが、これはより多数であっても同様である。
【0059】
また、各メモリへのデータの書き込み等は何も1個づつでなくても良いのは勿論である。すなわち、先に第1と第2のメモリへ書き込み、次に第3のメモリへ書き込む、あるいは多数のメモリが在る場合に、2個づつ書き込んで行なったり、出力させたりしても良いのは勿論である。
【0060】
(第3の実施の形態)
本実施の形態は、データを読み出して検査する場合の検査用の端子数を削減し、かつ検査時間を短縮することに関する。
【0061】
図4に、本実施の形態のメモリポーズテストを考慮した半導体装置の構成を示す。この半導体装置は、出力部を除くと図3に示す先の実施の形態のものと基本的には同じである。このため、本図においても、基本的に同じ部分(構成部)については、概略記載し、自明な構成は図の煩雑化防止のため記載していない。
【0062】
以下、本実施の形態の要旨をなす部分について説明する。
【0063】
本図に示すように、この半導体装置のメモリ等の出力側には2個の3入力セレクタと1個の(2入力)セレクタと2個の出力端子と、各1個の排他的論理和回路と論理和回路がある。本図において44は、下流(後流)側の第4のセレクタであり、各メモリ21、22、23からの出力が接続され、内部回路2からのセレクト信号S204によりいずれかが入力される。45は、同じく第5のセレクタであり、これまた各メモリからの出力が接続され、内部回路からのセレクト信号S204によりいずれかが入力される。(なお、この半導体装置の上記2個の3入力セレクタは先行する実施の形態の後流側のセレクタと多少相違するため、各「第4」と「第5」のセレクタとし、2入力セレクタは「第6」のセレクタとする。これは出力端子でも同様であり、各「第4」と「第5」の出力端子とする。)
61は、排他的論理和(EXOR)回路であり、第4のセレクタ44の出力信号S441と第5のセレクタ45の出力信号S451との排他的論理和を演算する。その演算であるが、出力信号S441、S451は共に普通バス幅を有しており、そのビット毎の演算を行なう。
【0064】
62は、論理和(OR)回路であり、排他的論理和回路61の出力S611の各ビットを論理和演算し、その結果S621を第5の出力端子115に出力する。
【0065】
46は、後流側第4のセレクタの出力データS441と内部回路2から出力される信号S206をセレクタ選択端子104から入力されたセレクタ信号S104によって選択する後流側の第6のセレクタである。
【0066】
以下、この回路でのメモリポーズテストについて説明する。
【0067】
先ず、各メモリに直接アクセスを行なう為に、セレクタ端子104から制御信号の入力を行ない第1のメモリ21のアドレス信号、入力データ信号及びリード/ライト信号、第2のメモリ22のアドレス信号、入力データ信号及びリード/ライト信号、第3のメモリ23のアドレス信号、入力データ信号及びリード/ライト信号、にそれぞれ第1の入力端子101、第2の入力端子102、第3の入力端子103からアクセスできるテスト経路を確保し、出力についても同じくセレクタ端子104からの制御信号の入力により後流側の第4のセレクタ45の出力S441を選択して、第4の出力端子114のテスト経路も同時に確保する。
【0068】
次に、チップセレクト選択端子105、シリアルクロック入力端子106の制御を行ない、第1のフリップ・フロップ51、第2のフリップ・フロップ52、第3のフリップ・フロップ53にデータを入力してセット、第1のメモリ、第2のメモリ及び第3のメモリをイネーブルまたはディセーブル状態にする。
【0069】
この下で、まず、第1のメモリと第2のメモリに同時に直接アクセスできるようにテスト経路を確保し、第1のメモリと第2のメモリの全アドレスにデータを書き込み、その後第3のメモリに直接アクセスできるようにテスト経路を確保し、第3のメモリの全アドレスにデータを書き込み、一定のポーズ時間をとる。
【0070】
次に、第1のメモリと第2のメモリに同時に直接アクセスできるようにテスト経路を確保し、第1のメモリと第2のメモリについてそれらの全アドレスのデータを読み出す。セレクタ選択信号S204の制御により、その際第1のメモリ21からの出力信号S210を後流側の第4のセレクタ44が選択し、書き込んだ内容が正しく保持されているかを検証するため第4の出力端子114より出力させ、メモリポーズ検査を行なう。
【0071】
同時に、セレクタ選択信号S204により後流側の第5のセレクタ45で第2のメモリ22の出力データを選択する。さて第1のメモリ21と第2のメモリ22へのアクセスが同時に実施されており、その両メモリの出力S441、S442がそれぞれ第4と第5のセレクタ44、45で選択され、選択された出力が共に排他的論理和回路61に入力され演算がなされる。ところで、第1のメモリと第2のメモリは同時に書き込みがなされているため、故障していない場合は全く同じデータ出力される。
【0072】
その結果、排他的論理和回路の出力データS611は全Mビット共にL(低)が出力される。更に、この排他的論理和回路61の出力S611について、その全(M)ビットを、論理和回路62により演算し、その結果S621を第5の出力端子115より出力する。
【0073】
ところで、もし第1のメモリブロック21に故障があった場合には、その出力データS210が第4の出力端子114からそのまま外部に出力されているため、LSIテスタなどの測定装置により故障箇所を検出することができる。また、排他的論理和回路61と論理和回路62の演算結果の出力が第5の出力端子115にH(高)として出力され、これによりいずれかのメモリブロックが故障していることを判断することもできる。
【0074】
この際、第2のメモリブロックにも故障があり、第1のメモリブロックの故障と一致していた場合は、第1の出力結果に故障が観測され、かつ第2の出力データがLとなるため第2のメモリブロックの故障も同時に検出可能である。(ただし、実際上同じ様に故障しているケースはまれであろう。)
また、第2のメモリブロックに故障があった場合には、第2の出力データに排他的論理和回路と論理和回路の演算結果が出力されており、故障アドレスのみ第5の出力端子よりHが出力されるため故障アドレスを検出することができる。
【0075】
次に、第3のメモリのテスト経路を確保し、第1と第2のメモリのテスト経路を遮断する。内部回路2からのセレクタ選択信号S204により後流側の第4のセレクタ45により第3のメモリからの出力信号S230を出力するようにする。これにより、第4の出力端子114に第3のメモリブロックのデータが出力され、ポーズ検査をすることができる。
【0076】
以上の説明で判るように、本実施の形態によれば、複数のメモリが搭載されたLSIにおいて、メモリブロックの後流側の2個のセレクタと排他的論理和回路により、単一アクセスまたは同時アクセスによるメモリの検査を行なうことが出来る。この為、テスト端子を少なくすると共に各メモリの読み込み及び書きこみを同時に行うことが可能となり、検査時間も短縮できる。
【0077】
なお、本実施の形態では1検査ブロックをセレクタ2個と排他的論理和回路1個で構成したが、その他メモリブロックの数に応じて電流の許容範囲内でセレクタ3個以上、排他的論理和回路2個以上としてもよいのは勿論である。
【0078】
(第4の実施の形態)
本実施の形態は、メモリポーズテスト可能なメモリブロック数が制限されている場合に関する。
【0079】
先の第3の実施の形態では、セレクタで任意のメモリブロックを選択する場合であったが、メモリブロックの電流特性に応じて既にメモリポーズテスト可能なメモリブロックが制限されている場合がある。このときのメモリポーズテスト回路について説明する。
【0080】
図5に、本実施の形態の半導体装置のメモリポーズテストのための回路構成を示す。本図に示す回路おいても、各メモリブロックまでは図4、図3に示す半導体装置と同じであり、このためこの部分については簡略して図示している。先の第3の実施の形態と大きく異なるのは、第1と第3のメモリブロック21、23の後流側にはセレクタ選択端子104からのセレクト信号により2つの入力のうち1つを選択するセレクタ41、43が在るが、第2のメモリブロック22の後流側には排他的論理和回路61と論理和回路62を備えたことである。
【0081】
排他的論理和回路61は、第1のメモリブロック21からの出力信号S210と第2のメモリブロック22からの出力信号S220との排他的論理和を演算する。そして、その演算結果S611を論理和回路62へ出力する。なお、2つのメモリブロック21、22の出力信号S210、S220は共に通常バス幅を有しており、このため排他的論理和回路では、ビット毎の演算を行なう。論理和回路62は、排他的論理和回路からの出力S611の各ビット論理和を演算し、その結果S621を出力する。
【0082】
後流側の第1のセレクタ41は、第1のメモリブロック21からの出力データS210と内部回路2から出力される信号S207をセレクタ選択端子104から入力されたセレクタ信号S104によって選択する。
【0083】
以下、以上の構成の半導体装置のメモリポーズテストの内容について、説明する。
【0084】
先ず、各メモリに直接アクセスを行なう為に、セレクタ端子104から制御を行ない、第1のメモリ21のアドレス信号、入力データ信号及びリード/ライト信号、第2のメモリ22のアドレス信号、入力データ信号及びリード/ライト信号、第3のメモリ23のアドレス信号、入力データ信号及びリード/ライト信号にそれぞれ第1の入力端子101、第2の入力端子102、第3の入力端子103からアクセスできるテスト経路を確保し、併せて出力についてもセレクタ端子104からの制御信号の入力により後流側の第1のセレクタ41は第1のメモリ21からの出力340を選択して、第1の出力端子111のテスト経路も確保する。
【0085】
次に、チップセレクト選択端子105、シリアルクロック入力端子106からの制御を行ない、第1のフリップ・フロップ51、第2のフリップ・フロップ52、第3のフリップ・フロップ53にデータをセットし、第1のメモリ21、第2のメモリ22及び第3のメモリ23をテスト用データの入力に併せてイネーブルまたはディセーブル状態にする。
【0086】
先ず、第1のメモリ21と第2のメモリ22に直接同時にアクセスできるようにテスト経路を確保し、両メモリの全アドレスにデータを書き込み、その後第3のメモリ23に直接アクセスできるようにテスト経路を確保し、第3のメモリの全アドレスにデータを書き込み、一定のポーズ時間をとる。
【0087】
次に、第1のメモリと第2のメモリに同時に直接アクセスできるようにテスト経路を確保し、第1のメモリと第2のメモリについて全アドレスのデータを読み込む。その際、第1のメモリブロックに書き込んだ内容が正しく保持できているか否かを検出するため、出力端子112より出力させメモリポーズ検査を行なう。
【0088】
第1のメモリと第2のメモリへのアクセスが同時に実施されており、その出力結果S210、S220が排他的論理和回路61に入力され、演算がなされる。ところで、第1のメモリと第2のメモリは同時にデータを書き込んでいるため、両メモリが故障していなければ全く同じデータが出力される。そのため、排他的論理和回路61の出力データS611は全Mビット共にLが出力される。次に、この排他的論理和回路61からの出力S611を、論理和回路62に入力し、全Mビットの論理和を演算し、その出力結果S621を第2の出力端子112より出力する。
【0089】
ところで、第1のメモリブロック21に故障があった場合には、その出力データS210が第1の出力端子111からそのまま外部に出力されているため、LSIテスタなどの測定装置により故障箇所を観測することができる。排他的論理和回路61と論理和回路62の演算結果S621が第2の出力端子112にHとして出力され、これからも故障が存在していることを判断することができる。
【0090】
この際、第2のメモリブロックにも故障があり、第1のメモリブロックの故障と一致していた場合には、第1のメモリブロックの出力結果に故障が観測され、かつ第2の出力データがLとなり、これにより第2のメモリブロックの故障も検出可能である。
【0091】
また、第2のメモリブロックに故障があった場合は、第2の出力データに排他的論理和回路61と論理和回路62の演算結果S621が出力されており、故障アドレスのみHが第2の出力端子より出力されるため故障アドレスを観測することができる。
【0092】
次に、第3のメモリブロックのテスト経路を確保し、第1、第2のメモリのテスト経路を遮断する。これにより、第3の出力端子113に第3のメモリブロックのポーズしていたデータが出力され、検査もすることができる。
【0093】
すなわち、本実施の形態では、先の第3の実施の形態と比較して、メモリブロックの電流特性に対応し、セレクタの個数を削減することが可能である。
【0094】
以上、本発明をその幾つかの実施の形態に基づいて説明してきたが、本発明は何もこれに限らないのは勿論である。すなわち、例えば以下のようにしていても良い。
1)図6に示すように、テストデータ用の入力端子101〜103は、半導体装置の本来の機能を発揮するための本来のデータ用の入力端子を兼ねている。このため、内部回路との間にセレクタ4を設け、メモリブロックへの入力も成しうるようにしている。なお本図は、概略の回路構成を示す。
2)多数のメモリブロックが在るため、テストデータ用入力端子も多数備えている。
3)生産数量、半導体装置の種類等にもよるが、図7に示すように、半導体装置のポーズテスト用に、別途の排他的論理和回路と論理和回路を接続可能としている。
4)メモリに書き込むデータの種類であるが、本実施の形態ではSRAMを想定しており、3種でR/Wアクセス可能なため3種としている。このため、例えばDRAMのRAS、CAS等を想定すれば判るように、制御端子、データは3以上である。
5)テストするメモリには自由に書き込みが出来るため、先に排他的論理和回路等のテストを行なう様にしている。
【0095】
【発明の効果】
以上の説明で判るように、本発明によれば、メモリブロックのポーズ検査において、一度に流れる電流を所定値以下にすることができる。このため、グランドレベルの上昇や電源レベルの低下の恐れが無くなり、安定した検査を行なうことができる。
【0096】
また、排他的論理和回路と論理和回路を使用することにより、故障の在るメモリブロックの検出も容易となる。
【図面の簡単な説明】
【図1】 従来の半導体装置のメモリポーズテストを中心にした回路構成を示す図である。
【図2】 本発明の第1の実施の形態の半導体装置のメモリポーズテストを中心にした回路構成を示す図である。
【図3】 本発明の第2の実施の形態の半導体装置のメモリポーズテストを中心にした回路構成を示す図である。
【図4】 本発明の第3の実施の形態の半導体装置のメモリポーズテストを中心にした回路構成を示す図である。
【図5】 本発明の第4の実施の形態の半導体装置のメモリポーズテストを中心にした回路構成を示す図である。
【図6】 本発明のその他の実施の形態の半導体装置のメモリポーズテストと本来のデータの選択入力を中心にした回路構成を示す図である。
【図7】 本発明のまた別の実施の形態の半導体装置のメモリポーズテストを中心にした回路構成を示す図である。
【符号の説明】
100 メモリポーズテスト回路本体
101 第1の入力端子
102 第2の入力端子
103 第3の入力端子
104 セレクタ選択端子
105 チップセレクト選択端子
106 シリアルクロック入力端子
111〜115 第1から第5の出力端子
2 内部回路
21 第1のメモリブロック
22 第2のメモリブロック
23 第3のメモリブロック
31〜39 入力側の第1から第9のセレクタ
4、40〜46 出力側の第1から第6のセレクタ
5 制御回路
51〜53 第1から第3のフリップフロップ
61 排他的論理和回路
62 論理和回路
Claims (9)
- 内部回路と、
前記内部回路とデータの入出力を行い、かつ外部からの状態指示信号によりイネーブル状態とディセーブル状態とを他と独立に採りうる複数のメモリブロックと、
前記複数のメモリブロックへイネーブル状態かディセーブル状態となるかの状態指示信号を入力するメモリ状態指示信号入力手段と、
を有するメモリポーズテストを考慮した半導体装置であって、
前記半導体装置は更に、前記複数のメモリブロックへのデータ書き込み、ポーズ、データ読みだしの一連の動作を行うメモリポーズ検査時に、前記半導体装置に一度に流れる電流を抑制するために、前記複数のメモリブロックのうち少くとも1つをディセーブル状態にする制御回路を有している、
ことを特徴とするメモリポーズテストを考慮した半導体装置。 - 前記半導体装置は更に、前記複数のメモリブロックにメモリポーズテスト用データを入力する共通の入力端子と、
前記内部回路からの出力信号と前記共通の入力端子からのデータが入力され、かつ前記各メモリブロックの上流側に設けられた各メモリブロック用の上流側セレクタと、
前記メモリブロックから上記内部回路への出力が分岐されてなる信号と上記内部回路からの出力信号とが入力され、かつ各メモリブロックの後流側に設けられた下流側セレクタと、
上記上流側セレクタ及び下流側セレクタの信号の選択を制御するセレクタ制御信号入力手段と、を有している、
ことを特徴とする請求項1記載のメモリポーズテストを考慮した半導体装置。 - 前記セレクタ制御信号入力手段は、
各メモリブロックの上流側のセレクタに、前記入力端子からのメモリポーズ用テストデータを選択させた際、これに併せて前記下流側のセレクタにはメモリブロックから内部回路への出力が分岐させてなる信号を選択させるセレクタ制御信号を入力する上下流共通セレクタ制御信号入力手段であり、
前記各メモリブロックは、
所定の出力指示信号で書き込まれているデータを出力する出力時期制御可能型メモリブロックであり、
前記出力時期制御可能型メモリブロックに出力指示信号を入力する出力指示信号入力手段を有し、
前記制御回路は、前記複数のメモリブロックのうち、少くとも2つのメモリブロックのポーズを並行に行う、
ことを特徴とする請求項2記載のメモリポーズテストを考慮した半導体装置。 - 前記メモリ状態指示信号入力手段は、
前記各メモリブロックに対応し、別途入力されたクロック信号と連動して上記対応するメモリブロックへの状態指示信号を所定の手順で遅延させて入力することとなるデータフリップフロップを有していることを特徴とする請求項1から3のいずれかに記載のメモリポーズテストを考慮した半導体装置。 - 前記複数のメモリブロックの少くとも一部は、
対応するセレクタへの前記セレクタ制御信号入力手段若しくはこれに加えての前記メモリ状態指示信号入力手段を共有していることを特徴とする請求項2から4いずれかに記載のメモリポーズテストを考慮した半導体装置。 - 前記出力時期制御可能型メモリブロックの少くとも一部はハード的に実質同一のメモリブロックであり、
前記入力端子は、
ハード的に実質同一の複数のメモリブロックに同一のポーズテスト用データを入力する同一データ入力型入力端子であり、
前記出力指示信号入力手段は、
前記ハード的に実質同一、そして同一のデータの入力された複数のメモリブロックに同一のタイミングで保持していたデータの出力を指示する共通出力指示信号入力手段であり、更に、
排他的論理和回路と、
前記ハード的に実質同一のメモリブロックからの同一内容の出力信号を、前記対応する下流型セレクタと併せ作用するよう設けられて若しくは前記対応する下流型セレクタに換えて設けられて、同一のタイミングで前記排他的論理和回路に入力させる排他的論理和回路入力制御手段と、
前記排他的論理和回路からの出力信号が入力される論理和回路と、
前記論理和回路からの出力信号を外部へ出力する論理和出力端子とを有していることを特徴とする請求項3から請求項5のいずれかに記載のメモリポーズテストを考慮した半導体装置。 - 前記ハード的に実質同一の複数のメモリブロックの少くとも1の後段に、上記他のハード的に実質同一の複数のメモリブロックにも保持されている同一のデータを当該メモリブロック単独で外部へ出力することと、上記他のメモリブロックと同一タイミングで前記排他的論理和回路へ出力することのいずれをも可能とする同一メモリブロック用各種出力制御手段を備えていることを特徴とする請求項6記載のメモリポーズテストを考慮した半導体装置。
- 内部回路と、前記内部回路とデータの入出力を行い、かつ外部からの状態指示信号によりイネーブル状態とディセーブル状態とを他と独立に採りうる複数のメモリブロックと、制御回路とを有する半導体装置のメモリポーズテスト方法であって、
上記複数のメモリブロックに外部よりポーズテスト用のデータを入力可能なように信号線を接続する前処理ステップと、
前記前処理ステップの後、上記半導体装置に一度に流れる電流を抑制するために、上記複数のメモリブロックのうち少くとも1つをディセーブル状態にする状態指示信号を上記制御回路に入力するチップセレクトステップと、
前記チップセレクトステップの後、上記制御回路において前記チップセレクト選択信号をデコードし、制御信号を生成する制御信号生成ステップと、
前記制御信号生成ステップの後、上記複数のメモリブロックのうち、イネーブル状態となったメモリブロックに対して、外部より順にポーズテスト用のデータを入力するテスト用データ入力ステップと、
前記テスト用データ入力ステップの後、一定の時間保持するポーズ時間保持ステップと、前記ポーズ時間保持ステップの終了後に上記複数のメモリブロック内のデータを外部へ出力可能とするため、上記複数のメモリブロックに保持されているデータを外部へ出力可能に信号線を接続するポーズテスト用データ出力準備ステップと、
前記ポーズテスト用データ出力準備ステップと前記ポーズ時間保持ステップの終了後に上記複数のメモリブロックに保持されているテスト用データを順に外部へ出力するテスト用データ出力ステップとを有していることを特徴とする半導体装置のメモリポーズテスト方法。 - 内部回路と複数のハード的に実質同一のメモリブロックとを有する半導体装置の排他的論理和回路と論理和回路とを使用して行なうメモリポーズテスト方法であって、
上記複数のハード的に実質同一のメモリブロックに外部よりポーズテスト用のデータを入力可能なように信号線を接続する前処理ステップと、
前記前処理ステップ終了後上記複数のメモリブロックに外部より順に若しくは同時に同一のポーズテスト用のデータを入力するテスト用データ入力ステップと、
前記テスト用データ入力ステップ終了後、一定の時間保持するポーズ時間保持ステップと、
前記ポーズ時間保持ステップの終了後に上記複数のハード的に実質同一のメモリブロックの内の1つのものの内部のデータを外部へ単独で出力可能とするため、上記該当する少くとも1のメモリブロックに保持されているデータを外部へ単独でそのまま出力可能な様に信号線を接続する1メモリポーズテスト用データ出力準備ステップと、
前記1メモリポーズテスト用データ出力準備ステップと前記ポーズ時間保持ステップの終了後に上記外部へ内部データを出力可能とされた少くとも1のメモリブロックに保持されているテスト用データを単独で外部へ出力する1メモリ対象テスト用データ出力ステップと、
前記1メモリ対象テスト用データ出力ステップの対象となったメモリを、当該ステップの先又は後に、同一内容のデータを保持している他のハード的に実質同一のメモリと共に排他的論理和回路に接続する複数メモリ出力接続ステップと、
該複数メモリ出力接続ステップ終了後かつ前記ポーズ時間経過後に上記複数のメモリの記憶しているデータを同一タイミングで上記排他的論理和回路に出力する複数メモリ出力ステップと、
上記排他的論理和回路の演算結果を上記論理和出力する排他的論理和出力ステップと、
上記論理和回路の演算結果を外部へ出力する論理和出力ステップとを有していることを特徴とする半導体装置のメモリポーズテスト方法。
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