KR950004866B1 - 독출전용 메모리 - Google Patents

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KR950004866B1
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다이라 이와세
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가부시키가이샤 도시바
사토 후미오
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Abstract

내용 없음.

Description

독출전용 메모리
제1도는 본 발명에 따른 독출전용 메모리의 등가회로를 나타낸 회로도.
제2도는 제1도에 나타낸 등가회로를 IC회로로 형성한 경우의 메모리셀 영역의 배선구조예를 나타낸 평면도.
제3도는 본 발명에 따른 제2실시예의 등가회로를 나타낸 회로도.
제4도는 제3도에 나타낸 등가회로를 IC회로로 형성한 경우의 메모리셀 영역의 배선구조예를 나타낸 평가도.
제5도는 제2실시예를 개량한 제3실시예의 메모리셀 영역의 배선구조예를 나타낸 평면도.
제6도는 제3실시예를 개량한 제4실시예의 메모리셀 영역의 배선구조예를 나타낸 평면도.
제7도는 선택트랜지스터(Q42)의 구조를 나타낸 단면도.
제8도는 종래의 독출전용 메모리셀의 예를 나타낸 등가회로도.
제9도는 제8도에 나타낸 등가회로도를 IC회로로 형성한 경우의 메모리셀 영역의 배선구조예를 나타낸 평면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 비트선 2 : 워드선
6 : 주비트선 7 : 가상접지선
12 : 접촉구멍 S1,S2 : 선택선
[산업상의 이용분야]
본 발명은 마스크 ROM(Read Only Memory)에 관한 것으로, 특히 NOR형 마스크 ROM에 관한 것이다.
[종래의 기술 및 그 문제점]
대용량 마스크 ROM의 메모리셀로서 메모리셀의 소오스와 드레인을 N+확산층으로 형성하고, 이 N+확산층과 직교하도록 워드선을 배치한 NOR형 마스크 ROM이 사용되도록 되어 있다.
제8도 및 제9도는 이와 같은 마스크 ROM 메모리셀 어레이의 회로구성예 및 메모리셀 어레이의 평면도를 나타낸 것으로, 상하방향으로 배치된 비트선(1)은 N+확산층으로 형성되고, 좌우방향으로 배치된 워드선(2)은 폴리사이드로 형성된다. 그리고, 상기 비트선(1)과 워드선(2)이 교차되도록 배치되고, 교차부에 MOS트랜지스터의 소오스 및 드레인영역이 형성되면서 상기 교차부의 사이에 상기 MOS트랜지스터의 채널이 형성되는 플래트셀(3; flat cell)은 NOR형 구성이다. 이 플래트셀(3)은 채널에 대한 불순물 확산량을 달리하는 등의 방법에 의해 셀이 유지할 정보 비트에 대응하여 소정의 게이트전압에 의해 도통 또는 비도통으로 되도록 된다.
상기 플래트셀은 N+확산층을 비트선으로 이용하고 있기 때문에 저항 및 접합용량이 크게 되고, 따라서 도시죄지 않은 뱅크 선택회로 구성을 이용하여 이를 대폭으로 절감시킴으로써 플래트셀의 특징인 NOR형을 살려 고속독출을 가능하게 하고 있다. 각 뱅크는 비트선(1)의 양단에 각각 접속된 우수뱅크 선택트랜지스터(4)와 기수뱅크 선택트랜지스터(5) 및 16개의 워드선(WL0~WL15)을 각각 게이트전극으로 하는 16개의 메모리셀로 구성되고, 메모리 어레이는 비트선(1)방향으로 256뱅크로 분할되어 있다.
상기 비트선(1)은 뱅크 선택트랜지스터(4) 및 뱅크 선택트랜지스터(5)를 매개로 Al(알루미늄)로 형성된 주비트선(6)에 접속되고, 이 주비트선(6)의 하단부는 열선택선(CS)에 의해 제어되는 열선택트랜지스터(13)를 매개로 감지증폭기(14)에 접속된다. 그리고, 가상접지선(7)도 Al로 형성되면서 뱅크 선택트랜지스터(4) 및 뱅크 선택트랜지스터(5)를 매개로 메모리셀 트랜지스터(3)의 소오스에 접속된다. 상기 가상접지선(7)의 하단부는 열선택트랜지스터(13) 및 가상접지 선택선(VS)에 의해 제어되는 가상접지 선택트랜지스터(15)를 매개로 접지되고, 상기 주비트선(6)과 가상접지선(7)은 인접되도록 배치되어 있다. 상기 메모리셀은 우수열(8)과 기수열(9)중 어느한쪽에 속하고, 비트선(1) 양단의 뱅크 선택트랜지스터(4) 및 뱅크 선택트랜지스터(5)를 절환함으로써 우수열(8)과 기수열(9)의 선택을 수행할 수 있게 된다.
예컨대, 우수열의 독출은 우수열 뱅크선택선(10)과 1개의 워드선, 예컨대 WL15가 선택됨과 더불어 [Hi]레벨로 되어 메모리셀(3)의 소오스·드레인이 Al이 가상접지선(7) 및 주비트선(6)에 접속된다. 이때, 기수열 뱅크선택선(11)이 [Lo]레벨로 되어 기수열 뱅크 선택트랜지스터(5)가 오프로 되고, 기수열의 메모리셀(3˝)등의 게이트에도 워드선(WL15)에 의해 [Hi]레벨이 인가되지만, 기술열의 메모리셀의 소오스·드레인간이 온상태의우수열 뱅크 선택트랜지스터(4)를 매개로 단락되어 메모리셀(3˝)이 오프로 된다.
따라서, 뱅크 i의 우수열 뱅크선택선(10)의 워드선(WL15)이 선택되면, 메모리셀(3')을 통과하는 전류의 유무에 의해 메모리셀(3')에 기록된 내용이 감지증폭기(14)로 독출된다. 그리고, 기수열의 메모리셀을 독출하는 경우도 마찬가지로 수행된다.
상기한 바와 같이 주비트선(6) 및 가상접지선(7)이 Al선으로 형성되고, 우수열 및 기수열의 선택이 수행되도록 배치된 Al-N+확산접촉(12)을 연결하면서 종방향에 대해 지그재그로 배선된다. 또한, Al라인 피치는 N+확산비트선 피치의 2배로서, Al간 공간이 충분히 확보될 수 있기 때문에 Al간 쇼트 및 커플링 노이즈를 대폭적으로 감소시킬 수 있는 구성으로 되어 있다.
그러나, 종래의 구성에서는 주비트선과 가상접지선간에 형성되는 메모리셀열이 2개의 비트선에 의한 1/2열, 1열, 1/2열이고, 메모리셀이 워드선방향으로 1개분 어긋나 있기 때문에, 그 만큼 칩크기가 커지게 되는데, 이는 메모리셀 어레이의 분할수를 많게 하는 만큼 영향이 커지게 되어 대용량의 마스크 ROM에서 결함으로 된다. 또한, Al의 주비트선 및 가상접지선이 우수열 및 기수열의 메모리셀을 선택하기 위해 지그재그로 굽어져 배선되어 있기 때문에 그 만큼 배선용량이 증가하여 독출의 고속화에 불리하게 된다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 칩크기를 억제하고, 주비트선 및 가상접지선의 지그재그배선을 회피하여 대용량이면서 고속독출동작을 실현할 수 있도록 된 독출전용 메모리를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 팽행한 4개를 단위그룹으로 하여 반복배열된 복수의 비트선과, 이 비트선과 직교하는 복수의 워드선, 상기 비트선 및 상기 워드선의 교차부를 소오스 및 드레인영역으로 하면서 상기 교차부에 끼워진 부분을 채널영역으로 하는 메모리셀 트랜지스터군, 상기 단위그룹의 제1 및 제3비트선의 순방향측단과 제2비트선의 일단이 트랜지스터를 매개로 접속되는 복수의 주비트선 및 상기 단위그룹의 제3비트선의 역방향측단 및 제4비트선의 일단과 다음 단위그룹의 제1비트선의 역방향측단이 트랜지스터를 매개로 접속되는 복수의 가상접지선을 기본으로 하여 이루어진 기억영역을 구비하여 구성된 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, 주비트선 및 가상접지선간에 3개의 비트선이 존재함으로써 주비트선 및 가상접지간에 워드선방향으로 2개의 메모리 트랜지스터열이 형성된다. 이 때문에, 주 비트선 및 가상접지선을 지그재그로 배선하지 않아도 비트선과 주비트선간 또는 비트선과 접지선간의 접속을 단속하는 트랜지스터를 적절히 온·오프제어함으로써 원하는 메모리셀열의 선택이 가능하게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제1도는 본 발명에 따른 마스크 ROM의 실시예를 나타낸 것으로, ROM의 1뱅크 상당부분의 등가회로를 나타내고 있다. 제1도에 도시된 등가회로도에 있어서 제8도와 대응하는 부분에는 동일한 참조부호를 붙이고, 공통되는 주변의 회로의 기재는 생략한다.
제1도에 있어서, 복수의 뱅크에 걸쳐 주비트선(…,61,62,…)과 가상접지선(…,70,…)이 교대로 배치되고, 주비트선(61)의 위쪽 접속점(121)과 가상접지선(70)의 아래쪽 접속점(120)간에는 비트선(111)이 열선택트랜지스터(Q11) 및 열선택트랜지스터(Q12)를 매개로 접속되며, 주비트선(61)의 위쪽 접속점(121)과 가상접지선(71)의 아래쪽 접속점(124)간에는 비트선(113)이 열선택트랜지스터(Q12) 및 열선택트랜지스터(Q23)를 매개로 접속된다. 또한, 가상접지선(71)의 아래쪽 접속점(124)과 주비트선(62)의 위쪽 접속점(125)간에는 비트선(115)이 열선택트랜지스터(Q14) 및 열선택트랜지스터(Q24)를 매개로 접속되고, 주비트선(62)의 위쪽 접속점(125)과 도시되지 않은 가상접지선(72)의 아래쪽 접속점(126)간에는 비트선(117)이 열선택트랜지스터(Q15) 및 열선택트랜지스터(Q26)를 매개로 접속된다.
그리고, 비트선(111) 및 비트선(113)간에는 MOS트랜지스터(M01) 및 MOS트랜지스터(M02)가 직렬로 접속되면서 양 트랜지스터까지의 접속점과 주비트선(61)의 아래쪽 접속점(122)은 열선택트랜지스터(Q22)를 매개로 접속되고, 비트선(113) 및 비트선(115)간에는 MOS트랜지스터(M153) 및 MOS트랜지스터(M154)가 직렬로 접속하면서 양 트랜지스터끼리의 접속점과 가상접지선(71)의 위쪽 접속점(123)은 열선택트랜지스터(Q13)를 매개로 접속되며, 비트선(115) 및 비트선(117)간에는 MOS트랜지스터(M05) 및 MOS트랜지스터(M06)가 직렬접속되면서 양 트랜지스터끼리의 접속점과 주비트선(62)의 아래쪽 접속점(126)은 열선택트랜지스터(Q25)를 매개로 접속된다.
여기서, 열선택트랜지스터(Q11~Q15)의 각 게이트는 선택선(S1)에 접속되어 온·오프제어되고, 열선택트랜지스터(Q21~Q26)의 각 게이트는 선택선(S2)에 접속되어 온·오프제어된다.
한편, 비트선(111~114)은 1개의 단위그룹을 구성하고, 비트선(115~118)은 다음의 단위그룹을 구성하는바, 이와 같은 종방향의 배선이 메모리용량에 따라 반복되어 배열된다.
상기 비트선(111~117)과 직교하도록 뱅크 i의 기억용량에 대응된 수의 워드선(WL0~WL15)이 배치되고, 비트선과 워드선이 교차하는 영역에는 메모리셀로서 MOS트랜지스터(M01~M156)가 배치된다. 즉, 비트선(111) 및 비트선(112)간에 병렬로 트랜지스터(M01,M11,M21,…,M51)가 접속되고, 비트선(12) 및 비트선(113)간에 병렬로 트랜지스터(M02,M12,M22,…,M152)가 접속되며, 비트선(113)및 비트선(114)간에 병렬로 트랜지스터(M03,M13,M23,…,M153)가 접속된다. 마찬가지로 비트선(114~117) 상호간에 트랜지스터(M04~M156)가 접속된다.
그리고, 행렬상으로 배치된 트랜지스터(M01~M156)의 제1행 트랜지스터(M01~M06)의 각 게이트는 워드선(WL0)에 접속되고, 워드선(WL1)은 제2행 트랜지스터군의 각 게이트에 접속된다. 마찬가지로, 워드선(WL2~WL15)은 각각 제3행 내지 제16행 트랜지스터군의 각 게이트에 접속된다. 이들 트랜지스터에 의한 메모리셀(3)은 NOR형 구성인 바, 프로그램 정보에 따라 게이트에인가되는 소정 전압에 대해 트랜지스터의 도통, 비도통이 설정된다. 그리고, 그 외의 구성은 종래구성과 동일하므로 그 설명은 생략한다.
이와 같이, 각 주비트선에는 위쪽 및 아래쪽 접속점에 의해 3개의 비트선이 접속되고, 각 가상접지선에도 위쪽 및 아래쪽 접속점에 의해 3개의 비트선이 접속된다. 또한, 주비트선의 위쪽 접속점 및 가상접지선의 아래쪽 접속점간은 비트선에 의해 접속된다. 즉, 1개씩 걸러서 배치되는 간격의 비트선(111,113,115,…)에 의해 가상접지선의 아래쪽 접속점(120) 및 주비트선의 위쪽 접속점(121)간, 주비트선의 위쪽 접속점(121) 및 가상접지선의 아래쪽 접속점(124)간, 가상접지선의 아래쪽 접속점(124), 주비트선의 위쪽 접속점(125)간, …간이 각각 접속된다.
또한, 주비트선에 근접하는 비트선(112,116,…)은 각각 주비트선(61,62,…)에 접속되고, 가상접지선에 접근하는 비트선(110,114,…)은 각각 가상접지선(70,71,…)에 접속된다.
다음에, 메모리셀로부터의 정보의 독출에 대해 설명한다. 상기한 구성에 있어서 복수의 가상접지선중 1개, 예컨대 가상접지선(71)을 [Lo]레벨, 선택선(S1)을 [Lo]레벨, 선택선(S2)을 [Hi]레벨로 하고, 워드선은 이중 1개, 예컨대 워드선(WL15)만을 [Hi]레벨로 한다.
이와 같이 하면, 선택트랜지스터(Q11~Q15)는 오프로 되고, 선택트랜지스터(Q21~Q25)는 온으로 되며, 트랜지스터(Q22) 및 트랜지스터(Q23)가 도통됨으로써 비트선(112) 및 비트선(13)간에 전압이 인가된다. 또한, 트랜지스터(M151~M156)의 게이트에는 [Hi]레벨이 인가됨에 따라 트랜지스터(M152)만이 소오스·드레인간 및 게이트·소오스간에 전압이 인가된다.
이와 같이 하여 선택된 메모리셀(M152)이 통상의 Vth(약 1 [V])로 되면, 제1도중 ①로 나타낸 루트를 따라 주비트선(61)으로부터 가상접지선(71)으로 전류가 흐르게 된다. 만약, 선택된 메모리셀(M152)의 Vth가 높은(7~8 [V]) 경우에는 전류가 흐르지 않게 되고, 상기 전류는 도시되지 않은 감지증폭기에 의해 검출되어 논리레벨로 변환된다.
또한, 메모리셀(M03)의 데이터를 독출하는 경우에는 복수의 가상접지선중 가상접지선(71)을 [Lo]레벨, 선택선(S1)을 [Hi]레벨, 선택선(S2)을 [Lo]레벨로 하고, 워드선(WL15)만을 [Hi]레벨로 한다. 이와 같이 하여 선택된 메모리셀(M03)이 통상의 Vth(약 1 [V])로 되면, 제1도중 ②로 나타낸 루트를 따라 주비트선으로부터 가상접지선으로 전류가 흐르게 된다. 만약, 선택된 메모리셀의 Vth가 높은(7~8 [V]) 경우에는 전류가 흐르지 않게 된다. 이와 같이 하여 메모리셀의 데이터를 독출할 수 있게 된다.
제2도는 상기 등가회로를 IC회로로 형성한 경우의 메모리셀의 평면도를 나타낸 것으로, 대응하는 부분에는 동일한 참조부호를 부가한다.
제2도에 있어서, 열방향으로 구성된 비트선(111~115)은 기판표면의 N+확산층에 의해 형성되고, 행방향으로 행방향으로 구성된 워드선(20~215)은 폴리사이드에 의해 형성된다. 또한, 비트선과 워드선의 교차부에 MOS트랜지스터의 소오스 및 드레인영역이 형성되면서 상기 교차부의 사이에 상기 MOS트랜지스터의 채널이 형성되는데, 예컨대 이 채널에 대한 불순물 확산량에 의해 임계치전압(Vth)을 설정할 수 있고, 이와 같이 형성된 메모리셀군은 NOR형 구성이다.
상기 비트선(111) 및 비트선(113)은 각각 트랜지스터(Q11) 및 트랜지스터(Q12)를 매개로 접촉구멍(121)에 의해 Al의 주비트선(61)에 접속되고, 비트선(112)은 트랜지스터(Q22)를 매개로 접촉구멍(122)에 의해 주비트선(61)에 접속된다. 또한, 비트선(113) 및 비트선(115)은 각각 트랜지스터(Q23) 및 트랜지스터(Q24)를 매개로 접촉구멍(124)에 의해 Al의 가상접지선(71)에 접속되고, 비트선(114)은 트랜지스터(Q13)를 매개로 접촉구멍(123)에 의해 가상접지선(71)에 접속된다. 예컨대, 폴리사이드로 형성된 선택선(S1) 및 선택선(S2)의 경사선으로 나타낸 영역에는 불순물 이온주입 등에 의해 채널단절영역이 형성된다.
제2도로부터 명확히 알 수 있는 바와 같이 주비트선(61)과 가상접지선(71)이 함께 직선상으로 배치될 수 있기 때문에 Al의 배선용량이 작아지게 되고, 또한 비트선의 N+접촉영역도 작아지게 되기 때문에 독출의 고속화에 유리하게 되어 있다.
제3도는 본 발명에 따른 제2실시예를 나타낸 것으로, 제1도에 나타낸 회로와 대응하는 부분에는 동일한 참조부호를 부가한다.
본 실시예에서는 제1실시예는 대해 선택선(S1) 및 선택선(S2)을 각각 상측 및 하측으로 배치하고, 주비트선(61)의 위쪽 접속점(121,125,…)에 3개의 비트선이 접속되고 있으며, 또한 가상접지선(71)의 아래쪽 접속점(124,…)에 3개의 비트선이 있고, 접속되어 있기 때문에 주비트선 및 가상비트선의 접 속의 점수가 반감되어 있다.
본 실시예에서, 예컨대 메모리셀(M02)의 내용을 독출하는 경우에는 가상접지선(71)을 [Lo]레벨, 선택선(S1)을 [Hi]레벨, 선택선(S2)을 [Lo]레벨, 워드선(WL0)을 [Hi]레벨로 한다. 이와 같이 하면, 선택트랜지스터(Q31) 및 선택트랜지스터(Q34)가 온으로 되고, 게이트가 워드선(WL0)에 의해 바이어스된 셀트랜지스터(M02)의 Vth가 낮아지게 되면 도통되어 도시된 ③의 루트를 따라 독출전류가 흐르게 된다.
이와 같이 하면, 선택된 메모리셀을 흐르는 전류는 상측으로부터 하측으로 흐르기 때문에 제3도중의 ③ 및 ④로 나타낸 바와 같이 선택된 메모리셀이 다르게 되어도 전류경로의 길이가 동일하게 되어 N+확산층에 의해 형성되는 드레인·소오스부의 저항의 합은 메모리셀의 장소에 구애받지 않고서 항상 일정하게 된다. 예컨대, 종방향으로 16셀을 1블록으로 하면, 드레인·소오스부의 저항의 합은 항상 16셀분으로 된다. 이러한 점에 있어서 제1실시예에서는 드레인·소오스부의 저항의 합이 메모리셀의 장소에 따라 다르게 되어 최대 32셀분으로 된다.
따라서, 제2실시예에서는 1블록의 메모리셀 수를 동일하게 한 경우, 드레인·소오스의 기생저항의 영향이 작아지게 되어 고속화에 유리하다. 또한, 동일 블록의 패턴을 반복하여 대용량화하기 때문에, 본 방식에서는 32셀을 1블록으로 한 경우의 기생저항이 제1실시예에서 16셀을 1블록으로 한 경우와 거의 동일하게 되어 32셀을 1블록으로 하면, 평균 메모리셀 크기를 작게할 수 있다. 또한, 비트선의 접촉부의 수가 감소되기 때문에 고속화에 유리하게 된다.
제4도는 제2실시예를 IC회로로 형성한 경우의 메모리셀의 평면도로서, 제3도에 나타낸 등가회로와 대응하는 부분에는 동일한 참조부호를 부가한다. 제3도에 있어서, 3개의 비트선(111,112,113)과 주비트선(61)이 접촉구멍(121)에 의해 접속되고, 3개의 비트선(113,114,115)과 가상접지선(71)이 접촉구멍(124)에 접속되어 있다. 또한, 비트선(112)의 일단만이 트랜지스터(Q31)를 매개로 비트선(111) 및 비트선(113)에 접속되고, 비트선(114)의 일단만이 트랜지스터(Q45)를 매개로 비트선(113) 및 비트선(115)에 접속된다. 이에 의해, 접촉구멍의 수가 적어지게 되는 것을 알 수 있다.
본 예에 있어서도 선택선(S1) 및 선택선(S2)에는 도면중의 경사선으로 나타낸 채널단절영역이 형성되어 있다.
제5도는 제3실시예를 나타낸 것으로, 제4도에 나타낸 메모리셀의 평면도와 대응하는 부분에는 동일한 참조부호를 부가한다.
본 실시예에서는 상기한 제2실시예에 대해 채널단절영역(50)을 가능한 한 최소한의 크기로 작게 하고 있는데, 이와 같이 하면 트랜지스터의 채널영역이 크게 되기 때문에 셀전류가 커지게 되어 바람직하게 된다.
제6도는 제4실시예를 나타낸 것으로, 제5도에 나타낸 메모리셀의 평면도와 대응하는 부분에는 동일한 참조부호를 부가한다. 본 실시예에 있어서는 위로부터 2번째의 선택선(S2) 아래의 선택트랜지스터(Q41,Q42,…)와, 아래로부터 2번째의 선택선(S1) 아래의 선택트랜지스터(Q33,Q34,…)의 소오스 및 드레인을 LDD(Lightly Deped Drain) 구조로 하고 있다.
제7도는 LDD구조로 된 트랜지스터(Q42)의 상하 방향의 단면도로서, N+확산층에 의해 형성된 비트선(113)은 트랜지스터(Q42)의 소오스 및 드레인으로 되어 있고, 폴리실리콘에 의해 형성된 선택선(S2)은 게이트로 되어 있다. 먼저, N+확산층을 형성하고, 그후 폴리실리콘 게이트를 마스크로 하는 자기정합공정(self-align process)에 의해 N+확산층을 형성한다.
그리고, LDD N-의 프로세스는 메모리회로의 주변회로를 형성하는 프로세스에 이용되고 있기 때문에 상기 프로세스를 이용하여 상기 선택트랜지스터를 LDD구조로 할 수 있게 된다. 이에 의해, 채널길이를 짧게하여 선택트랜지스터를 소형화함으로써 회로패턴을 종방향으로 짧게 할 수 있게 된다.
또, 상기한 실시예에서는 1층 폴리실리콘을 워드선으로 이용한 경우에 대해 설명했지만, 2층 폴리실리콘을 이용해서 1층째의 폴리실리콘과 2층째의 폴리실리콘을 교대로 배치한 구조로 하는 것도 가능한 바, 이와 같이 하면 더욱 고밀도화가 가능하게 된다.
이와 같이 하여 일단이 주비트선에 전기적으로 접속되면서 타단이 가상접지선에 전기적으로 접속되는 N+확산층을 워드선방향으로 1개 걸러서 배치하는 구성을 채용함으로써 주비트선 및 가상접지선을 직선상으로 배치하는 것이 가능하게 되어 종래 예와 같이 메모리셀을 1개분만큼 어긋나게 할 필요가 없게 된다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면,종래 구성과 가이 기수 및 우수의 메모리셀열을 선택하기 위해 메모리셀을 1개 어긋나게 하면서 다수의 주비트선 및 가상접지선의 배선을 지그재그로 형성할 필요가 없고, 주비트선 및 가상접지선의 배선을 함께 곧바로 배선함으로써 셀어레이의 불필요한 공간이 없어지게 되어 칩크기로 작게할 수 있게 된다.
또한, 배선을 지그재그로 굽힐 필요가 없기 때문에 배선용량이 최소로 되고, 비트선의 접촉부의 N+확산층의 면적도 작게할 수 있기 때문에 독출의 고속화에 유리하게 된다.

Claims (2)

  1. 평행한 4개를 단위그룹으로 하여 반복배치된 복수의 비트선(111~117)과, 이 비트선(111~117)과 직교하는 복수의 워드선(WL0~WL15), 상기 비트선(111~117) 및 상기 워드선(WL0~WL15)의 교차부를 소오스 및 드레인영역으로 하면서 상기 교차부에 끼워진 부분을 채널영역으로 하는 메모리셀 트랜지스터군(M01~M156), 상기 단위그룹의 제1 및 제3비트선의 순방향측단과 제2비트선의 일단이 트랜지스터를 매개로 접속되는 복수의 주비트선(61,62) 및 상기 단위그룹의 제3비트선의 역방향측단 및 제4비트선의 일단과 다음 단위그룹의 제1비트선의 역방향측단이 트랜지스터를 매개로 접속되는 복수의 가상접지선(70,71)을 기본으로 하는 기억영역을 구비하여 구성된 것을 특징으로 하는 독출전용 메모리.
  2. 제1항에 있어서, 상기 비트선은 N+확산층에 의해 형성되는 것을 특징으로 하는 독출전용 메모리.
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