KR970008608A - 반도체 메모리 - Google Patents

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Abstract

불할에 요하는 치수를 억제하면서 위드선 지연시간을 단축한다. 생선성을 향상시킨다.
복수의 메모리셀이 각가 접속되어 있는 1군의 고저항 배선과, 이들 고저항 배선과 대략 동일방향으로 설치되고, 일단이 워드선 드라이버에 접속된 1군에 저저항배선을 포함하고 있는 1이상의 메모리셀 어레이를 구비하고, 서로 접속된 고저항 배선 및 저저항 배선이 워드선을 구성하는 반도체 메모리에 관한 것이다. 고저항 배선(WLp111~115)은 워드선 방향으로 복수로 분리 분할되어 있다. 어떤 고저항 배선의 분할에 의한 제1의 분할 부분과 대응하는 저저항 배선과의 접속부(C122)가 그 인접하는 고저항 배선의 분할에 의한 제2의 분할부분(WLp113)과 제3의 분할부분(WLp113)과의 분리개소에 근접하여 설치되어 있다.

Description

반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 실시예 1의 배선 접촉 이미지를 도시한 회로도, 제8도는 실시예 1의 반도체 칩으로서 부분적인 실현이미지를 도시한 설명도.

Claims (6)

  1. 복수의 메모리셀이 각각 접속되어 있는 1군의 고저항 배선과, 이들 고저항 배선과 대략 동일방향으로 설치되고, 일단이 워드선 드라이버에 접속된 1군의 저저항 배선을 포함하고 있는 1이상의 메모리셀 어레이를 구비하고, 서로 접속된 상기 고저항 배선 및 상기 저저항 배선이 워드선을 구성하는 반도체 메모리에 있어서, 상기 각 고저항 배선은 워드선 방향으로 복수로 분리 분할되고, 어떤 상기 고저항 배선의 분할에 의한 제1의 분할 부분과 대응하는 상기 저저항 배선과의 접속부가, 그 인접하는 상기 고저항 배선의 분할에 의한 제2의 분할부분과 제3의 분할부분과의 분리 개소에 근접하여 설치되어 있는 것을 특징으로 하는 반도체 메모리.
  2. 복수의 메모리셀이 각각 접속되어 있는 1군의 고저항 배선과, 이들 고저항 배선과 대략 동일방향으로 설치되고, 일단이 워드선 드라이버에 접속된 1군의 저저항 배선을 포함하고 있는 1이상의 메모리셀 어레이를 구비하고, 사로 접속된 상기 고저항 배선 및 상기 저저항 배선이 워드선을 구성하는 반도체 메모리에 있어서, 상기 저저항 배선의 1군은, 메모리셀 어레이의 제1번쪽에 설치된 상기 워드선 드라이버에 의하여 구동되는, 메모리셀 어레이의 제1변쪽으로부터 대략 중앙까지 연장되어 설치되고, 그 단부에서 대응하는 상기 고저항 배선에 접속되는 제1종류의 저저항 배선과, 메모리셀 어레이의 제1번쪽에 대향하는 제2변쪽에 설치된 상기 워드선 드라이버에 의하여 구동되는, 메모리셀 어레이의 제2변쪽으로부터 대략 중앙까지 연장되어 설치되고, 그 단부에서 대응하는 상기 고저항 배선에 접속되는 제2종류의 저저항 배선으로 이루어지고, 상기 제1종류의 저저항 배선 및 고저항 배선의 접속 쌍과, 상기 제2종류의 저저항 배선 및 고저항 배선의 접속 쌍이 워드선 방향의 직교 방향으로 교호로 배치하여 설치된 것을 특징으로 하는 반도체 메모리.
  3. 복수의 메모리셀이 각각 접속되어 있는 1군의 고저항 배선과, 이들 고저항 배선과 대략 동일 방향으로 설치되고, 일단이 워드선 드라이버에 접속된 1군의 저저항 배선을 포함하고 있는 1 이상의 메모리셀 어레이를 구비하고, 서로 접속된 상기 고저항 배선 및 상기 저저항 배선이 워드선을 구성하는 반도체 메모리에 있어서, 상기 각 고저항 배선은 원드선 방향으로 2개로 대략 등분으로 분리 분할되고, 상기 저저항 배선의 1군은, 메모리셀 어레이의 제1변쪽에 설치된 상기 워드선 드라이버에 의하여 구동되는, 메모리셀 어레이의 제1변쪽으로부터 대략 중앙까지 연장되어 설치되고, 제1변 근방 및 중앙쪽의 단부에서 대응하는 상기 고저항 배선의 제1및 제2의 분할부분에 접속되는 제1종류의 저저항 배선과, 메모리셀 어레이의 제1변쪽에 대향하는 제2변쪽에 설치된 상기 워드선 드라이버에 의하여 구동되는, 메모리셀 어레이의 제2변쪽으로부터 대략 중앙까지 연장되어 설치되고, 제2변 근방 및 중앙쪽의 단부에서, 대응하는 상기 고저항 배선의 제1 및 제2의 분할 부분에 접속되는 제2종류의 저저항 배선으로 이루어지고, 상기 제1종류의 저저항 배선 및 고저항 배선의 접속 쌍과, 상기 제2종류의 저저항 배선 및 고저항 배선의 접속쌍이 워드선 방향의 직교 방향으로 교호로 배치하여 설치된 것을 특징으로 하는 반도체 메모리.
  4. 제3항에 있어서, 상기 각 고저항 배선은 제1의 도체층에 형성되고, 상기 각 저저항 배선은 제2의 도체층에 형성되고, 상기 제1종류의 저저항 배선과 메모리셀 어레이의 중앙부까지 접속되어 대응하는 상기고저항 배선의 분할 부분과의 접속을, 제3의 도체층에 형성된 접속 플러그를 통하여 행함과 동시에, 상기 제2종류의 저저항 배선과 메모리셀 어레이의 중앙부에 접속되는 대응하는 상기 고저항 배선의 분할 부분과의 접속을 상기 제3의 도체층에 형성된 접속 플러그를 통하여 행하는 것을 특징으로 하는 반도체 메모리.
  5. 제3항에 있어서, 상기 각 고저항 배선은 제1의 도체층에 형성되고, 상기 각 저저항 배선은 제2의 도체층에 형성되고, 상기 제1종류의 저저항 배선과 메모리셀 어레이의 중앙부까지 접속되어 대응하는 상기 고저항 배선의 분할 부분과의 접속을, 제3의 도체층에 형성된 접속 플러그를 통하여 행하는 것을 특징으로 하는 반도체 메모리.
  6. 제3항에 있어서, 상기 각 고저항 배선은 제1의 도체층에 형성되고, 상기 각 저저항 배선은 제2의 도체층에 형성되고, 상기 메모리셀 어레이의 제1 및 제2변에설치된 소정의 워드선 드라이버에 공통으로 구동신호를 입력하는 1 이상의 메인 워드선이, 상기 제2의 도체층에 형성되어 있는 것을 특징으로 하는 반도체 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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