KR890015411A - 집적회로 - Google Patents

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Abstract

내용 없음

Description

집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 4 도는 본 발명의 제 1 실시예에 따른 집적회로의 구성을 나타낸 블록도, 제 5 도는 본 발명의 제 2 실시예에 따른 접접회로의 구성을 나타낸 블록도, 제 6 도는 본 발명의 제 3 실시예에 따른 집적회로의 구성을 나타낸 블럭도, 제 7 도는 본 발명의 제 4 실시예에 따른 집적회로의 구성을 나타낸 블록도이다.

Claims (6)

  1. 전원에 접속되는 주전원선(9)과, 접지단자에 좁속되어 기준전위를 유지시켜주는 주접지선(13), 클럭신호입력단자(21)로 부터 클럭신호를 인가 받는 주클럭구동회로(23), 이 주클럭구동회로(23)에 상기 클럭신호입력단자(21)를 접속시켜주는 제 1 클럭신호입력선(24), 제 2 클럭신호입력선(25)을 통해 상기 주클럭구동회로(23)에 접속되는 클럭신호입력단자와 상기 주전원선(9)에 접속되는 전원단자 및 상기 주접지선(13)에 접속되는 접지단자를 갖춘 제 1 부클럭구동회로(27a)와 각각 상기 주전원선(9)과 상기 주접지선(13)에 접속된 전원 단자와 접지단자를 갖추고서 입력클럭신호에 동기적으로 스위칭되는 다수의 논리소자(19a)로 이루어진 제 1 행배열논리소자군(1a) 이 제 1 행배열논리소자군(1a)에 포함된 상기 제 1 부 클럭 구동회로(27a)의 전원단자와 상기 다수의 논리소자(19a)의 전원단자에 상기 주전원선(9)을 접속시켜 주는 제 1 부전원선(15a), 상기 제 1 행배열논리소자군(1a)에 포함된 상기 제 1 부클럭구동회로(27a)의 접지단자와 상기 다수의 논리소자(19a)의 접지단자에 상기 주접지선(13)을 접속시켜 주는 제 1 부전지선(17a), 상기 제 1 행배열논리소자군(1a)의 세로방향에 대해 평행하게 배열되면서, 상기 제 2 클럭신호입력선(25)을 통해 상기 주클럭구동회로(23)에 접속된 클럭신호입력단자와 상기 주전원선(9)에 접속된 전원단자 및 상기 주접지선(13)에 접속된 접지단자를 갖춘 제 2 부클럭구동회로(27b)와 각기 상기 주전원선(9)과 상기 주접지선(13)에 접속된 전원단자와 접지단자를 갖춘 제 2 부 클럭구동회로(27b)와 각기 상기 주전원선(9)과 상기 주접지선(13)에 접속된 전원단자와 접지단자를 갖추고서 입력클럭신호에 동기적으로 스위칭되는 다수의 논리소자(1b)를 포함하고 있는 제 2 행배열논리소자군(1b), 이 제 2 행배열논리소자군(1b)에 포함된 상기 제 2 부클럭구동회로 (27b)의 전원단자와 상기 다수의 논리소자(19b)의 전원단자에 상기 주전원선(9)을 접속시켜주는 제 2 부 전원선(15b), 상기 제 2 행배열논리소자군(1b)에 포함된 상기 제 2 부클럭구동회로(27b)의 접지단자와 상기 다수의 논리소자(19b)의 접지단자에 상기 주접지선 (13)을 접속시켜 주는 제 2 부접지선(17b), 상기 주클럭 구동회로(23)의 출력단자에 제1및 제 2 부 클럭구동회로(27a, 27b)의 입력단자를 접속시켜 주는 제 2 클럭신호입력선(25), 상기 제1 및 제 2 부클럭구동회로(27a, 27c)의 출력신호출력단자에 접속된 클럭신호출력단락선(35) 및, 상기 다수의 제 2 논리소자(19a,19b)의 상기 클럭신호출력단락선(35)을 접속시켜 주는 클럭신호선(29a,29b)을 포함하여 구성된 것을 특징으로 하는 집적회로.
  2. 제 1 항에 있어서, 상기 제 1 행배열논리소자군(1a)에 포함된 상기 제 1 부클럭구동회로(27a)와 상기 제 2 행배열논리소자군(1b)에 포함된 상기 제 2 부클럭구동회로(27b)는 각각 상기 주전원선(9)과 상기 주접지선(13)에 인접되도록 상기 제 1 행배열논리소자군(1a)의 말단과 상기 제2행배열 논리소자군(1b)의 일단에 배치된 것을 특징으로 하는 집적회로.
  3. 제 1 항에 있어서, 상기 제 2 클럭신호입력선(25)과 상기 클럭신호출력단락선(35)은 각각 제1 및 제 2 부클럭구동회로(27a,27b)의 세로방향에서 수직 방향을 따라 상기 제 1 행 배열논리소자군(1a)에 포함된 상기 제 1 부클럭구동회로(27a)와 상기 제 2 행배열논리소자군(1b)에 포함된 상기 제 2 부 클럭구동회로(27b)상에 배치된 것을 특징으로 하는 집적회로.
  4. 2개의 선으로 분할 배열되어 전원에 공통으로 접소된 제1및 제 2 주전원선(9X,9Y)과, 2개의 선으로 분할 배열되면서 접지단자에 공통으로 접속되어 기준전위를 유지시켜 주는 제1 및 제 2 주접지선(13X,13Y), 클럭신호입력단자(21)로 부터 클럭신호를 인가받는 주클럭구동회로(23), 이 주클럭구동회로(23)에 상기 클럭신호입력단자(21)를 접속시켜 주는 제 1 클럭신호입력선(24), 제 2 클럭신호입력선(25X,25Y)을 통해 상기 주클럭구동회로(23)에 접속되는 클럭신호입력단자와 상기 제1 및 제 2 주전원선(9X,9Y)에 각각 접속된 전원단자 및 상기 제 1, 제 2 주접지선(13X,13Y)에 각각 접속된 접지단자를 갖춘 제1 및 제 2 부클럭구동회로 (27a,27a2)와, 각각 상기 제1 및 제 2 주전원선(9X,9Y)과 상기 제1 및 제 2 주접지선(13X,13Y)에 접속된 전원단자와 접지단자를 갖추고서 입력출력신호와 동기적으로 스위칭되는 다수의 제 1 논리소자(19a)를 포함하고 있는 제 1 행배열논리소자군 (1a), 이 제 1 행배열논리소자군(1a)에 포함된 상기 제1 및 제 2 부클럭구동회로 (27a1,27a2)의 전원단자와 상기 제 1 논리소자(19a)의 전원단자에 상기 제1 및 제 2 전원선(9X,9Y)을 접속시켜 주는 제 1 부전원선(18a), 상기 제 1 행배열논리소자군(1a)에 포함된 상기 제1 및 제 2 부클럭구동회로(27a1,27a2)의 접지단자와 상기 제 1 논리소자(19a)의 접지단자에 상기 제1 및 제 2 주접지선(13X,13Y)을 접속시켜 주는 제 1 부접지선(17a), 상기 제 1 행배열논리소자군(1a)의 세로방향에 평행하게 배열되면서, 상기 제 2 클럭신호입력선(25X,25Y)을 매개해서 상기 주클럭구동회로(23)에 접속된 클럭신호입력단자와 상기 제1 및 제 2 주전원선(9X,9Y)에 접속된 전원단자 및 상기 제1 및 제 2 주접지선에 접속된 접지단자를 갖춘 제1 및 제 1 부클럭구동회로(27b1,27b2)와, 각각 상기 제1 및 제 2 주전원선(9X,9Y)과 상기 제1 및 제 2 주접지시선(13X,13Y)에 접속된 전원단자와 접지단자를 갖추고서 입력클럭신호와 동기적으로 스위칭되는 다수의 논리소자(19b)를 포함하고 있는 제 2 행배열논리소자군(1b), 이 제 2 행배열논리소자군(1b)에 포함된 상기 제1 및 제 2 부클럭구동회로(37b1,37b2)의 전원단자와 상기 제 2 논리소자(19b)의 전원단자에 상기 제1 및 제 2 주전원선(9X,9Y)을 접속시켜주는 제 2 부전원선(15b), 상기 제 2 행배열논리소자군(1b)에 포함된 상기 제1 및 제 2 부클럭구동회로(27b1,27b2)의 접지단자와 상기 제 2 논리소자(19b)의 접지단자에 상기 제1 및 제 2 주접지선(13X,13Y)을 접속시켜 주는 제 2 부접지선(17b), 상기 주클럭구동회로(23)의 출력단자로 부터 분리되면서 각각 상기 제1 및 제 2 행배열논리소자군(1a,1b)에 포함된 상기 제 1 부클럭구동회로(27a1,27b1)와 제 2 부클럭구동회로(27a2,27b2)에 접속되는 제 2 클럭신호입력선(25X,25Y), 상기 제 1 부 클럭구동회로(27a1,27b1)를 상호 접속시켜 주는 제 1 클럭신호출력단락선(35X)과 상기 제 2 부클럭구동회로(27a2,27b2)를 상호 접속시켜 주는 제 2 클럭신호출력단락선(35Y), 상기 제1 및 제 2 행배열 논리소자군(1a,1b)에 포함되면서 그 제1 및 제 2 행배열논리소자군(1a,1b)에 대응되는 제1 및 제 2 논리소자(19a,19b)에 상기 제 1 클럭신호출력단락선(35X)을 공통으로 접속시켜 주는 제 1 클럭신호선(29a1), 상기 제1 및 제 2 행배열논리소자군(1a,1b)에 포함되면서 그 제1 및 제2행 배열논리소자군(1a,1b)에 대응되는 제1 및 제 2 논리소자( 19a,19b)에 상기 제 2 클럭신호출력 단락선(35Y)을 공통으로 접속시켜주는 제 2 클럭신호선(39a2)을 포함해서 구성된 것을 특징으로 하는 집적회로.
  5. 제 4 항에 있어서, 상기 제 1 행배열논리소자군(1a)에 포함된 상기 제1 및 제 2 부클럭구동회로(27a1,27a2)와 상기 제 2 행배열논리소자군(1b)에 포함된 상기 제1 및 제 2 부클럭구동회로(27b1,27b2)가 각각 상기 제1 및 제 2 주전원선 (9X,9Y)과 상기 제1 및 제 2 주접지선(13X,13Y)에 인접되는 상기 제1 및 제 2 행배열논리소자군(1a,1b)의 종단부에 배치된 것을 특징으로 하는 집적회로.
  6. 제 4 항에 있어서, 상기 클럭신호입력선(25X,25Y)과 상기 클럭신호출력단락선(35X,35Y)이 각각 상기 제1 및 제 2 행배열논리소자군(1a,1b)의 세로방향에서 수직방향을 따라 상기 제1 및 제 2 행배열논리소자군(1a,1b)에 포함된 상기 제1 및 제 2 부클럭구동회로(27a1,27a2 : 27b1,27b2)상에 배열된 것을 특징으로 하는 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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