JPH01246847A - 集積回路 - Google Patents

集積回路

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JPH01246847A
JPH01246847A JP63073285A JP7328588A JPH01246847A JP H01246847 A JPH01246847 A JP H01246847A JP 63073285 A JP63073285 A JP 63073285A JP 7328588 A JP7328588 A JP 7328588A JP H01246847 A JPH01246847 A JP H01246847A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はクロック信号を用いる集積回路装置例えば論理
ＬＳＩに係り、特にロウ構造を有するクロック信号によ
り制御される集積回路に関するものである。
（従来の技術） 第５図（ａ）　（ｂ）に示されるようなフリップフロッ
プ、レジスタ、ラッチ等の複数個の論理素子を内部に備
えた複数個のロウ１を有するロウ方式又催 に位置し、前記ＬＳＩの外縁部に入出カブロック／＼ ５か位置する。
第５図（ａ）　（ｂ）中の前記複数個のロウ１の存在部
分の拡大図は第６図に示される。この第６図に於いて、
前記各ロウ１は平行に配置され、前記複数個のロウ１に
は、前記入出力端５の一部である電源端子７を介して電
源電位に接続される１次電源配線９と、前記入出カブロ
ック５の一部である接地端子１１を介して基準電位に接
続（接地）される１次接地配線１３とが、それぞれ２次
電源配線１５及び２次接地配線１７を介して、接続され
る。
前記複数個のロウ１中の前記複数個の論理素子１９はク
ロック信号によって、駆動され、分割、駆動方式を用い
る場合、前記入出力端５の一部であるクロック信号入力
端子２１に１次のクロックドライバ２３の入力端がクロ
ック信号配線２４によって接続され、且つ前記−次クロ
ックドライバ２３の出力端は複数個の２次クロックドラ
イバ２７の入力端に前記クロック信号入力配線２５によ
って接続される。尚、前記複数個の２次クロックドライ
バ２７の駆動能力は前記１次クロックドライバ２３より
も通常は小さ（なっている。又、前記１次クロックドラ
イバ２３の電源端及び接地端はそれぞれ前記１次電源配
線９及び１次接地配線１３にそれぞれ前記２次電源配線
１５及び２次接地配線１７を介して、接続される。更に
前記複数個の２次クロックドライバ２７の出力端はクロ
ック信号出力配線２９を介して、各前記ロウ１中の前記
複数個の論理素子１９に接続される。
前記クロック信号入力配線２５の前記１次クロックドラ
イバ２３の出力端から前記複数個の２次クロックドライ
バ２７の入力端への配線距離は前に 前記クロック化う、配置こおける抵抗及び容量によって
、クロック信号のスキニーが発生することがあった。そ
してこのスキニーが発生することで、λ７ 前記複数個の２次りロックトライノ鋏は同期かとれなく
なり誤動作を起こすことがあった。
尚、本発明は同一発明者による同日出願の発明集積回路
と関連を有している。
（発明が解決しようとする課題） 上述したように第６図に示す従来の集積回路では、各２
次クロックドライバの負荷が不均一なため、クロック信
号の時間的な信号のズレであるスキニーが多いという課
題がある。
本発明は以上のような課題を解消するためになされたも
ので、それの目的とするところは、クロック信号を用い
るＬＳＩに於いてスキューの少ない集積回路を提供する
ことにある。
［発明の構成］ （課題を解決するための手段） この発明に於けるクロック信号により制御される集積回
路では、クロック信号を用いるＬＳＩに於いて、それぞ
れに複数個の論理素子が存在する複数個のロウ中の２次
クロックドライバの出力端を短絡するクロック信号出力
短絡配線を設ける。
（作　用） このように構成すれば、クロック信号を用いるＬＳＩに
於いて、クロック信号により制御される集積回路のクロ
ック信号のスキューを減少させることが可能である。
（実施例） 以下図面に示す実施例に基づいて本発明の詳細な説明す
る。本発明は、クロック信号を用いて複数個の論理素子
１９の同期をとるＬＳＩ３に関するもので特に第５図（
ａ）　（ｂ）に示されるようなロウ方式のＬＳＩ３に適
用される。すなわち、クロ場 ツク信号を使用し、第５図（ａ）に示されるロウ、を用
いたＬＳＩ及び第５図（ｂ）に示される複数個の０り、
から成るマクロブロックＲＡｋ１３１．ＲＯＭ３３等を
有するＬＳＩに適用できる。
まず、第１図に示される本発明の一実施例の構造を説明
する。第５図に示される入出力端５の一部 部であるクロック信号入力Ｅｉｉ、、２１にクロック信
号入力配線２５を介して１次クロックドライバ２３が接
続される。この１次クロック例ドライバ２３はインバー
タを有し、入力信号に応じた出力信号が出力される。フ
リップフロップ、レジスタ。
ラッチ等の複数個の論理素子１９を内部に有し長手方向
に関して平行に配置される複数個のロウ１中には入力電
位に応じた出力電位が出力され、インバータにより構成
される前記１次クロックドライバ２３よりも通常小さい
駆動能力を有する２次クロックドライバ２７が存在する
。前記２次クロックドライバ２７の入力端は前記１次ク
ロックドライバ２３の出力端に前記クロック信号入力配
線２５を介して接続される。又、複数の前記２次クロッ
クドライバ２７の出力端及び複数個の前記ロウ１中の複
数個の前記論理素子１９はクロック信号出力配線２９に
よって接続されている。更に、複数個の前記２次クロッ
クドライバの出力端は相互にクロック信号出力短絡配線
３５によって接続されている。又、前記複数個のロウ１
の長手方向に関して垂直に１次電源配線９及び１次接地
配線１３が接続される。前記１次電源配線９及び１次接
地配線１３は第５図中の入出力端５の一部である電源端
７及び接地端１１に接続され、且つ前記１次クロックド
ライバ２３の電源端及び接地端。
前記複数個の２次クロックドライバ２７の電源端及び接
地端、前記複数個の論理素子の電源端及び接地端に２次
電源配線１５及び２次接地配線１７を介して接続される
。
尚、前記１次電源配線９及び前記１次接地配線１３はど
ちらが前記ロウ１に近くても、同様の効果がある。
次に本実施例の効果を説明する。
本実施例では、複数個の前記二次りニックドライバ２３
の出力が短絡されている二とで、複数個の前記二次クロ
ックドライバ２３の負荷が均一化される状態となり、ク
ロック信号の時間的なズレであるスキューが軽減される
。最近では、ＬＳＩの大規模化、高速動作化によって、
安定な動作を保証するためにスキューが、少ないクロッ
ク信号の設計及びレイアット方法が必要であるので、本
実施例はＬＳＩの安定動作化に効果がある。
次に第２の実施例の構造を説明する。この第２の実施例
では、前記２次クロックドライバ２７が前記ロウ１の長
手方向に関して前記１次電源配線９側の端部に位置し、
前記クロック信号入力配線２５及び前記クロック信号出
力短絡配線３５が前記ロウ１の長手方向に関して垂直に
配置されることが第１の実施例と異なり、他は第１の実
施例と同様である。
次にこの第２の実施例の効果を説明する。この第２の実
施例では、前記第１の実施例の効果の他に、前記１次電
源配線９及び前記第１接地配線１３から、前記複数の２
次クロックドライバ２７までの距離が縮まり、配線上の
抵抗、容量及びインピーダンスか減少し、前記複数個の
論理素子１９の誤動作の原因であるクロック信号のスイ
ッチング時のノイズの発生を抑えることが可能となる。
、すなわち、クロック信号の立上り及び下降部分である
エツジに於いて、すべての前記２次ゆりロックトライバ
２７かスイッチング動作を行なう島ために、前記２次電
源配線１５及び前記２次接地配線１７上に多量の電流が
流れて、発生したノイズを減少させることに効果がある
。
又、前記１次クロックドライバ２３と前記複数個の２次
クロックドライバ２７の間の前記クロ・ツク信号入力配
線２５及び前記クロック信号出力短絡配線３５が前記複
数個のロウ１の長手方向に関して垂直に配置されること
で、前記複数個のロウ１相互間の空間中の前記クロック
信号入力配線２５の面積及び前記クロック信号出力短絡
配線３５の面積が縮小して、ＬＳＩの高集積化が促進さ
れ、これら配線２５．３５の抵抗、容量が減少し、これ
らの抵抗、容量によって発生していたＲＣ遅延であるス
キューが第１の実施例よりも更に減少する。
次に第３図に示される第３の実施例の構造を説つ四 明する。この第３の実施例では、前記複秋の２次クロッ
クドライバ２７が前記複数個のロウ１の長手方向に関し
て前記１次電源配線９及び前記１次傅 接地配°線１３に近い側の端部にあり、前記複す２次ク
ロックドライバ２７上に前記１次電源配線９及び前記１
次接地配線１３が位置している。更に、前記１次電源配
線９と前記１次接地配線１３の近傍にクロック信号入力
配線２５か位置し、前記２次クロックドライバ２７のイ
ンバータのソースが前記１次電源配線９．前記１次接地
配線１３に接続されている。上記以外の点は第２の実施
例と同じ構成を有している。
次にこの第３の実施例の効果を説明する。この第３の実
施例では、第２の実施例と同様の効果を有し、更に前記
１次電源配線９及び前記１次接地配線１３から前記複数
個の２次クロックドライバ２７までの距離が第２の実施
例以上に縮まり、前記複数個の論理素子１９の誤動作の
原因であるクロック信号のスイッチング時のノイズの発
生を第２の実施例以上に抑えることか可能となる。すな
わち、クロック信号の立上り及び下降部分であるエツジ
に於いて、すべての前記２次クロックドライバ２７がス
イッチング動作を行なうために、前記２次電源配線１５
及び前記２次接地配線１７上に多量の電流が流れて、発
生したノイズを第２の実施例以上に減少させることに効
果がある。更に、前記２次クロックドライバ２７上に前
記２次電源配線１５及び前記２次接地配線１７が位置す
ることから、素子面積縮小の効果がある。
次に第４図に示される第４の実施例の構造を説明する。
この第４の実施例では、前記複数個のロウ１各々につい
て２つの前記２次クロックドライ１０醜 バ２７が前記複すロウ１の長手方向に関して、両端部に
配置される。又、２つの前記２次クロックドライバ２７
上には、各々第３の実施例と同様に前記１次電源配線９
．前記１次接地配線１３゜前記クロック信号入力配線２
５及びクロック信号イ廊 出力短絡配線３５が前記復路３ロウ１の長手方向に関し
て垂直に直線状に配置される。更に前記複数個の論理素
子１９は２つの前記１次電源配線９゜前記１次接地配線
１３へそれぞれ、前記２次電源配線９．前記２次接地配
線１３を介して接続される。
次にこの第４の実施例の効果を説明する。まず、：５ １つのロウ１中の論理素毛の負荷が大きくても影響か小
さくなる効果がある。又この第４の実施例では、前記第
３の実施例効果の他に、前記複数個のロウ１の各々に含
まれる、前記２次クロックドライバ２７の数は前記複数
個のロウ１中のゲートの数や負荷の大きさ等によって、
スキューを軽減するのに最適な数を設定することが可能
であるということがある。すなわち第４の実施例では、
複数個の前記ロウ１の各々に２つの前記２次クロックド
ライバ２７が設けられているか、この変形例として前記
２次クロックドライバ２７の複数個の前記ロウ１の各々
に含まれる数は２つに限られることはなく、スキューを
軽減するのに適当な個数を選ぶことができる。
以上４つの実施例について説明したが、本発明はこれら
に限られるものではなく、例えば前記２次クロックドラ
イバ２７はすべての前記複数個のロウ１に設定する必要
はなく、数ロウ間隔で、前記２次クロックドライバ２７
を配置することが可能である。
上記のような２次クロックドライバ２７は自動設計によ
って配置可能であり、且つ手作業によっても少ない工程
数で配置可能である。
以上説明した４つの実施例では、いずれも前記２次クロ
ックドライバ２７のクロック信号出力端を短絡したこと
で、前記複数個のロウ１相互間のクロック信号の時間的
な遅延であるスキニーを減少させ、安定なＬＳＩ動作を
保証するクロック信号配線構造を提供している。
［発明の効果コ 本発明は以上説明したように、クロック信号を用いるＬ
ＳＩに於いて、クロック信号によって発生するスキュー
を小さくし、特に安定な動作を保証するクロック信号に
より制御される集積回路を提供することができる。
【図面の簡単な説明】
第１図は本発明の第１実施例である２次クロックドライ
バを有する複数個のロウのブロック図。 第２図は本発明の第２実施例である２次クロックドライ
バを有する複数個のロウのブロック図、第３図は本発明
の第３実施例である２次クロックドライバを有する複数
個のロウのブロック図、第４図は本発明の第４実施例で
ある２次クロックドライバを有する複数個のロウのブロ
ック図、第５図（ａ）は複数個のロウを内部に存するロ
ウ方式ＬＳＩのブロック図、第５図（ｂ）は複数個のロ
ウから構成されるマクロブロックを内部に有するマクロ
ブロック方式ＬＳＩのブロック図、第６図は従来の技術
である２次クロックドライバを有する複数個のロウのブ
ロック図である １・・・ロウ、９・・・１次電源配線。 １３・・・１次接地配線、１５・・・２次電源配線。 １７・・・２次接地配線、１９・・・論理素子。 ２３・・・１次クロックドライバ。 ２５・・・クロック信号入力配線。 ２７・・・２次クロックドライバ。 ２９・・・クロック信号出力配線。 ３５・・・クロック信号出力短絡配線

Claims (4)

    【特許請求の範囲】
  1. （１）電源電位に接続される１次電源配線と、基準電位
    に接続される１次接地配線と、 電源端及び接地端が前記１次電源配線及び１次接地配線
    に接続され、且つクロック信号入力端にクロック信号が
    入力される１次クロックドライバと、 前記１次クロックドライバに接続させるクロック信号入
    力配線と、 前記１次電源配線に接続される第１の２次電源配線と、 前記１次接地配線に接続される第１の２次接地配線と、 クロック信号入力端が前記クロック信号入力配線を介し
    て前記１次クロックドライバに接続され、電源端が前記
    第１の２次電源配線に接続され、且つ接地端が前記第１
    の２次接地配線に接続される第１の２次クロックドライ
    バと、前記クロック信号によって同期が行なわれ、且つ
    前記１次電源配線及び前記１次接地配線に接続される第
    １の複数個の論理素子とを有する第１ロウと、 前記１次電源配線に接続される第２の２次電源配線と、 前記１次接地配線に接続される第２の２次接地配線と、 クロック信号入力端が前記クロック信号入力配線を介し
    て前記１次クロックドライバに接続され電源端が前記第
    ２の２次電源配線に接続され、且つ接地端が前記第２の
    ２次接地配線に接続される第２の２次クロックドライバ
    と、前記クロック信号によって同期が行なわれ、且つ前
    記１次電源配線及び前記１次接地配線に接続される第２
    の複数個の論理素子とを有し、前記第１ロウの長手方向
    に関して前記第１ロウと平行に配置される第２ロウと、 前記第１の２次クロックドライバ及び前記第２の２次ク
    ロックドライバのクロック信号出力端に接続されるクロ
    ック信号出力短絡配線と、 前記クロック信号出力短絡配線に接続される第１のクロ
    ック信号出力配線と、 前記クロック信号出力短絡配線に接続される第２のクロ
    ック信号出力配線と、 を備えることを特徴とするクロック信号により制御され
    る集積回路。
  2. （２）前記第１の２次クロックドライバ及び前記第２の
    ２次クロックドライバがそれぞれ前記第１及び第２ロウ
    の長手方向に関して前記１次電源配線及び前記１次接地
    配線に近い端部にあることを特徴とする請求項（１）記
    載のクロック信号により制御される集積回路。
  3. （３）前記１次電源配線及び前記１次接地配線が前記第
    １ロウ及び第２ロウの長手方向に関して垂直に配置され
    、且つ前記第１の２次クロックドライバ及び第２の２次
    クロックドライバの上方に位置することを特徴とする請
    求項（２）記載のクロック信号により制御される集積回
    路。
  4. （４）電源電位に接続される第１の１次電源配線と、 基準電位に接続される第１の１次接地配線と、電源端及
    び接地端が前記第１の１次電源配線及び前記第１の１次
    接地配線に接続され、且つクロック信号入力端にクロッ
    ク信号が入力される１次クロックドライバと、 前記１次クロックドライバに接続される第１のクロック
    信号入力配線と、 前記第１の１次電源配線に接続される第１の２次電源配
    線と、 前記第１の１次接地配線に接続される第１の２次接地配
    線と、 電源電位に接続される第２の１次電源配線と、基準電位
    に接続される第２の１次接地配線と、前記１次クロック
    ドライバに接続される第２のクロック信号入力配線と、 前記第２の１次電源配線に接続される第２の２次電源配
    線と、 前記第２の１次接地配線に接続される第２の２次接地配
    線と、 クロック信号入力端が前記第１のクロック信号入力配線
    を介して前記１次クロックドライバに接続され、電源端
    が前記第１の２次電源配線に接続され、且つ接地端が前
    記第１の２次接地配線に接続される第１の２次クロック
    ドライバと、前記クロック信号によって同期が行なわれ
    、且つ前記１次電源配線及び前記１次接地配線に接続さ
    れる第１の複数個の論理素子と、クロック信号入力端が
    前記第２のクロック信号入力配線を介して前記１次クロ
    ックドライバに接続され、電源端が前記第２の２次電源
    配線に接続され、且つ接地端が前記第２の２次接地配線
    に接続される第２の２次クロックドライバと、前記クロ
    ック信号によって同期が行なわれ、且つ前記第２の１次
    電源配線及び前記第２の１次接地配線に接続される第２
    の複数個の論理素子とを有する第１ロウと、 前記第１の１次電源配線に接続される第２の２次電源配
    線と、 前記第１の１次接地配線に接続される第３の２次接地配
    線と、 前記第２の１次電源配線に接続される第４の２次電源配
    線と、 前記第２の１次接地配線に接続される第４の２次接地配
    線と、 クロック信号入力端が前記第１のクロック信号入力配線
    を介して、前記１次クロックドライバに接続され、電源
    端が前記第３の２次電源配線に接続され、且つ接地端が
    前記第３の２次接地配線に接続される第３の２次クロッ
    クドライバと、前記クロック信号によって同期が行なわ
    れ、且つ前記第１の１次電源配線及び前記第１の１次接
    地配線に接続される第３の複数個の論理素子と、クロッ
    ク信号入力端が前記第２のクロック信号入力配線を介し
    て前記第２の１次クロックドライバに接続され、電源端
    が前記第４の２次電源配線に接続され、且つ接地端が前
    記第４の２次接地配線に接続される第４の２次クロック
    ドライバと、前記クロック信号によって同期が行なわれ
    、且つ前記第２の１次電源配線及び前記第２の１次接地
    配線に接続される第４の複数個の論理素子とを有する第
    ２ロウと、 前記第１の２次クロックドライバ及び前記第３の２次ク
    ロックドライバのクロック信号出力端に接続される第１
    のクロック信号出力短絡配線と、前記第２の２次クロッ
    クドライバ及び前記第４の２次クロックドライバのクロ
    ック信号出力端に接続される第２のクロック信号出力短
    絡配線と、前記第１のクロック信号出力短絡配線に接続
    される第１のクロック信号出力配線と、 前記第２のクロック信号出力短絡配線に接続される第２
    のクロック信号出力配線と、 前記第１のクロック信号出力短絡配線に接続される第３
    のクロック信号出力配線と、 前記第２のクロック信号出力短絡配線に接続される第４
    のクロック信号出力配線と を備え、前記第１の１次電源配線及び第２の１次電源配
    線及び前記第１の１次電源配線及び第２の１次接地配線
    が前記第１ロウ及び第２ロウの長手方向に関して垂直に
    配置され、前記第１の２次クロックドライバ及び第３の
    ２次クロックドライバか、前記第１の１次電源配線及び
    前記第１の１次接地配線に近い前記第１ロウ及び第２ロ
    ウの端部にそれぞれ配置され、且つ前記第２の２次クロ
    ックドライバ及び第４の２次クロックドライバが前記第
    ２の１次電源配線及び前記第２の１次接地配線に近い前
    記第１ロウ及び第２ロウの端部にそれぞれ配置されるこ
    とを特徴とするクロック信号により制御される集積回路
    。
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