JP2004103770A - 半導体装置 - Google Patents

Abstract

【課題】プロセスの微細化を進めても十分な配線ピッチを確保して微細化と動作の性能向上とを両立することのできる半導体装置を実現する。
【解決手段】ワード線の裏打ち配線層として第１〜第４の４層の配線層を用い、メモリサブアレイ部では、ワード線ＷＬ（ｎ）〜ＷＬ（ｎ＋３）が４本配置される領域内で、第１〜第４配線層の各層に裏打ち配線ＷＬａ（ｎ）〜ＷＬａ（ｎ＋３）をそれぞれ１本ずつ配置することで、裏打ち配線のピッチをワード線ピッチの４倍にできる。ワード線裏打ち部では、第１配線層にまで引き下げた裏打ち配線ＷＬａ（ｎ）〜ＷＬａ（ｎ＋３）を、ワード線ＷＬ（ｎ）〜ＷＬ（ｎ＋３）に接続するとともに、最上層の第４配線層へ接続変更し、さらに元の配線層へたどり着くまで接続変更を行う。このワード線裏打ち部では各層における裏打ち配線のピッチをワード線ピッチの２倍にできる。
【選択図】　　　　図２

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものである。
【０００２】
【従来の技術】
半導体装置においては、そのデザインルールの微細化が進むにつれて、メモリセルのワード線（通常はポリシリコン配線）の配線ピッチに対し、裏打ちに用いる金属配線の配線ピッチの方が大きくなってきている。
【０００３】
裏打ちに用いる金属配線の配線ピッチがワード線の配線ピッチより大きいと、どんなにワード線を微細化することができても、裏打ちに用いる金属配線の配線ピッチが大きいために結果としてワード線の配線ピッチをつめることができないことから、裏打ち金属配線を設ける代わりにワード線を多分割してメモリセル間にサブロウデコーダ回路を設けた階層ワード線方式が使われるようになっている。また、ワード線裏打ち方式において、ワード線を裏打ちする２本の金属配線につき２層の金属配線層に１本ずつ配線することにより配線ピッチを緩和しているものもある（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２０００−３０７０７５号公報（第２−７頁）
【０００５】
【発明が解決しようとする課題】
しかし、前述の階層ワード線方式では、メモリサブアレイ上は微細なポリシリコンゲートのみで配線されていることから、サブワード線駆動回路から遠い所のサブワード線の立ち上がりが遅いという課題があった。
【０００６】
また、先に述べた金属配線を２層に分けて配線するワード線裏打ち方式では、プロセスの微細化が進むと十分な配線幅と配線間隔（以下、配線幅寸法と配線間隔寸法とを加えたものを配線ピッチという。）を確保することが困難になり、チップ動作の性能向上を図ることができなくなってしまう。
【０００７】
以上の問題点は、メモリのデータ線に関しても同様に当てはまり、微細化に伴う配線ピッチの縮小が性能に及ぼす影響は無視できなくなってきている。
【０００８】
本発明の目的は、このような問題点を解決するため、プロセスの微細化を進めても十分な配線ピッチを確保して微細化と動作性能の向上とを両立することのできる半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、本発明の請求項１記載の半導体装置は、３本以上の複数の配線と、複数の配線の配線材料と比べて抵抗の低い配線材料で構成され複数の配線と対応する複数の裏打ち配線と、複数の配線を形成した単一の配線層と、複数の裏打ち配線を形成した複数の裏打ち配線層と、複数の配線と複数の裏打ち配線とを接続するために単一の配線層および複数の裏打ち配線層に形成された接続領域とを備え、複数の裏打ち配線層は、複数の裏打ち配線と同数で、各裏打ち配線は、接続領域にて他のすべての裏打ち配線層に接続変更されるとともに対応する配線と接続され、各裏打ち配線は、接続領域内の各裏打ち配線層にて２本のライン上に配線されたことを特徴とする。
【００１０】
請求項１記載の発明によれば、低抵抗な裏打ち配線を３層以上の配線層に分割して配線することで、高抵抗でグローバルな配線のピッチ緩和を実現できると同時に、低抵抗な裏打ち配線と高抵抗な配線の接続領域に関しても、接続した配線を順に最上層に引き上げる構成にすることで、接続領域における配線ピッチの緩和が実現可能となる。したがって、微細化が進んでも裏打ち配線の配線ピッチを緩和できることにより、配線間容量を低減でき、配線遅延を増大させることなく、微細化と動作性能の向上とを両立することができる。
【００１１】
また、本発明の請求項２記載の半導体装置は、マトリクス状に配置された複数のワード線の各々および複数のビット線の各々と接続された複数のメモリセルを有したメモリセルアレイと、複数のワード線の各々に出力するワード線駆動回路と、複数のワード線と比べて抵抗が低く、複数のワード線と対応する複数の裏打ち配線と、メモリセルアレイを分割するように配置され、複数のワード線と複数の裏打ち配線とを接続するための裏打ち領域とを備え、複数の裏打ち配線はＮ層（Ｎは３以上）の裏打ち配線層で形成され、隣接するＮ本のワード線に対応する裏打ち配線のそれぞれは、メモリセルアレイ上で異なる裏打ち配線層にて１本ずつ配線され、裏打ち領域にて他のすべての裏打ち配線層に接続変更されるとともに対応するワード線と接続され、裏打ち領域内の裏打ち配線は各裏打ち配線層にて２本のライン上に配線されたことを特徴とする。
【００１２】
請求項２記載の発明によれば、裏打ち配線を３層以上の配線層に分割して配線することで、裏打ち配線の配線ピッチを裏打ち領域ではワード線ピッチの２倍とし、メモリセルアレイ上ではワード線ピッチの（裏打ち配線層数）倍にすることが可能となる。したがって、微細化が進んでも裏打ち配線の配線ピッチを緩和できることにより、配線間容量を低減でき、ワード線の立ち上がり時間を早くすることができ、微細化と動作性能の向上とを両立することができる。
【００１３】
本発明の請求項３記載の半導体装置は、マトリクス状に配置された複数のワード線の各々および複数のビット線の各々と接続された複数のメモリセルを有したメモリセルアレイと、複数のワード線の各々に出力するワード線駆動回路と、
複数のワード線と比べて抵抗が低く、複数のワード線と対応する複数の裏打ち配線と、メモリセルアレイを分割するように配置され、複数のワード線と複数の裏打ち配線とを接続するための裏打ち領域とを備え、複数の裏打ち配線は上層，中間層および下層の３層の裏打ち配線層で形成され、隣接する４本のワード線に対応する裏打ち配線は、メモリセルアレイ上で上層配線層と下層配線層の２層に２本ずつ配線され、裏打ち領域では、上層配線層と下層配線層の２層に２本ずつ配線されるとともに対応するワード線と接続され、かつ下層配線層に配線される２本のうちの一本の裏打ち配線の一部は中間配線層で配線されたことを特徴とする。
【００１４】
請求項３記載の発明によれば、裏打ち配線をメモリセルアレイ上では２層、裏打ち領域では３層の配線層に分割して配線することで、裏打ち配線の配線ピッチをワード線ピッチの２倍にすることが可能となる。したがって、微細化が進んでも裏打ち配線の配線ピッチを緩和できることにより、配線間容量を低減でき、ワード線の立ち上がり時間を早くすることができ、微細化と動作性能の向上とを両立することができる。また、中間配線層は裏打ち領域のみで裏打ち配線に使用することから、メモリセルアレイ上では中間配線層をデータ線などの他の配線に使用することができる。
【００１５】
請求項４記載の半導体装置は、マトリクス状に配置された複数のサブワード線の各々および複数のビット線の各々に接続された複数のメモリセルを有した複数のメモリサブアレイと、複数のサブワード線の各々に出力する複数のサブワード線駆動回路と、複数のサブワード線と比べて抵抗が低く、複数のサブワード線に対応する複数の裏打ち配線と、メモリサブアレイの両側に配置されこのメモリサブアレイのサブワード線を１本おきに駆動する一対のサブワード線駆動回路とメモリサブアレイとの間に配置され、複数のサブワード線と複数の裏打ち配線とを接続するための裏打ち領域とを備え、複数の裏打ち配線はＮ層（Ｎは２以上）の裏打ち配線層で形成され、隣接するＮ本のサブワード線に対応する裏打ち配線のそれぞれは、メモリサブアレイ上で異なる裏打ち配線層にて１本ずつ配線され、メモリサブアレイの両側に配置された裏打ち領域にて対応するサブワード線と接続されたことを特徴とする。
【００１６】
請求項４記載の発明によれば、メモリサブアレイの両側に裏打ち領域を配置し裏打ち配線を３層以上の配線層に分割して配線することで、裏打ち配線の配線ピッチをサブワード線ピッチの（裏打ち配線層数）倍にすることが可能となる。したがって、微細化が進んでも裏打ち配線の配線ピッチを緩和できることにより、配線間容量を低減でき、サブワード線の立ち上がり時間を早くすることができ、微細化と動作性能の向上とを両立することができる。
【００１７】
請求項５記載の半導体装置は、マトリクス状に配置された複数のサブワード線の各々および複数のビット線の各々に接続された複数のメモリセルを有した複数のメモリサブアレイと、複数のサブワード線の各々に出力する複数のサブワード線駆動回路と、複数のサブワード線と比べて抵抗が低く、複数のサブワード線に対応する複数の裏打ち配線と、メモリサブアレイの両側に配置されこのメモリサブアレイのサブワード線を１本おきに駆動する一対のサブワード線駆動回路とメモリサブアレイとの間に配置され、複数のサブワード線と複数の裏打ち配線とを接続するための裏打ち領域とを備え、複数の裏打ち配線はＮ層（Ｎは２以上）の裏打ち配線層で形成され、隣接するＮ本のサブワード線に対応する裏打ち配線のそれぞれは、メモリサブアレイ上で異なる裏打ち配線層にて１本ずつ配線され、一対のうちそれぞれの裏打ち配線に対応するサブワード線を駆動する一のサブワード線駆動回路内にて対応するサブワード線と接続され、かつ他のサブワード線駆動回路と隣接する裏打ち領域にて対応するサブワード線に接続されたことを特徴とする。
【００１８】
請求項５記載の発明によれば、メモリサブアレイの両側に裏打ち領域を配置し裏打ち配線を２層以上の配線層に分割して配線することで、裏打ち配線の配線ピッチをメモリサブアレイ上でサブワード線ピッチの（裏打ち配線層数）倍にすることが可能となる。したがって、微細化が進んでも裏打ち配線の配線ピッチを緩和できることにより、配線間容量を低減でき、サブワード線の立ち上がり時間を早くすることができ、微細化と動作性能の向上とを両立することができる。
【００１９】
本発明の請求項６記載の半導体装置は、マトリクス状に配置された複数のサブワード線の各々および複数のビット線の各々に接続された複数のメモリセルを有した複数のメモリサブアレイと、複数のサブワード線の各々に出力する複数のサブワード線駆動回路と、複数のサブワード線と比べて抵抗が低く、複数のサブワード線に対応する複数の裏打ち配線と、メモリサブアレイの両側に配置されこのメモリサブアレイのサブワード線を１本おきに駆動する一対のサブワード線駆動回路とメモリサブアレイとの間に配置され、複数のサブワード線と複数の裏打ち配線とを接続するための第１の裏打ち領域と、メモリサブアレイを分割するようにメモリサブアレイの中央部に配置され、複数のワード線と複数の裏打ち配線とを接続するための第２の裏打ち領域とを備え、複数の裏打ち配線はＮ層（Ｎは２以上）の裏打ち配線層で形成され、隣接する２×Ｎ本のサブワード線に対応する裏打ち配線のうち、一対のうち一のサブワード線駆動回路で駆動されるサブワード線と対応する裏打ち配線のそれぞれは、メモリサブアレイ上で異なる裏打ち配線層にて１本ずつ配線され、一のサブワード線駆動回路と隣接する第１の裏打ち領域にて対応するサブワード線に接続されるとともに第２の裏打ち領域にて対応するサブワード線に接続され、かつ第２の裏打ち領域から他のサブワード線駆動回路側へは配線しないことを特徴とする。
【００２０】
請求項６記載の発明によれば、Ｎ層の配線層を用いて裏打ち配線を形成するとともに、メモリサブアレイの両側に第１の裏打ち領域を配置するとともにメモリサブアレイの中央部に第２の裏打ち領域を配置しているため、裏打ち配線の長さを半分にして、各配線層にて裏打ち配線同士が入り組まないようにでき、Ｎ層の裏打ち配線層を用いることで裏打ち配線の配線ピッチをサブワード線ピッチの２Ｎ倍にすることが可能となる。したがって、微細化が進んでも裏打ち配線の配線ピッチを緩和できることにより、配線間容量を低減でき、サブワード線の立ち上がり時間を早くすることができ、微細化と動作性能の向上とを両立することができる。
【００２１】
本発明の請求項７記載の半導体装置は、マトリクス状に配置された複数のサブワード線の各々および複数のビット線の各々に接続された複数のメモリセルを有した複数のメモリサブアレイと、複数のサブワード線の各々に出力する複数のサブワード線駆動回路と、複数のサブワード線と比べて抵抗が低く、複数のサブワード線に対応する複数の裏打ち配線と、メモリサブアレイの両側に配置されこのメモリサブアレイのサブワード線を１本おきに駆動する一対のサブワード線駆動回路とメモリサブアレイとの間に配置され、複数のサブワード線と複数の裏打ち配線とを接続するための第１の裏打ち領域と、メモリサブアレイを分割するようにメモリサブアレイの中央部に配置され、複数のサブワード線と複数の裏打ち配線とを接続するための第２の裏打ち領域とを備え、複数の裏打ち配線は１層の裏打ち配線層で形成され、隣接する２本のサブワード線に対応する裏打ち配線のうち、一対のうち一のサブワード線駆動回路で駆動されるサブワード線と対応する裏打ち配線は、メモリサブアレイ上で裏打ち配線層にて配線され、一のサブワード線駆動回路と隣接する第１の裏打ち領域にて対応するサブワード線に接続されるとともに第２の裏打ち領域にて対応するサブワード線に接続され、かつ第２の裏打ち領域から他のサブワード線駆動回路側へは配線しないことを特徴とする。
【００２２】
請求項７記載の発明によれば、１層の配線層を用いて裏打ち配線を形成するとともに、メモリサブアレイの両側に第１の裏打ち領域を配置するとともにメモリサブアレイの中央部に第２の裏打ち領域を配置しているため、裏打ち配線の長さを半分にして、各配線層にて裏打ち配線同士が入り組まないようにでき、裏打ち配線の配線ピッチをサブワード線ピッチの２倍にすることが可能となる。したがって、微細化が進んでも裏打ち配線の配線ピッチを緩和できることにより、配線間容量を低減でき、サブワード線の立ち上がり時間を早くすることができ、微細化と動作性能の向上とを両立することができる。
【００２３】
本発明の請求項８記載の半導体装置は、請求項６または７記載の半導体装置において、一対のサブワード線駆動回路のうち少なくとも一方は、その両側にメモリサブアレイが配置され両側のメモリサブアレイのサブワード線を１本おきに駆動する両側サブワード線駆動回路であり、両側サブワード線駆動回路の一方の側の第１の裏打ち領域に代えて配線変更領域を設け、両側サブワード線駆動回路の他方の側の第１の裏打ち領域にて裏打ち配線を対応するサブワード線に接続するとともに両側サブワード線駆動回路で使用されていない配線層を用いた配線に接続変更し、この接続変更した配線で両側サブワード線駆動回路を通過させ、配線変更領域で第２の裏打ち領域にて対応するサブワード線に接続された裏打ち配線と接続されたことを特徴とする。
【００２４】
請求項８記載の発明によれば、請求項６または７と同様の効果が得られる他、おいて、第１の裏打ち領域をサブワード線駆動回路の片方のみと、もう片方は配線変更領域としてサブワード線と裏打ち接続しないため、配線変更領域はメモリサブアレイ上に配置することができる。したがって、裏打ち領域を削減し、チップ面積の増大を抑えることができる。
【００２５】
本発明の請求項９記載の半導体装置は、マトリクス状に配置された複数のワード線の各々および複数のビット線の各々と接続された複数のメモリセルを有したメモリセルアレイと、複数のビット線各々に対応して設けられる複数のセンスアンプ回路と、複数のセンスアンプ回路の各々に対応して接続された複数のデータ線と、メモリセルアレイを分割するように配置され、複数のセンスアンプ回路を有したセンスアンプ回路領域とを備え、複数のデータ線はＮ層（Ｎは３以上）の配線層で形成され、隣接するＮ個のセンスアンプ回路に対応するデータ線のそれぞれは、メモリセルアレイ上で異なる配線層にて１本ずつ配線され、センスアンプ回路領域にて他のすべての配線層に接続変更されるとともに対応するセンスアンプ回路と接続され、センスアンプ回路領域内のデータ線は各配線層において２本のライン上に配線されたことを特徴とする。
【００２６】
請求項９記載の発明によれば、データ線を３層以上の配線層に分割して配線することで、データ線の配線ピッチをセンスアンプ回路領域では分割しない場合の２倍とし、メモリセルアレイ上では分割しない場合の（分割配線層数：Ｎ）倍にすることが可能となる。したがって、微細化が進んでもデータ線の配線ピッチを緩和できることにより、配線間容量を低減でき、データ線の配線遅延を少なくすることができ、微細化と動作性能の向上とを両立することができる。
【００２７】
本発明の請求項１０記載の半導体装置は、マトリクス状に配置された複数のワード線の各々および複数のビット線の各々と接続された複数のメモリセルを有したメモリセルアレイと、複数のビット線各々に対応して設けられる複数のセンスアンプ回路と、複数のセンスアンプ回路の各々に対応して接続された複数のデータ線と、メモリセルアレイを分割するように配置され、複数のセンスアンプ回路を有したセンスアンプ回路領域とを備え、複数のデータ線は上層，中間層および下層の３層の配線層で形成され、隣接する４個のセンスアンプ回路に対応するデータ線は、メモリセルアレイ上で上層配線層と下層配線層の２層に２本ずつ配線され、センスアンプ回路領域では、上層配線層と下層配線層の２層に２本ずつ配線されるとともに対応するセンスアンプ回路と接続され、かつ下層配線層に配線される２本のうちの一本のデータ線の一部は中間配線層で配線されたことを特徴とする。
【００２８】
請求項１０記載の発明によれば、データ線をメモリセルアレイ上では２層、裏打ち領域では３層の配線層に分割して配線することで、データ線の配線ピッチを分割しない場合の２倍にすることが可能となる。したがって、微細化が進んでもデータ線の配線ピッチを緩和できることにより、配線間容量を低減でき、データ線の配線遅延を少なくすることができ、微細化と動作性能の向上とを両立することができる。また、中間配線層はセンスアンプ回路領域のみでデータ線に使用することから、メモリセルアレイ上の中間配線層をワード線や電源線などの他の信号配線に使用することが可能となる。
【００２９】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照しながら説明する。
【００３０】
（第１の実施の形態；請求項１，２に関連）
図１は、本発明の第１の実施の形態における半導体装置の配置概念図である。図１のメモリセルアレイ左端部にあるワード線駆動回路の出力は、ワード線ＷＬと裏打ち配線ＷＬａに接続され、これらの信号線はメモリセルアレイ上に配置されている。メモリセルアレイは決まったメモリセルの個数ごと（２５６ｋｂｉｔや６４ｋｂｉｔなど）にメモリサブアレイに分割されており、メモリサブアレイとメモリサブアレイとの間にワード線ＷＬと裏打ち配線ＷＬａとを接続するためのワード線裏打ち部を設けている。図示されていないが、各メモリサブアレイには、マトリクス状に配置された複数のワード線ＷＬの各々および複数のビット線の各々と接続された複数のメモリセルを備えている。
【００３１】
図２は、本発明の第１の実施の形態における半導体装置の要部構成を示す概念図である。図２においては、下層から順にゲート電極配線層，第１配線層，第２配線層，第３配線層，第４配線層が設けられており、図２中に示された丸は、配線の接続箇所を示し、ワード線裏打ち部において、丸と丸とを繋ぐ太線は、上層と下層との配線間をその間の層間絶縁膜に形成された接続孔を介して接続したコンタクト部分と、ワード線ＷＬ（ｎ）〜ＷＬ（ｎ＋３）の並び方向の向きに形成される層間絶縁膜上の配線部分（この配線部分がない場合もある）とを合わせて、区別せずに示している。また、第４配線層にて配線を示す破線が、平行な２本のライン（図示せず）上に配置されているが、これは、平面的に見た（上から見た）配線の配置状態を示し、第３，第２，第１配線層およびゲート電極配線層についても同様に示されている。なお、後述する各実施の形態における要部構成を示す概念図についても同様の方法で示している。
【００３２】
図２において、ＷＬ（ｎ）〜ＷＬ（ｎ＋３）はメモリセルのワード線であり（ｎは０以上の４の倍数）、低抵抗な金属配線等よりも幅が微細でシート抵抗値の高いポリシリコン等からなるゲート電極配線で形成されている。
【００３３】
また、低抵抗の金属配線等をワード線の裏打ち配線ＷＬａ（ｎ）〜ＷＬａ（ｎ＋３）として第１配線層〜第４配線層の各層に配置している。
【００３４】
メモリサブアレイ部では、ＷＬａ（ｎ）を第１配線層に、ＷＬａ（ｎ＋１）を第２配線層に、ＷＬａ（ｎ＋２）を第３配線層に、ＷＬａ（ｎ＋３）を第４配線層にそれぞれ低抵抗の裏打ち配線として配置している。
【００３５】
すなわち、メモリサブアレイ部では、ゲート電極配線層にワード線ＷＬ（ｎ）〜ＷＬ（ｎ＋３）が４本配置される領域内で、第１配線層〜第４配線層の各層に裏打ち配線ＷＬａ（ｎ）〜ＷＬａ（ｎ＋３）がそれぞれ１本ずつ配置される構成となるため、裏打ち配線はワード線ピッチの４倍の配線ピッチを各配線層にて実現することができ、裏打ち配線の配線ピッチを緩和することができる。
【００３６】
以下に、ワード線裏打ち部での裏打ち配線の接続変更およびワード線の裏打ち接続について説明する。まず、第１配線層の裏打ち配線ＷＬａ（ｎ）を、ゲート電極配線層のワード線ＷＬ（ｎ）に接続するとともに最上層の第４配線層へ接続変更する。その第４配線層から第３配線層へ接続変更し、以下順次下層の配線層へ接続変更を繰り返し、第１配線層へたどり着くまで接続変更を行う。
【００３７】
第２配線層〜第４配線層の裏打ち配線ＷＬａ（ｎ＋１）〜ＷＬａ（ｎ＋３）については、それぞれ順次下層の配線層へ接続変更して第１配線層まで引き下げ、さらにゲート電極配線層のワード線ＷＬ（ｎ＋１）〜ＷＬ（ｎ＋３）と接続する。
【００３８】
例えば、第２配線層の裏打ち配線ＷＬａ（ｎ＋１）を第１配線層に接続変更し、第１配線層に接続変更された裏打ち配線ＷＬａ（ｎ＋１）をゲート電極配線層のワード線ＷＬ（ｎ＋１）と接続する。同様のことを第４配線層の裏打ち配線ＷＬａ（ｎ＋３）がゲート電極配線層のワード線ＷＬ（ｎ＋３）と接続されるまで配線の接続変更を繰り返すことで、全てのワード線に対して、低抵抗の裏打ち配線を接続する。
【００３９】
そして、第１配線層へ接続変更された裏打ち配線ＷＬａ（ｎ＋１）〜ＷＬａ（ｎ＋３）は、前述のようにワード線に接続されるとともに、最上層の第４配線層へ接続変更され、第４配線層に接続変更された裏打ち配線ＷＬａ（ｎ＋１）〜ＷＬａ（ｎ＋３）をそれぞれ順次下層の配線層へ接続変更してそれぞれ元の配線層に至るまで接続変更をする。
【００４０】
このように、ワード線裏打ち部では、第１配線層にまで順次引き下げた裏打ち配線ＷＬａ（ｎ）〜ＷＬａ（ｎ＋３）を、ワード線ＷＬ（ｎ）〜ＷＬ（ｎ＋３）に接続するとともに、最上層の第４配線層へ接続変更し、さらに元の配線層へたどり着くまで接続変更を行う構成により、第１〜第４配線層の各層において、ワード線が４本存在する領域中に、裏打ち配線を２本のライン上に配線することになる。したがって、各層における裏打ち配線のピッチをワード線ピッチの２倍にできる。
【００４１】
図３〜図６は本実施の形態における配線の配置を示す平面図である。図３はゲート電極配線層と第１配線層の配線を示し、これらの配線層間のコンタクトをＣ１で示す。図４は第１配線層と第２配線層の配線を示し、これらの配線層間のコンタクトをＣ２で示す。図５は第２配線層と第３配線層の配線を示し、これらの配線層間のコンタクトをＣ３で示す。図６は第３配線層と第４配線層の配線を示し、これらの配線層間のコンタクトをＣ４で示す。
【００４２】
以上のように、メモリサブアレイ部では第１配線層〜第４配線層の各層における裏打ち配線の配線ピッチをワード線ピッチの４倍とすることができ、また、ワード線裏打ち部では第１配線層〜第４配線層の各層における裏打ち配線の配線ピッチをワード線ピッチの２倍とすることができ、その結果、各配線層における裏打ち配線の配線ピッチを緩和することができる。つまり、裏打ち配線ＷＬａを設けてワード線ＷＬの配線負荷を低減しつつ、プロセスの微細化が進むこと等によってワード線ＷＬのピッチよりも裏打ち配線ＷＬａのピッチを緩和する必要が生じた場合は、本構成を採用することによって各配線層における裏打ち配線の配線ピッチをワード線の配線ピッチの２倍に相当する寸法で実現することができ、各配線層における裏打ち配線の配線ピッチを緩和可能である。
【００４３】
このように、ワード線のピッチに比べ、また、裏打ち配線を単層で配線したときと比べて、裏打ち配線のピッチを緩和することができ、配線間容量を低減し、ワード線の立ち上がり時間を早くすることができるため、装置の微細化と動作性能の向上との両立を図ることができる。
【００４４】
なお、第１の実施の形態では、ワード線４本に対して裏打ち配線層を４層使用し、メモリサブアレイ部での配線ピッチを従来の配線ピッチと比べて４倍にして配線ピッチを緩和していたが、これに制限されるものでなく、配線層が３層以上の場合であれば、同様にしてメモリサブアレイ部において配線ピッチを配線層数倍にまで緩和することが可能である。
【００４５】
（第２の実施の形態；請求項３に関連）
図７は、本発明の第２の実施の形態における半導体装置の要部概念図であり、その全体構成は第１の実施の形態にて用いた図１に示したものと同様である。図７において、ＷＬ（ｎ）〜ＷＬ（ｎ＋３）はメモリセルのワード線であり（ｎは０以上の４の倍数）、低抵抗な金属などの配線よりも幅が微細でシート抵抗値の高いゲート電極配線で形成されている。
【００４６】
低抵抗の金属などを使用した配線をワード線の裏打ち配線ＷＬａ（ｎ）〜ＷＬａ（ｎ＋３）として第１配線層〜第３配線層までの計３層に配置している。
【００４７】
本実施の形態では、メモリサブアレイ部においてＷＬａ（ｎ），ＷＬａ（ｎ＋２）を第１配線層に、ＷＬａ（ｎ＋１），ＷＬａ（ｎ＋３）を第３配線層に低抵抗の裏打ち配線として配置している。
【００４８】
次に、ワード線裏打ち部での裏打ち配線の接続変更およびワード線の裏打ち接続について説明する。ワード線裏打ち部において、まず第１配線層のＷＬａ（ｎ）を、ゲート電極配線層のＷＬ（ｎ）と接続するとともに第２配線層に接続変更し、第１配線層においてワード線が４本存在する領域に裏打ち配線が１本存在する状態にする。
【００４９】
次に、第３配線層のＷＬａ（ｎ＋１）をゲート電極配線層のＷＬ（ｎ＋１）に裏打ち接続する。本実施の形態では、図７において第３配線層からゲート電極配線層に直接裏打ち接続されるように表現されているが、途中で第２配線層と第１配線層に接続変更した後に、ゲート電極配線層のＷＬ（ｎ＋１）に裏打ち接続する構成とすることもできる。
【００５０】
次に、第１配線層のＷＬａ（ｎ＋２）をゲート電極配線層のＷＬ（ｎ＋２）に裏打ち接続し、次いで第３配線層のＷＬａ（ｎ＋３）をゲート電極配線層のＷＬ（ｎ＋３）に裏打ち接続する。このときもＷＬａ（ｎ＋１）をＷＬ（ｎ＋１）に裏打ち接続したときと同様に、第３配線層のＷＬａ（ｎ＋３）をゲート電極配線層のＷＬ（ｎ＋３）と裏打ち接続する途中で、第２配線層と第１配線層に接続変更してから裏打ち接続する構成とすることも可能である。最後に、第２配線層に接続変更されたＷＬａ（ｎ）を第１配線層に接続変更する。
【００５１】
図８〜図１０は本実施の形態における配線の配置を示す平面図である。図８はゲート電極配線層と第１配線層の配線を示し、これらの配線層間のコンタクトをＣ１で示す。図９は第１配線層と第２配線層の配線を示し、これらの配線層間のコンタクトをＣ２で示す。図１０は第２配線層と第３配線層の配線を示し、これらの配線層間のコンタクトをＣ３で示す。
【００５２】
以上のような構成を採用することにより、裏打ち配線層を３層準備して、メモリサブアレイ部では３層の裏打ち配線層のうち２層を使用してワード線の配線ピッチの２倍の配線ピッチを各配線層にて実現し、ワード線裏打ち部では配線層３層全てを使用して、他の配線層に接続変更するためのコンタクトを配置する場所についてもワード線ピッチの２倍の配線ピッチを各配線層にて実現することができ、裏打ち配線の配線ピッチを緩和することができ、配線間容量を低減し、ワード線の立ち上がり時間を早くすることができるため、装置の微細化と動作性能の向上との両立を図ることができる。
【００５３】
また、このような構成を採用することによって、メモリサブアレイ部においては、ワード線の裏打ち用に裏打ち配線層を３層用意したうちの２層しか使用しないことから、メモリサブアレイ部の残り１層の第２配線層に他の信号線などを配線することが可能となる。
【００５４】
（第３の実施の形態：請求項４に関連）
図１１に、本実施の形態における半導体装置の配置概念図を示す。この構成では、サブワード線駆動回路とメモリサブアレイとの間にワード線裏打ち部を配置しており、サブワード線駆動回路の出力配線であるサブワード線は、このワード線裏打ち部において上層に配置される裏打ち配線と接続される。１つのサブワード線駆動回路は、メモリサブアレイの１本おきのサブワード線を駆動（活性化）し、メモリサブアレイの両側に配置されたサブワード線駆動回路はそれぞれ異なるサブワード線を駆動する。したがって、両側の２つのサブワード線駆動回路によって、メモリサブアレイの全てのサブワード線が駆動される。また、メインワード線駆動回路から横方向（サブワード線の配線方向）に配置された各サブワード線駆動回路に接続される複数のメインワード線（図示せず）設けられ、１本のメインワード線を介して、各サブワード線駆動回路において複数のサブワード線が選択される（例えば、特開２０００−２６９４５９号公報参照）。
【００５５】
図１２は、本発明の第３の実施の形態における半導体装置の要部構成を示す概念図である。図１２において、ＷＬ（ｎ）〜ＷＬ（ｎ＋３）はメモリセルのサブワード線であり（ｎは０以上の４の倍数）、低抵抗な金属などの配線よりも幅が微細でシート抵抗の高いゲート電極配線で形成されている。
【００５６】
低抵抗の金属などを使用した配線をサブワード線の裏打ち配線ＷＬａ（ｎ）〜ＷＬａ（ｎ＋３）として第１配線層〜第４配線層の計４層に配置している。本実施の形態では、メモリサブアレイ部において、ＷＬａ（ｎ）を第１配線層、以下順にＷＬ（ｎ＋１）〜ＷＬａ（ｎ＋３）を第２〜第４配線層に裏打ち配線として配置している。
【００５７】
次に、本実施の形態におけるサブワード線の裏打ち接続の取り方について図１２を用いて説明する。メモリサブアレイ部に近いワード線裏打ち部において、まずＷＬ（ｎ）を第１配線層のＷＬａ（ｎ）と裏打ち接続する。
【００５８】
次いで、ＷＬａ（ｎ）とＷＬ（ｎ）とを裏打ち接続したところよりもメモリサブアレイから遠い側において、ＷＬ（ｎ＋１）を第２配線層のＷＬａ（ｎ＋１）と裏打ち接続する。これを順にＷＬ（ｎ＋３）まで繰り返す。このような裏打ち接続をメモリサブアレイ部の両端に配置されたワード線裏打ち部において行う。
【００５９】
以上のような構成を採用することにより、本実施の形態ではメモリサブアレイ上および裏打ち部のいずれにおいても、サブワード線ピッチの４倍の裏打ち配線ピッチを各配線層にて実現することができ、裏打ち配線の配線ピッチを緩和することができ、配線間容量を低減し、サブワード線の立ち上がり時間を早くすることができるため、装置の微細化と動作性能の向上との両立を図ることができる。
【００６０】
なお、本実施の形態では、裏打ち配線層を４層用いたが、これに限定されず、ピッチ緩和したい分だけ裏打ち配線層を用いて、容易にピッチ緩和を実現できる。
【００６１】
（第４の実施の形態：請求項５に関連）
図１３は本発明の第４の実施の形態における半導体装置の配置概念図である。この構成では、サブワード線駆動回路とメモリサブアレイとの間にサブワード線の裏打ち部を配置し、この裏打ち部とサブワード線駆動回路内にて裏打ち接続を行っている。
【００６２】
図１４は、本発明の第４の実施の形態における半導体装置の要部構成を示す概念図である。図１４において、ＷＬ（ｎ）〜ＷＬ（ｎ＋３）はメモリセルのサブワード線であり（ｎは０以上の４の倍数）、低抵抗な金属などの配線よりも幅が微細でシート抵抗の高いゲート電極配線で形成されている。
【００６３】
低抵抗の金属などを使用した配線層をサブワード線の裏打ち配線ＷＬａ（ｎ）〜ＷＬａ（ｎ＋３）として第１配線層〜第４配線層の計４層に配置している。
【００６４】
次に、本実施の形態におけるサブワード線の裏打ち接続の取り方について説明する。まず、サブワード線駆動回路ａ内でその出力配線のＷＬ（ｎ）を第１配線層のＷＬａ（ｎ）と裏打ち接続する。同様に、サブワード線駆動回路ａ内でその出力配線のＷＬ（ｎ＋２）を第３配線層のＷＬａ（ｎ＋２）と裏打ち接続する。
【００６５】
これらの裏打ち配線ＷＬａ（ｎ），ＷＬａ（ｎ＋２）は、ワード線裏打ち部ａおよびメモリサブアレイ部の上を通過して、ワード線裏打ち部ｂで再度サブワード線ＷＬ（ｎ），ＷＬ（ｎ＋２）に裏打ち接続される。
【００６６】
このワード線裏打ち部ｂでは、サブワード線駆動回路ｂからの出力配線であるＷＬ（ｎ＋１），ＷＬ（ｎ＋３）の裏打ち配線ＷＬａ（ｎ＋１），ＷＬａ（ｎ＋３）も通過していることから、裏打ち接続の接続部に関しては、通過配線ＷＬａ（ｎ＋１），ＷＬａ（ｎ＋３）を避ける必要がある。例えば、第２配線層では、ゲート電極配線層（ＷＬ（ｎ＋２）から第３配線層（ＷＬａ（ｎ＋２））に引き上げる部分で、通過配線である第２配線層のＷＬａ（ｎ＋１）と２本分通す必要があるため、サブワード線ピッチの２倍の配線ピッチとなる。
【００６７】
また、サブワード線駆動回路ｂ内でその出力配線のＷＬ（ｎ＋１）を第２配線層のＷＬａ（ｎ＋１）と裏打ち接続する。同様に、サブワード線駆動回路ｂ内でその出力配線のＷＬ（ｎ＋３）を第４配線層のＷＬａ（ｎ＋３）と裏打ち接続する。
【００６８】
これらの裏打ち配線ＷＬａ（ｎ＋１），ＷＬａ（ｎ＋３）は、ワード線裏打ち部ｂおよびメモリサブアレイ部の上を通過して、ワード線裏打ち部ａで再度サブワード線ＷＬ（ｎ＋１），ＷＬ（ｎ＋３）に裏打ち接続される。
【００６９】
このワード線裏打ち部ａでは、サブワード線駆動回路ａからの出力配線であるＷＬ（ｎ），ＷＬ（ｎ＋２）の裏打ち配線ＷＬａ（ｎ），ＷＬａ（ｎ＋２）も通過していることから、裏打ち接続に際して、通過配線ＷＬａ（ｎ），ＷＬａ（ｎ＋２）を避ける必要がある。例えば、第１配線層では、ゲート電極配線層（ＷＬ（ｎ＋３）から第４配線層（ＷＬａ（ｎ＋３））に引き上げる部分、またはゲート電極配線層（ＷＬ（ｎ＋１）から第２配線層（ＷＬａ（ｎ＋１））に引き上げる部分で、通過配線である第１配線層のＷＬａ（ｎ）と２本分通す必要があるため、サブワード線ピッチの２倍の配線ピッチとなる。同様に第３配線層では、ゲート電極配線層（ＷＬ（ｎ＋３）から第４配線層（ＷＬａ（ｎ＋３））に引き上げる部分で、通過配線である第３配線層のＷＬａ（ｎ＋２）と２本分通す必要があるため、サブワード線ピッチの２倍の配線ピッチとなる。
【００７０】
以上のような構成を採用することにより、本実施の形態では裏打ち配線についてメモリサブアレイ部ではサブワード線ピッチの４倍の配線ピッチを実現でき、裏打ち部ではサブワード線ピッチの２倍の配線ピッチを実現することができる。
【００７１】
なお、本実施の形態では、４本のサブワード線に対して４層の裏打ち配線層を設けたが、これに限定されるものではなく、裏打ち配線層数が２層以上であれば、同様にしてメモリサブアレイ部では配線層数倍のピッチを、裏打ち部ではサブワード線ピッチの２倍の配線ピッチを実現することができる。
【００７２】
（第５の実施の形態：請求項６，７に関連）
図１５は本発明の第５の実施の形態における半導体装置の配置概念図である。この構成では、図１１の配置構成に対し、２つのサブワード線駆動回路の間のメモリサブアレイの中央部に、さらにサブワード線の裏打ち部を配置しているため、２つのサブワード線駆動回路の間のメモリサブアレイが２つに分割されている。
【００７３】
図１６は、本発明の第５の実施の形態における半導体装置の要部構成を示す概念図を示す。図１６において、ＷＬ（ｎ）〜ＷＬ（ｎ＋３）はメモリセルのサブワード線であり（ｎは０以上の４の倍数）、低抵抗な金属などの配線よりも幅が微細でシート抵抗の高いゲート電極配線で形成されている。
【００７４】
低抵抗の金属などを使用した配線をワード線の裏打ち配線ＷＬａ（ｎ）〜ＷＬａ（ｎ＋３）として第１配線層および第２配線層に配置している。本実施の形態ではメモリサブアレイ部において、ＷＬａ（ｎ），ＷＬａ（ｎ＋１）を第１配線層に、ＷＬａ（ｎ＋２），ＷＬａ（ｎ＋３）を第２配線層に裏打ち配線として配置している。
【００７５】
次に、本実施の形態におけるサブワード線の裏打ち接続の取り方について説明する。まず、サブワード線駆動回路ａからの出力配線であるＷＬ（ｎ＋２）が裏打ち部において第２配線層の裏打ち配線ＷＬａ（ｎ＋２）と裏打ち接続される。ついで、同一の裏打ち部にてＷＬ（ｎ）が第１配線層の裏打ち配線ＷＬａ（ｎ）と裏打ち接続される。このとき、それぞれの接続箇所は、各配線層においてサブワード線４本分の範囲の中で１箇所ずつである。次に、メモリサブアレイ部同士の間に位置する裏打ち部にて、まず第１配線層のＷＬａ（ｎ）をゲート電極配線層のＷＬ（ｎ）に裏打ち接続する。次いで、第２配線層のＷＬａ（ｎ＋２）をゲート電極配線層のＷＬ（ｎ＋２）に裏打ち接続する。
【００７６】
この裏打ち部では、サブワード線駆動回路ｂからの出力配線であるＷＬ（ｎ＋３），ＷＬ（ｎ＋１）もそれぞれの対応する裏打ち配線ＷＬａ（ｎ＋３），ＷＬａ（ｎ＋１）に裏打ち接続し、これら裏打ち配線ＷＬａ（ｎ＋３），ＷＬａ（ｎ＋１）はメモリサブアレイ部を越えてサブワード線駆動回路ｂとメモリサブアレイとの間に位置する裏打ち部において再度サブワード線ＷＬ（ｎ＋３），ＷＬ（ｎ＋１）と裏打ち接続する。
【００７７】
以上のような構成を採用することにより本実施の形態では、２つのサブワード線駆動回路の間のメモリサブアレイ部を中央で分割して裏打ち部を配置することで、サブワード線が高抵抗である長さを半分にでき、同時に、両側のワード線駆動回路から出力されたワード線の裏打ち配線が同一配線層において入り組まないため、２層の裏打ち配線層を用意するだけでサブワード線ピッチの４倍の配線ピッチを実現することができ、裏打ち配線の配線ピッチを緩和することができる。
【００７８】
同様にして、裏打ち配線層を１層のみとした場合でも、裏打ち配線層にてワード線ピッチの２倍の配線ピッチを実現することができる（請求項７に関連）。
【００７９】
（第６の実施の形態：請求項８に関連）
図１７は本発明の第６の実施の形態における半導体装置の配置概念図である。この構成では、図１５の配置構成と同様に、２つのサブワード線駆動回路の間のメモリサブアレイの中央部に、さらにサブワード線の裏打ち部を配置しているため、２つのサブワード線駆動回路の間のメモリサブアレイが２つに分割されている。両側にメモリサブアレイが配置されるサブワード線駆動回路ｂの片側に、裏打ち部に代えて配線変更部を配置したことが図１５の第５の実施の形態とは異なる点である。
【００８０】
図１８は、本発明の第６の実施の形態における半導体装置の要部構成を示す概念図である。図１８において、ＷＬ（ｎ）〜ＷＬ（ｎ＋３）はメモリセルのサブワード線であり（ｎは０以上の４の倍数）、低抵抗な金属などの配線よりも幅が微細でシート抵抗の高いゲート電極配線で形成されている。サブワード線は、サブワード線駆動回路の出力配線である。
【００８１】
低抵抗の金属などを使用した配線をサブワード線の裏打ち配線ＷＬａ（ｎ）〜ＷＬａ（ｎ＋３）として第１配線層および第２配線層に配置している。本実施の形態ではメモリサブアレイ部において、ＷＬａ（ｎ），ＷＬａ（ｎ＋１）を第１配線層に、ＷＬａ（ｎ＋２），ＷＬａ（ｎ＋３）を第２配線層に裏打ち配線として配置している。
【００８２】
また第３配線層にて、サブワード線駆動回路を選択するためのメインワード線ＭＷＬを配線している。
【００８３】
次に、本実施の形態におけるサブワード線の裏打ち接続および裏打ち配線の接続変更の取り方を説明する。本実施の形態と先に述べた第５の実施の形態との相違点は、第５の実施の形態ではサブワード線駆動回路ｂの両側に裏打ち部を設けていたのに対し、本実施の形態ではサブワード線駆動回路ｂの片側にしか裏打ち部を設けず、その反対側は配線変更部としたことである。
【００８４】
このとき、サブワード線駆動回路ｂ横の裏打ち部にて、サブワード線ＷＬ（ｎ＋１），ＷＬ（ｎ＋３）から裏打ち配線ＷＬａ（ｎ＋１），ＷＬａ（ｎ＋３）に裏打ち接続すると同時に、サブワード線駆動回路で使用している配線層よりも上層の配線層、本実施の形態では、第３配線層においてメインワード線ＭＷＬを配置していることから、第４配線層に裏打ち配線ＷＬａ（ｎ＋１），ＷＬａ（ｎ＋３）を接続変更し、サブワード線駆動回路ｂを飛び越して配線している。サブワード線駆動回路ｂを飛び越した後、配線変更部で下層の第１，第２配線層の裏打ち配線ＷＬａ（ｎ＋３），ＷＬａ（ｎ＋１）と接続され、メモリアレイ中央部の裏打ち部にてサブワード線ＷＬ（ｎ＋１），ＷＬ（ｎ＋３）に裏打ちされる。
【００８５】
以上のような構成を採用することにより本実施の形態では、裏打ち配線を、第１，第２配線層ではサブワード線ピッチの４倍の配線ピッチを実現し、第４配線層ではサブワード線ピッチの２倍の配線ピッチを実現することができ、各配線層における裏打ち配線の配線ピッチを緩和することができる。
【００８６】
また、本実施の形態では、配線変更部は上層配線の接続を変更する部分であることから、配線変更部の下層にはメモリセルを配置することが可能となり、第５の実施の形態と比較して裏打ち部を削減することになるため、チップ面積の増加を抑制することが可能となる。
【００８７】
上記第３〜第６の実施の形態では、サブワード線のピッチに比べ、また、裏打ち配線を単層で配線したときと比べて、裏打ち配線のピッチを緩和することができることにより、配線間容量を低減し、サブワード線の立ち上がり時間を早くすることができ、装置の微細化と動作性能の向上との両立を図ることができる。
【００８８】
（第７の実施の形態：請求項９に関連）
図１９は、本発明の第７の実施の形態である半導体装置の要部構成を示す概念図を示す。本実施の形態は、例えば図１で示されるような、センスアンプ回路の両側にメモリサブアレイが配置されるような半導体記憶装置に適用することができる。図１９において、ＤＬ（ｎ）〜ＤＬ（ｎ＋３）はメモリセルアレイ上をグローバルに配線されているデータ線であり、ローカル配線層はビット線の配線層である。本実施の形態では、ＤＬ（ｎ）は第１配線層、ＤＬ（ｎ＋１）は第２配線層、ＤＬ（ｎ＋２）は第３配線層、ＤＬ（ｎ＋３）は第４配線層に配線されている（ｎは０以上の４の倍数）。各データ線は、メモリセルアレイ部１と２の間に配置されているセンスアンプ回路に接続されている。
【００８９】
センスアンプ回路部にて、各データ線とセンスアンプを接続するわけであるが、接続の仕方は、第１の実施の形態で説明したワード線と裏打ち配線との裏打ち接続の方法と同じである。
【００９０】
本実施の形態では、データ線を４層の配線層に配線することで、単層で配線した時に比べてメモリセルアレイ部上での配線ピッチを４倍、センスアンプ回路部内の配線ピッチを２倍にすることができる。同様にして、使用する配線層数が３層以上の場合、この方式を使用することで、メモリセルアレイ部での配線ピッチを配線層数倍、センスアンプ内の配線ピッチを２倍にすることが可能となる。
【００９１】
今後、高速化などのため、データバスの分割数が増加するなどし、配線ピッチが性能に及ぼす影響が無視できなくなると考えられることから、２倍以上に配線ピッチを緩和できる手段は有用である。
【００９２】
（第８の実施の形態：請求項１０に関連）
図２０は、本発明の第８の実施の形態における半導体装置の要部構成を示す概念図を示す。本実施の形態は、例えば図１で示されるような、センスアンプ回路の両側にメモリサブアレイが配置されるような半導体記憶装置に適用することができる。図２０において、ＤＬ（ｎ）〜ＤＬ（ｎ＋３）はメモリセルアレイ部においてグローバルに配線されているデータ線であり（ｎは０以上の４の倍数）、ローカル配線層はビット線の配線層である。本実施の形態では、メモリセルアレイ部においてＤＬ（ｎ），ＤＬ（ｎ＋２）は第１配線層に、ＤＬ（ｎ＋１），ＤＬ（ｎ＋３）は第３配線層に配線されている。各データ線は、メモリセルアレイ部１と２の間に配置されているセンスアンプ回路に接続されている。
【００９３】
センスアンプ回路部にて、各データ線とセンスアンプを接続するわけであるが、接続の仕方は第２の実施の形態で説明したワード線と裏打ち配線とを裏打ち接続する方法と同じである。
【００９４】
この構成を採用することによって、メモリセルアレイ部上およびセンスアンプ回路部内での接続部についても、単層で配線したときと比べ、データ線の配線ピッチを２倍にすることができる。
【００９５】
また、メモリセルアレイ部ではデータ線に第１配線層と第３配線層のみを使用して、配線していることから、第２配線層を活用して、ワード線や電源線などの信号線を配置することが可能となる。
【００９６】
【発明の効果】
以上のように本発明によれば、ワード線，サブワード線の裏打ち配線やデータ線の配線ピッチを緩和することができるため、微細化、高集積化が進む半導体装置において、配線遅延を増大させること無く、小面積・高性能のチップを実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体装置の配置概念図である。
【図２】本発明の第１の実施の形態における半導体装置の要部構成の概念図である。
【図３】本発明の第１の実施の形態における半導体装置の配線を示す平面図である。
【図４】本発明の第１の実施の形態における半導体装置の配線を示す平面図である。
【図５】本発明の第１の実施の形態における半導体装置の配線を示す平面図である。
【図６】本発明の第１の実施の形態における半導体装置の配線を示す平面図である。
【図７】本発明の第２の実施の形態における半導体装置の要部構成の概念図である。
【図８】本発明の第２の実施の形態における半導体装置の配線を示す平面図である。
【図９】本発明の第２の実施の形態における半導体装置の配線を示す平面図である。
【図１０】本発明の第２の実施の形態における半導体装置の配線を示す平面図である。
【図１１】本発明の第３の実施の形態における半導体装置の配置概念図である。
【図１２】本発明の第３の実施の形態における半導体装置の要部構成の概念図である。
【図１３】本発明の第４の実施の形態における半導体装置の配置概念図である。
【図１４】本発明の第４の実施の形態における半導体装置の要部構成の概念図である。
【図１５】本発明の第５の実施の形態における半導体装置の配置概念図である。
【図１６】本発明の第５の実施の形態における半導体装置の要部構成の概念図である。
【図１７】本発明の第６の実施の形態における半導体装置の配置概念図である。
【図１８】本発明の第６の実施の形態における半導体装置の要部構成の概念図である。
【図１９】本発明の第７の実施の形態における半導体装置の要部構成の概念図である。
【図２０】本発明の第８の実施の形態における半導体装置の要部構成の概念図である。
【符号の説明】
ＷＬ　　ワード線あるいはサブワード線
ＷＬａ　裏打ち配線
ＤＬ　　データ線

Claims (10)

1. ３本以上の複数の配線と、
   前記複数の配線の配線材料と比べて抵抗の低い配線材料で構成され前記複数の配線と対応する複数の裏打ち配線と、
   前記複数の配線を形成した単一の配線層と、
   前記複数の裏打ち配線を形成した複数の裏打ち配線層と、
   前記複数の配線と前記複数の裏打ち配線とを接続するために前記単一の配線層および前記複数の裏打ち配線層に形成された接続領域とを備え、
   前記複数の裏打ち配線層は、前記複数の裏打ち配線と同数で、各裏打ち配線は、前記接続領域にて他のすべての裏打ち配線層に接続変更されるとともに対応する配線と接続され、前記各裏打ち配線は、前記接続領域内の各裏打ち配線層にて２本のライン上に配線されたことを特徴とする半導体装置。
2. マトリクス状に配置された複数のワード線の各々および複数のビット線の各々と接続された複数のメモリセルを有したメモリセルアレイと、
   前記複数のワード線の各々に出力するワード線駆動回路と、
   前記複数のワード線と比べて抵抗が低く、前記複数のワード線と対応する複数の裏打ち配線と、
   前記メモリセルアレイを分割するように配置され、前記複数のワード線と前記複数の裏打ち配線とを接続するための裏打ち領域とを備え、
   前記複数の裏打ち配線はＮ層（Ｎは３以上）の裏打ち配線層で形成され、隣接するＮ本の前記ワード線に対応する裏打ち配線のそれぞれは、前記メモリセルアレイ上で異なる前記裏打ち配線層にて１本ずつ配線され、前記裏打ち領域にて他のすべての裏打ち配線層に接続変更されるとともに対応するワード線と接続され、前記裏打ち領域内の裏打ち配線は各裏打ち配線層にて２本のライン上に配線されたことを特徴とする半導体装置。
3. マトリクス状に配置された複数のワード線の各々および複数のビット線の各々と接続された複数のメモリセルを有したメモリセルアレイと、
   前記複数のワード線の各々に出力するワード線駆動回路と、
   前記複数のワード線と比べて抵抗が低く、前記複数のワード線と対応する複数の裏打ち配線と、
   前記メモリセルアレイを分割するように配置され、前記複数のワード線と前記複数の裏打ち配線とを接続するための裏打ち領域とを備え、
   前記複数の裏打ち配線は上層，中間層および下層の３層の裏打ち配線層で形成され、隣接する４本の前記ワード線に対応する裏打ち配線は、前記メモリセルアレイ上で前記上層配線層と下層配線層の２層に２本ずつ配線され、前記裏打ち領域では、前記上層配線層と下層配線層の２層に２本ずつ配線されるとともに対応するワード線と接続され、かつ前記下層配線層に配線される２本のうちの一本の裏打ち配線の一部は前記中間配線層で配線されたことを特徴とする半導体装置。
4. マトリクス状に配置された複数のサブワード線の各々および複数のビット線の各々に接続された複数のメモリセルを有した複数のメモリサブアレイと、
   前記複数のサブワード線の各々に出力する複数のサブワード線駆動回路と、
   前記複数のサブワード線と比べて抵抗が低く、前記複数のサブワード線に対応する複数の裏打ち配線と、
   前記メモリサブアレイの両側に配置されこのメモリサブアレイのサブワード線を１本おきに駆動する一対の前記サブワード線駆動回路と前記メモリサブアレイとの間に配置され、前記複数のサブワード線と前記複数の裏打ち配線とを接続するための裏打ち領域とを備え、
   前記複数の裏打ち配線はＮ層（Ｎは２以上）の裏打ち配線層で形成され、隣接するＮ本の前記サブワード線に対応する裏打ち配線のそれぞれは、前記メモリサブアレイ上で異なる前記裏打ち配線層にて１本ずつ配線され、前記メモリサブアレイの両側に配置された前記裏打ち領域にて対応するサブワード線と接続されたことを特徴とする半導体装置。
5. マトリクス状に配置された複数のサブワード線の各々および複数のビット線の各々に接続された複数のメモリセルを有した複数のメモリサブアレイと、
   前記複数のサブワード線の各々に出力する複数のサブワード線駆動回路と、
   前記複数のサブワード線と比べて抵抗が低く、前記複数のサブワード線に対応する複数の裏打ち配線と、
   前記メモリサブアレイの両側に配置されこのメモリサブアレイのサブワード線を１本おきに駆動する一対の前記サブワード線駆動回路と前記メモリサブアレイとの間に配置され、前記複数のサブワード線と前記複数の裏打ち配線とを接続するための裏打ち領域とを備え、
   前記複数の裏打ち配線はＮ層（Ｎは２以上）の裏打ち配線層で形成され、隣接するＮ本の前記サブワード線に対応する裏打ち配線のそれぞれは、前記メモリサブアレイ上で異なる前記裏打ち配線層にて１本ずつ配線され、前記一対のうちそれぞれの裏打ち配線に対応する前記サブワード線を駆動する一の前記サブワード線駆動回路内にて対応するサブワード線と接続され、かつ他の前記サブワード線駆動回路と隣接する前記裏打ち領域にて前記対応するサブワード線に接続されたことを特徴とする半導体装置。
6. マトリクス状に配置された複数のサブワード線の各々および複数のビット線の各々に接続された複数のメモリセルを有した複数のメモリサブアレイと、
   前記複数のサブワード線の各々に出力する複数のサブワード線駆動回路と、
   前記複数のサブワード線と比べて抵抗が低く、前記複数のサブワード線に対応する複数の裏打ち配線と、
   前記メモリサブアレイの両側に配置されこのメモリサブアレイのサブワード線を１本おきに駆動する一対の前記サブワード線駆動回路と前記メモリサブアレイとの間に配置され、前記複数のサブワード線と前記複数の裏打ち配線とを接続するための第１の裏打ち領域と、
   前記メモリサブアレイを分割するように前記メモリサブアレイの中央部に配置され、前記複数のワード線と前記複数の裏打ち配線とを接続するための第２の裏打ち領域とを備え、
   前記複数の裏打ち配線はＮ層（Ｎは２以上）の裏打ち配線層で形成され、隣接する２×Ｎ本の前記サブワード線に対応する裏打ち配線のうち、前記一対のうち一の前記サブワード線駆動回路で駆動されるサブワード線と対応する裏打ち配線のそれぞれは、前記メモリサブアレイ上で異なる前記裏打ち配線層にて１本ずつ配線され、前記一のサブワード線駆動回路と隣接する第１の裏打ち領域にて前記対応するサブワード線に接続されるとともに前記第２の裏打ち領域にて前記対応するサブワード線に接続され、かつ前記第２の裏打ち領域から他の前記サブワード線駆動回路側へは配線しないことを特徴とする半導体装置。
7. マトリクス状に配置された複数のサブワード線の各々および複数のビット線の各々に接続された複数のメモリセルを有した複数のメモリサブアレイと、
   前記複数のサブワード線の各々に出力する複数のサブワード線駆動回路と、
   前記複数のサブワード線と比べて抵抗が低く、前記複数のサブワード線に対応する複数の裏打ち配線と、
   前記メモリサブアレイの両側に配置されこのメモリサブアレイのサブワード線を１本おきに駆動する一対の前記サブワード線駆動回路と前記メモリサブアレイとの間に配置され、前記複数のサブワード線と前記複数の裏打ち配線とを接続するための第１の裏打ち領域と、
   前記メモリサブアレイを分割するように前記メモリサブアレイの中央部に配置され、前記複数のサブワード線と前記複数の裏打ち配線とを接続するための第２の裏打ち領域とを備え、
   前記複数の裏打ち配線は１層の裏打ち配線層で形成され、隣接する２本の前記サブワード線に対応する裏打ち配線のうち、前記一対のうち一の前記サブワード線駆動回路で駆動されるサブワード線と対応する裏打ち配線は、前記メモリサブアレイ上で前記裏打ち配線層にて配線され、前記一のサブワード線駆動回路と隣接する第１の裏打ち領域にて前記対応するサブワード線に接続されるとともに前記第２の裏打ち領域にて前記対応するサブワード線に接続され、かつ前記第２の裏打ち領域から他の前記サブワード線駆動回路側へは配線しないことを特徴とする半導体装置。
8. 一対のサブワード線駆動回路のうち少なくとも一方は、その両側に前記メモリサブアレイが配置され前記両側のメモリサブアレイのサブワード線を１本おきに駆動する両側サブワード線駆動回路であり、
   前記両側サブワード線駆動回路の一方の側の第１の裏打ち領域に代えて配線変更領域を設け、
   前記両側サブワード線駆動回路の他方の側の第１の裏打ち領域にて裏打ち配線を対応するサブワード線に接続するとともに前記両側サブワード線駆動回路で使用されていない配線層を用いた配線に接続変更し、この接続変更した配線で前記両側サブワード線駆動回路を通過させ、前記配線変更領域で第２の裏打ち領域にて対応するサブワード線に接続された裏打ち配線と接続されたことを特徴とする請求項６または７記載の半導体装置。
9. マトリクス状に配置された複数のワード線の各々および複数のビット線の各々と接続された複数のメモリセルを有したメモリセルアレイと、
   前記複数のビット線各々に対応して設けられる複数のセンスアンプ回路と、
   前記複数のセンスアンプ回路の各々に対応して接続された複数のデータ線と、
   前記メモリセルアレイを分割するように配置され、前記複数のセンスアンプ回路を有したセンスアンプ回路領域とを備え、
   前記複数のデータ線はＮ層（Ｎは３以上）の配線層で形成され、隣接するＮ個の前記センスアンプ回路に対応するデータ線のそれぞれは、前記メモリセルアレイ上で異なる前記配線層にて１本ずつ配線され、前記センスアンプ回路領域にて他のすべての前記配線層に接続変更されるとともに対応する前記センスアンプ回路と接続され、前記センスアンプ回路領域内のデータ線は各配線層において２本のライン上に配線されたことを特徴とする半導体装置。
10. マトリクス状に配置された複数のワード線の各々および複数のビット線の各々と接続された複数のメモリセルを有したメモリセルアレイと、
    前記複数のビット線各々に対応して設けられる複数のセンスアンプ回路と、
    前記複数のセンスアンプ回路の各々に対応して接続された複数のデータ線と、
    前記メモリセルアレイを分割するように配置され、前記複数のセンスアンプ回路を有したセンスアンプ回路領域とを備え、
    前記複数のデータ線は上層，中間層および下層の３層の配線層で形成され、隣接する４個の前記センスアンプ回路に対応するデータ線は、前記メモリセルアレイ上で前記上層配線層と下層配線層の２層に２本ずつ配線され、前記センスアンプ回路領域では、前記上層配線層と下層配線層の２層に２本ずつ配線されるとともに対応する前記センスアンプ回路と接続され、かつ前記下層配線層に配線される２本のうちの一本のデータ線の一部は前記中間配線層で配線されたことを特徴とする半導体装置。

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