JP5696065B2 - 半導体記憶装置の製造方法 - Google Patents

Description

本発明の実施形態は、半導体記憶装置、例えばＮＡＮＤ型フラッシュメモリに関する。

ＮＡＮＤ型フラッシュメモリは、ロウ方向に並んだ複数のメモリセル全て、又は半数のメモリセルが、それぞれ複数のビット線に接続される。各ビット線は、それぞれ書き込み、及び読み出し用の複数のラッチ回路に接続され、ロウ方向に並んだ全てのメモリセル、又は半数のメモリセルに対して一括して書き込み、又は読み出し動作が行なわれる。

また、ＮＡＮＤ型フラッシュメモリは、大容量化に伴い、１つのビット線に接続されるセルの数が増加されている。この場合、ビット線の長さが長くなり、ビット線間の容量が増大し、ＣＲ時定数が増大するという問題がある。

特開２００４−１４６８１２号公報

本実施形態は、ビット線の容量を低減することが可能な半導体記憶装置の製造方法を提供しようとするものである。

実施形態の半導体記憶装置の製造方法は、第１の絶縁膜上に形成すべきビット線の幅より広い幅を有する第１の膜を形成し、前記第１の膜を前記形成すべきビット線の幅にスリミングして第２の膜を形成し、前記第２の膜の側壁に第２の絶縁膜を形成し、前記第２の膜及び前記第２の絶縁膜をマスクとして前記第１の絶縁膜に第１の深さを有する第１の溝を形成し、前記第１の溝内に第１の導電材料により第１のビット線を形成し、前記第１の溝を第３の絶縁膜により埋め込み、前記第２の膜を除去し、前記第２の絶縁膜をマスクとして前記第１の絶縁膜に前記第１の深さより浅い第２の溝を形成し、前記第２の溝内に第２の導電材料により第２のビット線を形成する。

本実施形態に適用されるＮＡＮＤ型フラッシュメモリの一例を概略的に示す構成図。 図１の一部の構成を概略的に示す回路図。 図１の一部の構成を概略的に示すものであり、図２と異なる例を示す回路図。 図４（ａ）（ｂ）はメモリセル及び選択トランジスタを示す断面図。 ＮＡＮＤ型フラッシュメモリを示す断面図。 図５に示す各領域に供給される電圧の例を示す図。 図２、図３に示すデータ記憶回路の一例を示す回路図。 図８（ａ）（ｂ）（ｃ）は、メモリセルに２ビットのデータを記憶する場合におけるデータと閾値電圧との関係を示す図。 第１ページのプログラム動作を示すフローチャート。 第２ページのプログラム動作を示すフローチャート。 図１１（ａ）は、第１の実施形態に係る半導体記憶装置の分解図、図１１（ｂ）は、図１１（ａ）の断面図。 第１の実施形態に係る半導体記憶装置のフロアープランを示す平面図。 一般的な半導体記憶装置のフロアープランを示す平面図。 図１１に示すビット線ＢＬＯ、ＢＬＥとコンタクトとの関係を概略的に示す断面図。 図１４の第１の変形例を概略的に示す断面図。 図１４の第２の変形例を概略的に示す断面図。 図１７（ａ）は、第２の実施形態に係る半導体記憶装置の分解図、図１７（ｂ）は、図１７（ａ）の断面図。 第２の実施形態におけるビット線ＢＬＯ、ＢＬＥとコンタクトとの関係を概略的に示す断面図。 図１８の第１の変形例を概略的に示す断面図。 図１８の第２の変形例を概略的に示す断面図。 図２１（ａ）乃至（ｊ）は、第１、第２の実施形態に係る半導体記憶装置の製造方法を概略的に示す断面図。 図１４乃至図１６の変形例を概略的に示す断面図。 図１４乃至図１６の変形例を概略的に示す断面図。 図１８乃至図２０の変形例を概略的に示す断面図。 図１８乃至図２０の変形例を概略的に示す断面図。 図２４、図２５の変形例を概略的に示す断面図。 図２４、図２５の変形例を概略的に示す断面図。 図２４、図２５の変形例を概略的に示す断面図。 図２９は、図３の変形例を示す回路図。 図３０（ａ）は、第３の実施形態に係る半導体記憶装置の分解図、図３０（ｂ）は、図３０（ａ）の断面図。 第３の実施形態におけるビット線ＢＬＯ、ＢＬＥとコンタクトとの関係を概略的に示す断面図。 図３１の第１の変形例を示す断面図。 図３１の第２の変形例を示す断面図。 図３１の第３の変形例を示す断面図。 図３１の第４の変形例を示す断面図。 図３６（ａ）は、第４の実施形態に係る半導体記憶装置の分解図、図３６（ｂ）は、図３６（ａ）の断面図。 第４の実施形態におけるビット線ＢＬＯ、ＢＬＥとコンタクトとの関係を概略的に示す断面図。 図３７の第１の変形例を示す断面図。 図３７の第２の変形例を示す断面図。 第５の実施形態を示す断面図。 第５の実施形態におけるビット線ＢＬＯ、ＢＬＥとコンタクトとの関係を概略的に示す断面図。 第６の実施形態を示す分解図。 第６の実施形態を示す断面図。 第６の実施形態におけるビット線ＢＬＯ、ＢＬＥとコンタクトとの関係を概略的に示す断面図。 第６の実施形態の変形例を示す断面図。 第６の実施形態の変形例におけるビット線ＢＬＯ、ＢＬＥとコンタクトとの関係を概略的に示す断面図。 第７の実施形態を示す分解図。 第７の実施形態を示す断面図。 第７の実施形態におけるビット線ＢＬＯとコンタクトとの関係を概略的に示す断面図。 図４９の第１の変形例を示す断面図。 図４９の第２の変形例を示す断面図。 図４９の第３の変形例を示す断面図。 図４９の第４の変形例を示す断面図。 第７の実施形態におけるビット線ＢＬＥとコンタクトとの関係を概略的に示す断面図。 図５５の第１の変形例を示す断面図。 図５５の第２の変形例を示す断面図。 図５５の第３の変形例を示す断面図。 図５５の第４の変形例を示す断面図。 第８の実施形態を示す分解図。 第８の実施形態を示す断面図。 第９の実施形態を示す分解図。 第９の実施形態を示す断面図。 図２の変形例を示す回路図。 図２の変形例を示す回路図。 図２の変形例を示す回路図。 図６６（ａ）（ｂ）（ｃ）は、図３０に示すビット線構造の製造方法を示す図。 図６７（ａ）（ｂ）（ｃ）（ｄ）は、図３０に示すビット線構造の他の製造方法を示す図。 第１０の実施形態を示す分解図。 第１０の実施形態を示す断面図。 第１０の実施形態に係るビット線のピーク電流を示す波形図。 第１０の実施形態に係るビット線の充電タイミングを示す波形図。 第１０の実施形態におけるビット線ＢＬＯとコンタクトとの関係を概略的に示す断面図。 図７２の第１の変形例を示す断面図。 図７２の第２の変形例を示す断面図。 図７２の第３の変形例を示す断面図。 第１０の実施形態におけるビット線ＢＬＥとコンタクトとの関係を概略的に示す断面図。 図７６の第１の変形例を示す断面図。 図７６の第２の変形例を示す断面図。 図７６の第３の変形例を示す断面図。 第１１の実施形態を示す分解図。 第１１の実施形態を示す断面図。 第１１の実施形態におけるビット線ＢＬＯとコンタクトとの関係を概略的に示す断面図。 図８２の第１の変形例を示す断面図。 図８２の第２の変形例を示す断面図。 図８２の第３の変形例を示す断面図。 第１２の実施形態を概略的に示す平面図。 第１３の実施形態を示す分解図。 図８７のＡ−Ａ線に沿った断面図。 図８７のＢ−Ｂ線に沿った断面図。 図８７のＣ−Ｃ線に沿った断面図。 図８７のＤ−Ｄ線に沿った断面図。 第１４の実施形態を示す分解図。 図９２のＡ−Ａ線に沿った断面図。 図９２のＢ−Ｂ線に沿った断面図。 図９２のＣ−Ｃ線に沿った断面図。 図９２のＤ−Ｄ線に沿った断面図。 第１６の実施形態を示す断面図。 第１７の実施形態を示す断面図。 第１８の実施形態を概略的に示す平面図。

以下、実施の形態について、図面を参照して説明する。

本実施形態は、ビット線間の容量を削減するため、隣り合うビット線が異なる配線層で形成される。

図１は、本実施形態が適用される例えば２ビット、４値のデータを記憶するＮＡＮＤ型フラッシュメモリの概略構成を示している。

メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御回路２とワード線制御回路６が接続されている。

ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。外部から供給されたＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴは、データ入出力端子５に入力される。データ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは制御信号及び制御電圧発生回路７に供給される。

ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。

メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、外部から制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）、ＲＷ（リード・イネーブル）によって制御される。

前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、及び読み出し回路を構成している。

図２は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の一例を示している。メモリセルアレイ１には複数のＮＡＮＤセルが配置されている。１つのＮＡＮＤセルは、直列接続された例えば３２個のＥＥＰＲＯＭからなるメモリセルＭＣと、選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ２はビット線ＢＬ０ｅに接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ２９、ＷＬ３０、ＷＬ３１に共通接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。

ビット線制御回路２は複数のデータ記憶回路１０を有している。各ビット線ＢＬ０、ＢＬ１、…ＢＬｉ−１、ＢＬｉ、…ＢＬｋ−２、ＢＬｋ−１は、それぞれ対応するデータ記憶回路１０に接続されている。

メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤセルにより構成され、例えばこのブロック単位でデータが消去される。また、消去動作は、データ記憶回路１０に接続されているビット線について同時に行なわれる。

また、１つのワード線に接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は、１セクタを構成する。このセクタ毎にデータが書き込まれ、読み出される。すなわち、ロウ方向に配置された全メモリセルに対して書き込み又は読み出し動作が実行される。

図３は、リード及びプログラムのとき、ロウ方向に配置された複数のメモリセルのうち半数のメモリセルがビット線を介して１つのデータ記憶回路１０に接続される場合を示している。半数のビット線が１つのデータ記憶回路に接続される場合、ＢＬ（ｉ−２）ｅ、ＢＬ（ｉ−２）ｏ、ＢＬｉｅ、ＢＬｉｏ、…（偶数番目のビット線）と、ＢＬ（ｉ−３）ｅ、ＢＬ（ｉ−３）ｏ、ＢＬ（ｉ−１）ｅ、ＢＬ（ｉ−１）ｏ、…（奇数番目のビット線）は、それぞれ異なる層に配置され、偶数番目のビット線同士、奇数番目のビット線同士は同じ層に配置されている。このため、同じ層に配置されたビット線ＢＬ（ｉ−２）ｅとＢＬ（ｉ−２）ｏが１つのデータ記憶回路１０に接続され、同じ層に配置されたビット線ＢＬ（ｉ−１）ｅとＢＬ（ｉ−１）ｏが１つのデータ記憶回路１０に接続される。

ＢＬ０ｅ、ＢＬ１ｅ、ＢＬ２ｅ、ＢＬ３ｅ、…ＢＬ（ｉ−２）ｅ、ＢＬ（ｉ−１）ｅ…が１ページとして選択され、ＢＬ０ｏ、ＢＬ１ｏ、ＢＬ２ｏ、ＢＬ３ｏ、…ＢＬ（ｉ−２）ｏ、ＢＬ（ｉ−１）ｏ…が別の１ページとして選択される。このように構成することにより、同じ層の隣り合うビット線がシールドされる。

リード動作、プログラムベリファイ動作及びプログラム動作時において、各データ記憶回路１０に接続されている２本ビット線（ＢＬ０ｅとＢＬ０ｏ…、ＢＬ（ｉ−２）ｅとＢＬ（ｉ−２）ｏ、ＢＬ（ｉ−１）ｅとＢＬ（ｉ−１）ｏ…、ＢＬ（ｋ−１）ｅとＢＬ（ｋ−１）ｏ）のうちの１本のビット線が、外部より供給されるアドレス信号に応じて選択される。さらに、外部アドレスに応じて、１本のワード線が選択され、破線で示す２ページ（１セクタ）が選択される。この２ページの切り替えはアドレスによって行われる。

半数のビット線が１つのデータ記憶回路に接続される場合別の例として、図３のＢＬ（ｉ−２）ｅ、ＢＬ（ｉ−１）ｅ、ＢＬｉｅ…は第１層目に配置され、ＢＬ（ｉ−２）ｏ、ＢＬ（ｉ−１）ｏ、ＢＬｉｏ…は第１層目とは異なる第２層目に配置され、第１層目のビット線が選択の場合、第２層目のビット線が非選択になり、第２層目のビット線が選択の場合、第１層目のビット線が非選択になりなることで、同じ層の上の隣接ビット同士は選択非選択とはならないが、上下の層のビット線間でシールドをすることも可能である。

図４（ａ）（ｂ）はメモリセル及び選択トランジスタの断面図を示している。図４（ａ）はメモリセルを示している。基板５１（後述するＰ型ウェル領域５５）にはメモリセルのソース、ドレインとしてのｎ型拡散層４２が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４３を介して浮遊ゲート（ＦＧ）４４が形成され、この浮遊ゲート４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。図４（ｂ）は選択ゲートを示している。Ｐ型ウェル領域５５にはソース、ドレインとしてのｎ型拡散層４７が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。

図５は、ＮＡＮＤ型フラッシュメモリの断面図を示している。例えばＰ型半導体基板５１内には、Ｎ型ウェル領域５２、５３、５４、Ｐ型ウェル領域５６が形成されている。Ｎ型ウェル領域５２内にはＰ型ウェル領域５５が形成され、このＰ型ウェル領域５５内にメモリセルアレイ１を構成するメモリセルＴｒが形成されている。さらに、前記Ｎ型ウェル領域５３、Ｐ型ウェル領域５６内に、データ記憶回路１０を構成する低電圧ＰチャネルトランジスタＬＶＰＴｒ、低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。前記基板５１内には、ビット線とデータ記憶回路１０を接続する高電圧ＮチャネルトランジスタＨＶＮＴｒが形成されている。また、前記Ｎ型ウェル領域５４内には例えばワード線駆動回路等を構成する高電圧ＰチャネルトランジスタＨＶＰＴｒが形成されている。図５に示すように、高電圧トランジスタＨＶＮＴｒ、ＨＶＰＴｒは、低電圧トランジスタＬＶＮＴｒ、ＬＶＰＴｒに比べて例えば厚いゲート絶縁膜を有している。

図６は、図５に示す各領域に供給される電圧の例を示している。消去、プログラム、リードにおいて、各領域に図６に示すような電圧が供給される。ここで、Ｖｅｒａは、データの消去時に基板に印加される電圧、Ｖｓｓは接地電圧、Ｖｄｄは電源電圧、Ｖｐｇｍｈはデータの書き込み時にワード線に供給される電圧Ｖｐｇｍ＋Ｖｔｈ、Ｖｒｅａｄｈは、データの読み出し時にワード線に供給される電圧Ｖｒｅａｄ＋Ｖｔｈである。

図７は、図３に示すデータ記憶回路１０の一例を示す回路図である。

このデータ記憶回路１０は、プライマリデータキャッシュ（ＰＤＣ）、セコンダリデータキャッシュ（ＳＤＣ）、ダイナミックデータキャッシュ（ＤＤＣ）、テンポラリデータキャッシュ（ＴＤＣ）を有している。ＳＤＣ、ＰＤＣ、ＤＤＣは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、多値データを記憶する際に内部データの操作に使用される。ＴＤＣは、データの読み出し時にビット線のデータを増幅し、一時的に保持するとともに、多値データを記憶する際に内部データの操作に使用される。

ＳＤＣは、ラッチ回路を構成するクロックドインバータ回路６１ａ、６１ｂ、及びトランジスタ６１ｃ、６１ｄにより構成されている。トランジスタ６１ｃはクロックドインバータ回路６１ａの入力端と、クロックドインバータ回路６１ｂの入力端の間に接続されている。このトランジスタ６１ｃのゲートには信号ＥＱ２が供給されている。トランジスタ６１ｄはクロックドインバータ回路６１ｂの出力端と接地間に接続されている。このトランジスタ６１ｄのゲートには信号ＰＲＳＴが供給されている。ＳＤＣのノードＮ２ａは、カラム選択トランジスタ６１ｅを介して入出力データ線ＩＯに接続され、ノードＮ２ｂは、カラム選択トランジスタ６１ｆを介して入出力データ線ＩＯｎに接続される。これらトランジスタ６１ｅ、６１ｆのゲートにはカラム選択信号ＣＳＬｉが供給されている。ＳＤＣのノードＮ２ａは、トランジスタ６１ｇ、６１ｈを介してＰＤＣのノードＮ１ａに接続されている。トランジスタ６１ｇのゲートには信号ＢＬＣ２が供給され、トランジスタ６１ｈのゲートには信号ＢＬＣ１が供給されている。

ＰＤＣは、クロックドインバータ回路６１ｉ、６１ｊ及びトランジスタ６１ｋにより構成されている。トランジスタ６１ｋは、クロックドインバータ回路６１ｉの入力端とクロックドインバータ回路６１ｊの入力端の相互間に接続されている。このトランジスタ６１ｋのゲートには信号ＥＱ１が供給されている。ＰＤＣのノードＮ１ｂはトランジスタ６１ｌのゲートに接続されている。このトランジスタ６１ｌの電流通路の一端はトランジスタ６１ｍを介して接地されている。このトランジスタ６１ｍのゲートには信号ＣＨＫ１が供給されている。また、トランジスタ６１ｌの電流通路の他端はトランスファーゲートを構成するトランジスタ６１ｎ、６１ｏの電流通路の一端に接続されている。このトランジスタ６１ｎのゲートには信号ＣＨＫ２ｎが供給されている。また、トランジスタ６１ｏのゲートは前記クロックドインバータ回路６１ａの出力端に接続されている。トランジスタ６１ｎ、６１ｏの電流通路の他端には、配線ＣＯＭｉが接続されている。この配線ＣＯＭｉは全データ記憶回路１０に共通の配線であり、全データ記憶回路１０のベリファイが完了した場合、配線ＣＯＭｉの電位はハイレベルとなる。すなわち、後述するように、ベリファイが完了すると、ＰＤＣのノードＮ１ｂがローレベルとなる。この状態において、信号ＣＨＫ１、ＣＨＫ２ｎをハイレベルとすると、ベリファイが完了している場合、配線ＣＯＭｉの電位はハイレベルとなる。

さらに、前記ＴＤＣは、例えばＭＯＳキャパシタ６１ｐにより構成されている。このキャパシタ６１ｐは、前記トランジスタ６１ｇ、６１ｈの接続ノードＮ３と接地間に接続されている。また、接続ノードＮ３には、トランジスタ６１ｑを介してＤＤＣが接続されている。トランジスタ６１ｑのゲートには、信号ＲＥＧが供給されている。

ＤＤＣは、トランジスタ６１ｒ、６１ｓにより構成されている。トランジスタ６１ｒの電流通路の一端には信号ＶＲＥＧが供給され、他端は前記トランジスタ６１ｑの電流通路に接続されている。このトランジスタ６１ｒのゲートはトランジスタ６１ｓを介して前記ＰＤＣのノードＮ１ａに接続されている。このトランジスタ６１ｓのゲートには信号ＤＴＧが供給されている。

さらに、前記接続ノードＮ３にはトランジスタ６１ｔ、６１ｕの電流通路の一端が接続されている。トランジスタ６１ｕの電流通路の他端には信号ＶＰＲＥが供給され、ゲートにはＢＬＰＲＥが供給されている。前記トランジスタ６１ｔのゲートには信号ＢＬＣＬＡＭＰが供給されている。このトランジスタ６１ｔの電流通路の他端はトランジスタ６１ｖを介してビット線ＢＬｏの一端に接続され、トランジスタ６１ｗを介してビット線ＢＬｅの一端に接続されている。ビット線ＢＬｏの他端はトランジスタ６１ｘの電流通路の一端に接続されている。このトランジスタ６１ｘのゲートには信号ＢＩＡＳｏが供給されている。ビット線ＢＬｅの他端はトランジスタ６１ｙの電流通路の一端に接続されている。このトランジスタ６１ｙのゲートには信号ＢＩＡＳｅが供給されている。これらトランジスタ６１ｘ、６１ｙの電流通路の他端には、信号ＢＬＣＲＬが供給されている。トランジスタ６１ｘ、６１ｙは、信号ＢＩＡＳｏ、ＢＩＡＳｅに応じてトランジスタ６１ｖ、６１ｗと相補的にオンとされ、非選択のビット線に信号ＢＬＣＲＬの電位を供給する。

上記各信号及び電圧は、図１に示す制御信号及び制御電圧発生回路７により生成され、この制御信号及び制御電圧発生回路７の制御に基づき、以下の動作が制御される。

また、図２に示すデータ記憶回路１０は、図７に示す構成と同様であり、ビット線との接続のみが相違している。すなわち、図７に示すように、トランジスタ６１ｔの他端部には、例えばトランジスタ６１ｖのみが接続され、このトランジスタ６１ｖを介してビット線ＢＬｅ又はＢＬｏが接続される。

本メモリは、多値メモリであり、１セルに２ビットのデータを記憶することができる。２ビットの切り替えはアドレス（第１ページ、第２ページ）によって行なう。１セルに２ビットを記憶する場合、２ページであるが、１セルに３ビットを記憶する場合、アドレス（第１ページ、第２ページ、第３ページ）によって切り換える。さらに、１セルに４ビットを記憶する場合は、アドレス（第１ページ、第２ページ、第３ページ、第４ページ）によって切り換える。

図８（ａ）（ｂ）（ｃ）は、メモリセルに２ビットのデータを記憶する場合におけるデータと閾値電圧との関係を示している。消去動作を行なうと、図８（ｃ）に示すように、メモリセルのデータは“０”となる。消去後、閾値分布の広がりを狭めるため、例えばベリファイレベル“ｚ”を用いて書き込みが行なわれる。このデータ“０”は、例えば負の閾値電圧分布に設定されている。

図８（ａ）に示すように、第１ページの書き込みにおいて、書き込みデータが“１”の場合、メモリセルのデータは“０”のままであり、書き込みデータが“０”の場合、メモリセルのデータは“１”となる。

図８（ｂ）に示すように、第２ページの書き込み後、メモリセルのデータは書き込みデータに応じて“０”、“２”、“３”、“４”のいずれかとなる。すなわち、第１ページ書き込み後のメモリセルのデータが“０”であり、第２ページの書き込みデータが“１”の場合、メモリセルのデータは“０”のままであり、書き込みデータが“０”の場合、メモリセルのデータは“２”となる。また、第１ページ書き込み後のメモリセルのデータが“１”であり、書き込みデータが“０”である場合、メモリセルのデータは“３”となり、書き込みデータが“１”である場合、メモリセルのデータは“４”となる。本実施形態において、メモリセルのデータは閾値電圧の低いほうから高い方へと定義されている。また、データ“１”、“２”、“３”、“４”は例えば正電圧の閾値電圧である。

（読み出し動作）
図８（ａ）に示すように、第１ページの書き込み後、メモリセルのデータは、データ“０”又は“１”に存在する。このため、レベル“ａ”で読み出し動作を行えばよい。また、図８（ｂ）に示すように、第２ページ書き込み後、メモリセルのデータは、データ“０”、“２”、“３”、“４”のいずれかにある。このため、レベル“ｂ”、“ｃ”、“ｄ”で読み出し動作を行えばよい。本実施形態において、例えばデータ“０”データ“２”は負側に設定されているものとする。

次に、各レベルの読み出し動作について説明する。先ず、選択されたメモリセルのウェル、ソース線、非選択ビット線、非選択ブロックの選択ゲートに制御信号及び制御電圧発生回路７より、電圧Ｖｆｉｘ（例えば１．６Ｖ）を供給する。尚、負側に閾値分布を設定しない場合、Ｖｆｉｘは０Ｖとする。

選択ワード線にリードの時の電位Ｖｆｉｘ＋“ａ”、又は“ｂ”、“ｃ”、“ｄ”（例えば“ａ”＝−０．５ＶとするとＶｆｉｘ＋“ａ”は１．１Ｖ）が印加される。これと同時に、選択ブロックの非選択ワード線にＶｒｅａｄ＋Ｖｆｉｘ、選択ブロックの選択ゲートＳ２のセレクト線ＳＧＤにＶｓｇ（Ｖｄｄ＋Ｖｔｈ）＋Ｖｆｉｘ（Ｖｔｈは、ＮチャネルＭＯＳトランジスタの閾値電圧）、選択ゲートＳ１のセレクト線ＳＧＳにＶｆｉｘを供給する。ソース線（ＳＲＣ）には、Ｖｆｉｘが供給され、セルが形成されるウェルにもＶｆｉｘが供給される。

次に、図７に示すデータ記憶回路１０の信号ＶＰＲＥがＶｄｄ（例えば２．５Ｖ）に設定され、信号ＢＬＰＲＥがＶｓｇ（Ｖｄｄ＋Ｖｔｈ）、信号ＢＬＣＬＡＭＰが例えば（０．６Ｖ＋Ｖｔｈ）＋Ｖｆｉｘに一旦設定され、ビット線が例えば０．６Ｖ＋Ｖｆｉｘ＝２．２Ｖにプリチャージされる。

次に、メモリセルのソース側のセレクト線ＳＧＳにＶｓｇ（Ｖｄｄ＋Ｖｔｈ）＋Ｖｆｉｘが供給される。ウェル及びソースがＶｆｉｘとなっているため、メモリセルの閾値電圧がレベル“ａ”又は“ｂ”、“ｃ”、“ｄ”（例えばａ＝−０．５Ｖ）より高い時、メモリセルはオフとなる。このため、ビット線はハイレベル（例えば２．２Ｖ）のままである。また、メモリセルの閾値電圧がレベル“ａ”又は“ｂ”、“ｃ”、“ｄ”より低い場合、メモリセルはオンとなる。このため、ビット線は放電され、ソースと同電位つまりＶｆｉｘ（例えば１．６Ｖ）となる。

この後、図７に示すデータ記憶回路１０の信号ＢＬＰＲＥが、一旦、Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）とされ、ＴＤＣのノードがＶｄｄにプリチャージされた後、信号ＢＯＯＳＴがローレベルからハイレベルに設定され、ＴＤＣ＝αＶｄｄ（例えばα＝１．７、αＶｄｄ＝４．２５Ｖ）に設定される。ここで、信号ＢＬＣＬＡＭＰが、例えば（０．４５Ｖ＋Ｖｔｈ）＋Ｖｆｉｘに設定される。ＴＤＣのノードＮ３は、ビット線の電位が０．４５Ｖ＋Ｖｆｉｘより低い場合、ローレベル（Ｖｆｉｘ（例えば１．６Ｖ））となり、ビット線の電位が０．４５Ｖより高い場合、ハイレベルのまま（αＶｄｄ（例えば４．２５Ｖ））となる。

次いで、信号ＢＬＣＬＡＭＰ＝Ｖｔｒ（例えば０．１Ｖ＋Ｖｔｈ）に設定された後、信号ＢＯＯＳＴがハイレベルからローレベルに設定される。ここで、ＴＤＣはローレベルの場合、Ｖｆｉｘ（例えば１．６Ｖ）から下がるが、信号ＢＬＣＬＡＭＰ＝Ｖｔｒ（例えば０．１Ｖ＋Ｖｔｈ）としているため、ノードＮ３の電位は０．１Ｖより下がらない。また、ＴＤＣがローレベルである場合、ノードＮ３の電位は（αＶｄｄ（例えば４．２５Ｖ））からＶｄｄとなる。

ここで、信号ＢＬＣ１がＶｓｇ（Ｖｄｄ＋Ｖｔｈ）とされ、ＴＤＣの電位がＰＤＣに読み込まれる。したがって、メモリセルの閾値電圧が、レベル“ａ”又は“ｂ”、“ｃ”、“ｄ”のレベルより低い場合、ＰＤＣはローレベルとなり、高い場合、ＰＤＣはハイレベルとなる。このようにして、ワード線を負電圧にせずに、負の閾値を読み出すことが可能である。

（プログラム）
図９は、プログラム動作のフローチャートを示している。

プログラム動作は、先ず、アドレスを指定し、例えば図２に示す２ページが選択される。本実施形態は、この２ページのうち、第１ページ、第２ページの順で、プログラム動作する場合を例に挙げて説明する。先ず、初めにアドレスによって第１ページが選択される。

次に、書き込みデータが外部より入力され、全てのデータ記憶回路１０内のＳＤＣに記憶される（Ｓ１１）。この状態において、書き込みコマンドが入力されると、全てのデータ記憶回路１０内のＳＤＣのデータがＰＤＣに転送される（Ｓ１２）。外部よりデータ“１”（書き込みを行なわない）が入力された場合、ＰＤＣのノードＮ１ａは、ハイレベルとなり、データ“０”（書き込みを行なう）が入力された場合、ＰＤＣのノードＮ１ａは、ローレベルとなる。以後、ＰＤＣのデータはデータ記憶回路１０のノードＮ１ａの電位、ＳＤＣのデータはデータ記憶回路１０のノードＮ２ａの電位とする。

（プログラム動作）（Ｓ１３）
データ記憶回路１０の信号ＢＬＣ１を電圧Ｖｄｄ＋Ｖｔｈとすると、ＰＤＣにデータ“１”が記憶されている場合、ビット線の電位がＶｄｄとなり、ＰＤＣにデータ“０”が記憶されている場合、ビット線の電位がＶｓｓとなる。また、選択されたワード線に接続され、非選択ページの（ビット線が非選択である）メモリセルは書き込みが行なわれてはならない。このため、これらのセルに接続されているビット線にも、ＰＤＣにデータ“１”が記憶されているセルと同様にＶｄｄが印加される。

この状態において、選択されているブロックのセレクト線ＳＧＳをＶｄｄ、選択ワード線にＶｐｇｍ（２０Ｖ）、非選択ワード線にＶｐａｓｓ（１０Ｖ）が印加されると、ビット線がＶｓｓとなっている場合、セルのチャネルがＶｓｓ、ワード線がＶｐｇｍとなるため、書き込みが行なわれる。

一方、ビット線がＶｄｄになっている場合、セルのチャネルがＶｓｓではなく、Ｖｐｇｍを上昇することとなるため、カップリングでＶｐｇｍ／２程度となる。このため、プログラムされない。

第１ページの書き込みで、メモリセルのデータはデータ“０”又はデータ“１”となる。第２ページの書き込み後、メモリセルのデータはデータ“０”、“２”、“３”、“４”となる。

（プログラムベリファイリード）（Ｓ１４）
第１ページではレベル“ａ”によりプログラムベリファイが行なわれる。プログラムベリファイ動作は、リード動作と殆ど同じである。

先ず、選択されているメモリセルのウェル、ソース線、非選択ビット線、非選択ブロックの選択ゲートに制御信号及び制御電圧発生回路７より、電圧Ｖｆｉｘ（例えば１．６Ｖ）が供給される。選択ワード線にリードの時の電位Ｖｆｉｘ＋“ａ”より少し高い電位Ｖｆｉｘ＋“ａ’”（例えば“ａ’”＝−０．４ＶとするとＶｆｉｘ＋ａは１．２Ｖ）以後“’”は、ベリファイ電圧を示し、リードの電圧より若干高い値とする。

選択ワード線にベリファイ電圧Ｖｆｉｘ＋“ａ’”を印加ことにより、見かけ上、メモリセルのゲート電極に負電位が印加されるようにする。これと同時に、選択ブロックの非選択ワード線にＶｒｅａｄ＋Ｖｆｉｘ、選択ブロックの選択ゲートＳ２のセレクト線ＳＧＤにＶｓｇ（Ｖｄｄ＋Ｖｔｈ）＋Ｖｆｉｘ、選択ゲートＳ１のセレクト線ＳＧＳにＶｆｉｘが印加される。さらに、ソース線（ＳＲＣ）はＶｆｉｘ、セルのウェルにもＶｆｉｘが印加される。

次に、データ記憶回路１０の信号ＶＰＲＥがＶｄｄ（例えば２．５Ｖ）、信号ＢＬＰＲＥがＶｓｇ（Ｖｄｄ＋Ｖｔｈ）、信号ＢＬＣＬＡＭＰが例えば（０．６Ｖ＋Ｖｔｈ）＋Ｖｆｉｘに一旦設定され、ビット線が例えば０．６Ｖ＋Ｖｆｉｘ＝２．２Ｖにプリチャージされる。

次に、メモリセルのソース側のセレクト線ＳＧＳがＶｓｇ（Ｖｄｄ＋Ｖｔｈ）＋Ｖｆｉｘに設定される。ウェル及びソースがＶｆｉｘとなっているため、メモリセルの閾値電圧がベリファイレベル“ａ’”（例えばａ’＝−０．４Ｖ）より高い場合、メモリセルがオフする。このため、ビット線はハイレベル（例えば２．２Ｖ）のままである。また、メモリセルの閾値電圧がベリファイレベル“ａ’”より低い場合、メモリセルがオンとなる。このため、ビット線は放電され、ソースと同電位、つまりＶｆｉｘ（例えば１．６Ｖ）となる。

このビット線放電時間中に、一旦信号ＤＴＧがＶｓｇ（Ｖｄｄ＋Ｖｔｈ）とされ、ＰＤＣのデータがＤＤＣにコピーされる。

この後、データ記憶回路１０の信号ＢＬＰＲＥが、一旦Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）とされ、ＴＤＣのノードＮ３がＶｄｄにプリチャージされた後、信号ＢＯＯＳＴがローレベルからハイレベルとされ、ＴＤＣのノードＮ３がαＶｄｄ（例えばα＝１．７、αＶｄｄ＝４．２５Ｖ）に設定される。ここで、信号ＢＬＣＬＡＭＰが例えば（０．４５Ｖ＋Ｖｔｈ）＋Ｖｆｉｘに設定される。ＴＤＣのノードＮ３は、ビット線の電位が０．４５Ｖ＋Ｖｆｉｘより低い場合、ローレベル（Ｖｆｉｘ（例えば１．６Ｖ））となり、ビット線の電位が０．４５Ｖより高い場合、ハイレベルのまま（αＶｄｄ（例えば４．２５Ｖ））となる。

次いで、信号ＢＬＣＬＡＭＰ＝Ｖｔｒ（例えば０．１Ｖ＋Ｖｔｈ）とした後、信号ＢＯＯＳＴがハイレベルからローレベルに設定される。ここで、ＴＤＣがローレベルの場合、ノードＮ３の電位はＶｆｉｘ（例えば１．６Ｖ）から下がる。しかし、信号ＢＬＣＬＡＭＰをＶｔｒ（例えば０．１Ｖ＋Ｖｔｈ）に設定しているため、０．１Ｖよりは下がらない。

一方、ＴＤＣがハイレベルの場合、ノードＮ３の電位は、（αＶｄｄ（例えば４．２５Ｖ））からＶｄｄとなる。ここで、信号ＢＬＣ１をＶｓｇ（Ｖｄｄ＋Ｖｔｈ）に設定し、ＴＤＣの電位がＰＤＣに読み込まれる。次に、信号ＶＲＥＧがＶｄｄ、信号ＲＥＧがＶｓｇ（Ｖｄｄ＋Ｖｔｈ）とされる。ＤＤＣがハイレベル（非書き込み）の場合、ＴＤＣが強制的にハイレベルに設定されるが、ＤＤＣがローレベル（非書き込み）の場合、ＴＤＣの値は変わらない。

ここで、信号ＢＬＣ１がＶｓｇ（Ｖｄｄ＋Ｖｔｈ）に設定され、ＴＤＣの電位がＰＤＣに読み込まれる。したがって、元々ＰＤＣがローレベル（書き込み）の場合で、メモリセルの閾値電圧が、ベリファイレベル“ａ’”より低い場合、ＰＤＣは再びローレベル（書き込み）に設定される。また、メモリセルの閾値電圧が、ベリファイレベル“ａ’”より高い場合、ＰＤＣはハイレベルに設定される。このため、次回のプログラムループよりこのメモリセルは、非書き込みとなる。また、元々ＰＤＣがハイレベル（非書き込み）の場合、ＰＤＣはハイレベルとなり、次回のプログラムループより非書き込みとなる。

上記動作が、全てのデータ記憶回路１０のＰＤＣがハイレベル（“１”）となるまで繰り返される（Ｓ１５−Ｓ１３）。

一方、図１０に示す第２ページの書き込み動作は第１ページの書き込み動作とほぼ同様であるが、外部から供給された書き込みデータがＰＤＣに設定された後、第１ページにおいて、書き込まれたデータを調べるため、レベル“ａ”によりリード動作が行われる（Ｓ２１，Ｓ２２）。この後、読み出されたデータと外部から供給された書き込みデータとを用いて、ＰＤＣのデータが設定される（Ｓ２３）。すなわち、図８（ｂ）に示すように、第１ページのデータが“１”で第２ページのデータが“０”である場合、及び第１ページのデータが“０”で第２ページのデータが“１”である場合、ＰＤＣにデータ“０”が設定され、それ以外の場合、ＰＤＣにデータ“１”が設定される。

この状態において、上述したプログラム動作が実行される（Ｓ２４）。

この後、プログラムベリファイが実行される（Ｓ２５，Ｓ２６，Ｓ２７）。第２ページのプログラムベリファイは、ベリファイレベル“ｂ’”“ｃ’”“ｄ’”が順次設定され、ベリファイレベル“ａ’”の場合とほぼ同様に実行される。

第２ページの書き込みにおいて、ベリファイレベル“ｂ’”のプログラムベリファイ動作を行なうと、レベル“ｃ”及び“ｄ”への書き込みセルが、レベル“ｂ’”のプログラムベリファイで、非書き込みとなってしまう。このため、例えば、ベリファイレベル“ｃ’”及び“ｄ’”の書き込みの場合、データ記憶回路１０のノードＮ２ａをハイレベルに設定し、ベリファイレベル“ｂ’”の書き込みの場合、ノードＮ２ａをハイレベルに設定し、信号ＲＥＧをＶｓｇとして、非書き込みの場合、ＴＤＣを強制的にハイレベルとする動作の前に、信号ＢＬＣ２をＶｔｒ（０．１Ｖ＋Ｖｔｈ）とする。ベリファイレベル“ｃ’”及び“ｄ’”の書き込みの場合、ＴＤＣを強制的にローレベルとし、ベリファイレベル“ｂ’”でのプログラムベリファイで書き込み完了としないようにする。

また、第２ページの書き込みにおいて、ベリファイレベル“ｃ’”のプログラムベリファイは、上記の動作を行なうと、レベル“ｄ”へ書き込むセルが、ベリファイレベル“ｃ’”のプログラムベリファイで、非書き込みとなってしまう。このため、例えば、レベル“ｃ”への書き込みの場合、データ記憶回路１０のノードＮ１ａをローレベルに設定し、これ以外の場合、データ記憶回路１０のノードＮ１ａをローレベルとして、信号ＲＥＧをＶｓｇとする。また、非書き込みの場合、ＴＤＣを強制的にハイレベルとする動作の前に、信号ＢＬＣ１をＶｔｒ（０．１Ｖ＋Ｖｔｈ）とする。さらに、ベリファイレベル“ｄ’”の書き込みの場合、ＴＤＣを強制的にローレベルに設定し、ベリファイレベル“ｄ’”でのプログラムベリファイで書き込み完了としないようにする。

ＰＤＣがローレベルの場合、再び書き込み動作を行ない全てのデータ記憶回路１０のＰＤＣデータがハイレベルとなるまでこのプログラム動作とベリファイ動作が繰り返される（Ｓ２８−Ｓ２４）。

（消去動作）
消去動作は、例えば図２に点線で示すブロック単位で行われる。消去後、メモリセルの閾値電圧は、図８（ｃ）に示すように、データ“０”となる。

消去動作後、ブロック内の全ワード線を選択して、プログラム及びプログラムベリファイリードが実行され、図８（ｃ）に示すように、レベル“ｚ”まで書き込み動作が行なわれる。このプログラム及びプログラムベリファイリード動作は、全ワード線を選択状態とし、ベリファイ時の選択ワード線の電位がレベル“ｚ”＋Ｖｆｉｘ（例えば０Ｖ）に設定される。その他は、通常のプログラム及びプログラムベリファイリードと全く同様である。

（第１の実施形態）
前述したように、本実施形態は、ビット線の容量を削減するため、隣り合うビット線が異なる配線層に形成される。

図１１（ａ）（ｂ）は、本実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセル及び選択ゲートの構成を概略的に示すものであり、説明の便宜上、層間絶縁膜等は省略している。

図１１（ａ）（ｂ）に示すように、半導体基板（図示せぬ）内に形成されたソース・ドレイン領域としての活性領域ＡＡの上方には、ワード線を形成するメモリセルトランジスタのゲート電極ＧＣが形成されている。このゲート電極ＧＣの上方に、第１の金属配線層Ｍ０により、選択ゲートのセレクト線ＳＧＳ、ＳＧＤ、ソース線ＳＲＣ、ウェルに電位を供給する配線Ｗｅｌｌが形成されている。しかし、例えば、選択ゲートのセレクト線ＳＧＳ、ＳＧＤの時定数が小さい場合、シャントとしてのＭ０配線は不要であり、また、配線Ｗｅｌｌも省略することも可能である。

この第１の金属配線層Ｍ０の上方に、第２の金属配線層Ｍ１により、偶数番目のビット線ＢＬＥが形成され、第３の金属配線層Ｍ２により、奇数番目のビット線ＢＬＯが形成されている。以降、ビット線ＢＬＥは、図２のＢＬ０、ＢＬ２、…ＢＬ（ｉ−２）、ＢＬｉ…ＢＬ（ｋ−２）を示し、図３のＢＬ０ｅ、ＢＬ０ｏ、ＢＬ２ｅ、ＢＬ２ｏ、…ＢＬ（ｉ−２）ｅ、ＢＬ（ｉ−２）ｏ、ＢＬｉｅ、ＢＬｉｏ…ＢＬ（ｋ−２）ｅ、ＢＬ（ｋ−２）ｏを示す。また、ビット線ＢＬＯは、図２のＢＬ１、ＢＬ３、…ＢＬ（ｉ−１）、ＢＬ（ｉ＋１）…ＢＬ（ｋ−１）を示し、図３のＢＬ１ｅ、ＢＬ１ｏ、ＢＬ３ｅ、ＢＬ３ｏ、…ＢＬ（ｉ−１）ｅ、ＢＬ（ｉ−１）ｏ、ＢＬ（ｉ＋１）ｅ、ＢＬ（ｉ＋１）ｏ…ＢＬ（ｋ−１）ｅ、ＢＬ（ｋ−１）ｏを表すこととする。しかし、例えば、ソース線ＳＲＣ及びウェルに電位を供給する配線Ｗｅｌｌの抵抗が小さいときは、シャントとしてのＭ２配線は不要であり、省略することも可能である。すなわち、偶数番目のビット線ＢＬＥは、例えば活性領域ＡＡの１つおきに対応して配置され、奇数番目のビット線ＢＬＯは、偶数番目のビット線ＢＬＥの相互間上に位置して配置されている。つまり、これら奇数番目のビット線ＢＬＯも活性領域ＡＡの１つおきに対応して配置されている。

さらに、第３の金属配線層Ｍ２の上方に、第４の金属配線層Ｍ３により、グローバルソース線ＧＳＲＣ、グローバル配線ＧＷｅｌｌが形成されている。これらグローバルソース線ＧＳＲＣ、グローバル配線ＧＷｅｌｌは、ソース線ＳＲＣ、ウェルに電位を供給する配線Ｗｅｌｌにそれぞれ接続される。

ここで、ビット線ＢＬＥ、ＥＬＯはそれぞれの活性領域ＡＡの上方に対応するように配置されている。選択ゲートのセレクト線ＳＧＳの外側（ワード線ＷＬ０〜３１画は位置されている側と反対側）のそれぞれの活性領域ＡＡ上にはコンタクトプラグＣＰＥ、ＣＰＯが配置されている。また、ビット線ＢＬＥは活性領域ＡＡとコンタクトプラグＣＰＥによって電気的に接続されている。また、ビット線ＢＬＯは活性領域ＡＡとコンタクトプラグＣＰＯによって電気的に接続されている。すなわちコンタクトプラグＣＰＯはビット線ＢＬＥ間を通過するように配置されている。

ここで、ビット線ＢＬＥ間の距離は、活性領域ＡＡの幅と、活性領域ＡＡ間の幅の２倍を加えた距離と等しい。同様に、ビット線ＢＬＯ間の距離は、活性領域ＡＡの幅と、活性領域ＡＡ間の幅の２倍を加えた距離と等しい。

上記のように、偶数番目のビット線ＢＬＥを第２の金属配線層Ｍ１により構成し、奇数番目のビット線ＢＬＯを第３の金属配線層Ｍ２層により構成している。例えばビット線ＢＬＥ、ＢＬＯの幅を同一とした場合、隣接するビット線ＢＬＥとＢＬＥの距離、及び隣接するビット線ＢＬＯとＢＬＯの距離を、ビット線ＢＬＥとＢＬＯを同一配線層内に隣接して配置する場合に比べて約３倍程度とすることができる。このため、ビット線ＢＬＥとＢＬＥ間の容量は約１／３程度に減少し、ビット線のＣＲ時定数も約１／３程度に抑えることが可能である。

図１２は、本実施形態に係る半導体記憶装置のフロアープランを示し、図１３は、一般的な半導体記憶装置のフロアープランを示している。図１３は、奇数番目のビット線と偶数番目のビット線を同一の配線層に形成した場合である。図１２に示す半導体記憶装置と図１３に示す半導体記憶装置の記憶容量は、ほぼ等しいと仮定する。

すなわち、ＣＲ時定数が大きいと動作速度を向上させるため、ビット線ＢＬの配線長を短くする必要がある。ここで、ビット線ＢＬの配線長が短くなると、ビット線ＢＬがメモリセルセルアレイ上を通過できる距離が短くなる。その結果、ビット線ＢＬが延びる方向において、メモリセルアレイを分割する必要が出てくる。すなわち、半導体装置内のビット線ＢＬの本数が増えることになる。例えば、図１３に示した例では、図１２よりもビット線ＢＬが延びる方向において、ビット線ＢＬが２分割されている。すなわち、ビット線ＢＬの本数が２倍になっている。センスアンプＳＡの個数はビット線ＢＬの個数に比例するため、半導体装置内のセンスアンプＳＡの個数が多くなってしまう。

本実施形態の場合、上記構成により、ビット線の容量を抑えることができ、ＣＲ時定数を低減できる。このため、ビット線ＢＬの配線長を、図１３に示す場合に比べて約２倍とすることが可能である。このため、図１３に示す場合に比べてセンスアンプＳＡ（データ記憶回路）の数を削減することが可能である。したがって、図１３に示す半導体記憶装置の場合、４つのメモリセルアレイを含む４プレーンにより構成する必要があるが、本実施形態の場合、２つのメモリセルアレイによる２プレーンで構成できる。このため、図１３に比べてチップサイズを小さくすることが可能であり、製造コストを低減することが可能である。特に、複数のチップを１つのパッケージに収めたマルチ・チップ・パッケージ（ＭＣＰ）の場合、チップの１辺にパッドを配置することが望ましい。図１２、図１３において、例えばチップの図示下側の辺に沿ってパッドＰＡを配置した場合、図１３に示す構成の場合、チップの中央部まで電源配線を通す必要があるが、図１２に示す構成場合、その必要がなく、電源配線の配線長が増加することを抑えることが可能である。

図１４は、図１１に示すビット線ＢＬＯ、ＢＬＥとコンタクトとの関係を示している。第１の金属配線層Ｍ０は、コンタクトプラグＣＰを介して活性領域ＡＡに接続されている。偶数番目のビット線ＢＬＥは、第１のビアＶ１を介して第１の金属配線層Ｍ０にそれぞれ接続されている。奇数番目のビット線ＢＬＯは、第２のビアＶ２、第２の金属配線層Ｍ１、第１のビアＶ１を介して第１の金属配線層Ｍ０に接続されている。

コンタクトプラグＣＰは、例えばポリシリコンにより形成されている。第１のビアＶ１は、例えば第２の金属配線層Ｍ１によりいわゆるデュアルダマシンにより形成され、第２のビアＶ２は、例えば第３の金属配線層Ｍ２を用いて、例えば奇数番目のビット線ＢＬＯとデュアルダマシンにより形成される。

図１５は、図１４の第１の変形例を示すものであり、図１６は、第２の変形例を示している。図１５、図１６において、図１４と同一部分には同一符号を付し、異なる部分についてのみ説明する。

図１５に示す第１の変形例において、奇数番目のビット線ＢＬＯは、第２のビアＶ２により第１の金属配線層Ｍ０に接続されている。第２のビアＶ２は、例えば第３の金属配線層Ｍ２を用いて、例えば奇数番目のビット線ＢＬＯ及び第１のビアＶ１とデュアルダマシンにより形成される。

第１の変形例によっても、図１１に示す平面構造を形成することができる。

図１６に示す第２の変形例において、偶数番目のビット線ＢＬＥは、第２の金属配線層Ｍ１により形成されている。第２のビアＶ２は、例えば第３の金属配線層Ｍ２により（第３の金属配線層Ｍ２と同じ材料で）形成され、奇数番目のビット線ＢＬＯと第１の金属配線層Ｍ０とを接続する。さらに、第１のビアＶ１は、偶数番目のビット線ＢＬＥを貫通して形成され、偶数番目のビット線ＢＬＥと第１の金属配線層Ｍ０とを接続する。

第２の変形例によっても、図１１に示す平面構造を形成することができる。

尚、図１６において、偶数番目のビット線ＢＬＥ上のビアは、第３の金属配線層Ｍ２により形成することも可能であり、この場合、図１６に破線で示すように、第３の金属配線層Ｍ２と同等のレベルまで形成してもよい。

上記第１の実施形態によれば、偶数番目のビット線ＢＬＥと奇数番目のビット線ＢＬＯを別の配線層に形成している。このため、同一の配線層に形成されるビット線の相互間隔を、同一の配線層に偶数番目のビット線ＢＬＥと奇数番目のビット線ＢＬＯを形成する場合に比べて広くすることができる。したがって、ビット線間の容量を低減でき、ビット線のＣＲ時定数を低減できる。これに伴い、ビット線長を長くすることが可能であり、１つのビット線に接続されるメモリセルの数を増加することができる。このため、センスアンプの数を削減でき、チップ面積を削減することが可能である。本実施形態では、第１のビアＶ１、又は第２のビアＶ２から第１の金属配線層Ｍ０を介して、コンタクトプラグＣＰに接続した。しかし、第１の金属配線層Ｍ０を介さず直接コンタクトプラグＣＰに接続するように形成することも可能である。

（第２の実施形態）
図１７（ａ）（ｂ）は、第２の実施形態を示している。第２の実施形態において、第１の実施形態と同一部分には同一符号を付している。

図１１（ａ）（ｂ）に示す第１の実施形態において、偶数番目のビット線ＢＬＥは、第２の金属配線層Ｍ１に形成され、奇数番目のビット線ＢＬＯは、第３の金属配線層Ｍ２に形成されていた。

これに対して、図１７（ａ）（ｂ）に示す第２の実施形態において、偶数番目のビット線ＢＬＥは、第１の金属配線層Ｍ０に形成され、奇数番目のビット線ＢＬＯは、第２の金属配線層Ｍ１に形成されている。ソース線ＳＲＣ、セレクト線ＳＧＳ、ＳＧＤ、ウェルに電源を供給する配線Ｗｅｌｌは、第３の金属配線層Ｍ２に形成されている。

図１８は、第２の実施形態におけるビット線ＢＬＯ、ＢＬＥとコンタクトとの関係を示している。偶数番目のビット線ＢＬＥは、コンタクトプラグＣＰを介して活性領域ＡＡに接続されている。奇数番目のビット線ＢＬＯは、コンタクトプラグＣＰ、第１の金属配線層Ｍ０、第１のビアＶ１を介して活性領域ＡＡに接続されている。コンタクトプラグＣＰは、例えばポリシリコンにより形成されている。第１のビアＶ１は、例えば第２の金属配線層Ｍ１によりいわゆるデュアルダマシンにより形成される。または、コンタクトプラグＣＰは、例えば第１の金属配線層Ｍ０により所謂デュアルダマシンにより形成され、第１のビアＶ１は、例えば第２の金属配線層Ｍ１を用いて、デュアルダマシンにより形成することも可能である。

図１９は、図１８に示す構成の第１の変形例を示すものであり、図２０は、図１８に示す構成の第２の変形例を示している。図１９、図２０において、図１８と同一部分には同一符号を付し、異なる部分についてのみ説明する。

図１９に示す第１の変形例において、奇数番目のビット線ＢＬＯも、偶数番目のビット線ＢＬＥと同様に、コンタクトプラグＣＰにより活性領域ＡＡに接続されている。第１の変形例によっても、図１８と同様の構成を実現することができる。

図２０に示す第２の変形例において、コンタクトプラグＣＰは、偶数番目のビット線ＢＬＥを貫通して形成されている。このため、奇数番目のビット線ＢＬＯと、偶数番目のビット線ＢＬＥに接続されるコンタクトプラグＣＰを同時に形成することが可能である。したがって、製造工程を削減することが可能である。

尚、図２０において、偶数番目のビット線ＢＬＥ上のビアは、第２の金属配線層Ｍ１により形成することも可能であり、この場合、図１６に破線で示すように、第２の金属配線層Ｍ１と同等のレベルまで形成してもよい。

上記第２の実施形態によっても、第１の実施形態と同様の効果を得ることが可能である。

図２１（ａ）乃至（ｊ）は、上記のように、異なる金属配線層に偶数番目のビット線ＢＬＥと奇数番目のビット線ＢＬＯを形成する場合の製造工程の一例を示している。

先ず、図２１（ａ）に示すように、層間絶縁膜８１上に、パターニングされた芯材としての例えばレジスト膜８２が形成される。このレジスト膜８２の幅は、形成すべきビット線の幅（以下、ターゲット幅と称す）の約２倍のピッチに形成されている。ここで、レジスト膜８２の幅と、レジスト膜８２間のスペースは等しいことが好ましい。なお、レジスト膜８２をマスク材などに転写してハードマスクを形成しても良い。

この後、図２１（ｂ）に示すように、レジスト膜８２がスリミングされ、ターゲット幅（活性領域ＡＡとほぼ同じ幅）を有するレジスト膜８２ａが形成される。
次いで、図２１（ｃ）に示すように、スリミングされたレジスト膜８２ａの両側に、側壁８３が形成される。この側壁の幅は、ターゲット幅と等しく設定されている。

すなわち、レジスト膜８２ａとレジスト膜８２ａの両側の側壁８３を加えた幅はターゲット幅の約３倍となっている。また、側壁８３の間の距離は、ターゲット幅とほぼ等しくなっている。

次に、図２１（ｄ）に示すように、レジスト膜８２ａ及び側壁８３をマスクとして、層間絶縁膜８１がエッチングされ、溝８４が形成される。この溝８４の深さは、例えばターゲット幅の約３倍に設定されている。

この後、図２１（ｅ）に示すように、溝８４内に第１の金属配線層Ｍ０が形成され、偶数番目のビット線ＢＬＥが形成される。この時、第１の金属配線Ｍ０を形成するための導電体を、溝８４の底部に連結しているコンタクトプラグＣＰの開口にも同時に埋め込むことができる。その結果、コンタクトプラグＣＰと第１の金属配線Ｍ０をデュアルダマシンにより形成することになり、製造工程を省略することができる。この場合において、導電体を全面堆した後、レジスト８２ａ、側壁８３の上面に残った導電体を異方性エッチングなどにより、溝８４内の底部及びコンタクトプラグＣＰの開口のみに第１の金属配線Ｍ０が残存するようにする。

次いで、図２１（ｆ）に示すように、溝８４内に絶縁膜８６が埋め込まれる。この絶縁膜８６は、層間絶縁膜８１及び絶縁膜８３に比べてエッチングレートが大きくなる材料により形成される。この絶縁膜８６により、第１の金属配線層Ｍ０の上部が酸化される事を防止することができ、ビット線ＢＬの抵抗をさらに低くすることができる。ここで、図２１（ｆ）に示すように、レジスト８２ａの上部形成された絶縁膜８６は除去しておくことが好ましい。また、溝８４において、例えばビアが形成される位置には、絶縁膜８６が埋め込まないようにされる。尚、一担、絶縁膜８６が埋め込まれた後、ビアが形成される位置の埋め込み材を取り除いてビアを形成することも可能である。

この後、図２１（ｇ）（ｈ）に示すように、レジスト膜８２ａが除去され、絶縁膜８３をマスクとして、層間絶縁膜８１がエッチングされ、ビット線を形成するための溝８７が形成される。また、このとき、ビア部は図２１（ｈ）に示すように、絶縁膜８６も層間絶縁膜８１と同様にエッチングされる。ここで、絶縁膜８６と層間絶縁膜８１のエッチングレートを調節することにより、溝８７の底部が第１の金属配線層Ｍ０の上面よりも浅くするようにする。その結果、製造工程を省略することができる。

次いで、図２１（ｉ）（ｊ）に示すように、絶縁膜８３が除去された後、第２の金属配線層Ｍ１が埋め込まれ、奇数番目のビット線ＢＬＯが形成される。このとき、図２１（ｊ）に示すように、第２の金属配線層Ｍ１により、ビア８８ａが形成される。以降は周知の製造方法により、半導体記憶装置を製造することができる。

尚、いわゆるシングルダマシンプロセスに限らず、デュアルダマシンプロセスを用いることにより、奇数番目のビット線ＢＬＯとビアを同時に形成することも可能である。

また、上記製造方法は、第１、第２の金属配線層Ｍ０、Ｍ１に偶数番目、奇数番目のビット線を形成する場合について説明したが、第２、第３の金属配線層Ｍ１、Ｍ２に偶数番目、奇数番目のビット線を形成する場合にも適用することが可能である。

通常、複数の金属配線層は、それぞれの層が重ならないよう、各層の間に層間絶縁膜が形成される。しかし、本実施形態は、同一の層に配置された隣り合うビット線間の容量を低減することができるため、異なる層のビット線間に必ずしも層間絶縁膜を形成する必要がない。

例えば図１４乃至図１６を変形した図２２に示す構成の場合、第１層目のビット線ＢＬＥ（第２の金属配線層Ｍ１）と第２層目のビット線ＢＬＯ（第３の金属配線層Ｍ２）との間に必ずしも層間絶縁膜を形成する必要がない。

具体的には、図２２に示す構成の場合、第１層目のビット線ＢＬＥ（第２の金属配線層Ｍ１）と第２層目のビット線ＢＬＯ（第３の金属配線層Ｍ２）との間には、図１４乃至図１６、図１８乃至図２０に比べて薄い層間絶縁膜が形成されるか、層間絶縁膜が省略される。

また、図１８乃至図２０を変形した図２４に示す構成の場合、第１層目のビット線ＢＬＥ（第１の金属配線層Ｍ０）と第２層目のビット線ＢＬＯ（第２の金属配線層Ｍ１）との間に必ずしも層間絶縁膜を形成する必要がない。

また、図２４に示す構成の場合も、第１層目のビット線ＢＬＥ（第１の金属配線層Ｍ０）と第２層目のビット線ＢＬＯ（第２の金属配線層Ｍ１）との間には、薄い層間絶縁膜が形成されるか、層間絶縁膜が省略される。層間絶縁膜が省略される場合は、第１層目のビット線ＢＬの上面が第２層目のビット線ＢＬＯの下面よりも高くなってもよい。

したがって、図２２、図２４に示す構成の場合、半導体記憶装置全体の厚みを非常に薄くすることができる。

さらに、図２３に示す変形例のように、第１層目のビット線ＢＬＥ（第２の金属配線層Ｍ１）と第２層目のビット線ＢＬＯ（第３の金属配線層Ｍ２）との間に層間絶縁膜を形成せず、図２５に示す変形例のように、第１層目のビット線ＢＬＥ（第１の金属配線層Ｍ０）と第２層目のビット線ＢＬＯ（第２の金属配線層Ｍ１）との間に層間絶縁膜を形成しない構成とすることも可能である。すなわち、第１層目のビット線ＢＬの上面が第２層目のビット線ＢＬＯの下面よりも高くなる。

図２３、図２５に示す構成のように、第１層目のビット線ＢＬＥ間に第２層目のビット線ＢＬＯの一部が配置される構成とすることにより、図２２、図２４に比べてさらに半導体記憶装置全体の厚みを薄くすることができる。このため、各配線間を接続するコンタクト孔のアスペクト比を小さくすることが可能である。したがって、加工精度を向上することが可能である。

尚、図２２乃至図２５に示す変形例の場合、周辺回路は、第１層目のビット線ＢＬＥ、又は第２層目のビット線ＢＬＯのうちのどちらか１つの金属配線層を使用しても良いし、第１層目のビット線ＢＬＥと第２層目のビット線ＢＬＯの金属配線層を合わせて厚い金属配線層として使用することも可能である。厚い金属配線層として使用する場合、金属配線の抵抗値を低下させることができる。

これまでの実施形態では、下の層のビット線ＢＬをＢＬＥ、上の層のビット線ＢＬをＢＬＯとしたが、下の層のビット線ＢＬをＢＬＯ、上の層のビット線ＢＬをＢＬＥとしてもよい。

図２６乃至図２８は、更なる変形例を示すものである。

図２６、図２７に示す例において、ビット線ＢＬ０、ＢＬ０間の距離、ビット線ＢＬ１、ＢＬ１間の距離、ビット線ＢＬ２、ＢＬ２間の距離、ビット線ＢＬ３、ＢＬ３間の距離は、それぞれ活性領域ＡＡの幅と、活性領域ＡＡ間の幅の４倍又は３倍を加えた距離と等しい。このような構成の場合、更にビット線間の容量を低減することが可能である。

図２６に示す例の製造方法は、図２１に示す製造工程をさらに繰り返すことにより形成することが可能である。

また、図２８は図２６の変形例を示している。図２８において、ビット線ＢＬ１とＢＬ２を除き、ビット線ＢＬ０とＢＬ１との間の斜め方向の距離、ビット線ＢＬ２とＢＬ３との間の斜め方向の距離が、図２６に示す例に比べて離れている。また、ビット線ＢＬ１とＢＬ２の間の層間絶縁膜は、他のビット線間の層間絶縁膜より厚くすることにより、全てのビット線間の距離を離すことも可能である。このような構成とすることにより、ビット線間の容量を更に低減することが可能である。

（更なる変形例の適用例）
図３に示すように、ビット線ＢＬ（ｉ−２）ｅと同じ層に配置されたＢＬ（ｉ−２）ｏは、１つのデータ記憶回路１０に接続され、ビット線ＢＬ（ｉ−１）ｅと同じ層に配置されたＢＬ（ｉ−１）ｏは、１つのデータ記憶回路１０に接続されている。

しかし、図２９に示すように、例えばビット線ＢＬ（ｉ−２）ｅと異なる層に配置されたＢＬ（ｉ−１）ｅが１つのデータ記憶回路１０に接続され、ビット線ＢＬ（ｉ−２）ｏと異なる層に配置されたＢＬ（ｉ−１）ｏが１つのデータ記憶回路１０に接続されるように構成することも可能である。この場合、図２９にＰ１で示すように、ビット線ＢＬ（ｉ−２）ｅとＢＬ（ｉ−１）ｏを選択としたとき、ビット線ＢＬ（ｉ−１）ｅとＢＬ（ｉ−２）ｏを非選択とし、また、ビット線ＢＬ（ｉ−１）ｅとＢＬ（ｉ−２）ｏを選択としたとき、ビット線ＢＬ（ｉ−２）ｅとＢＬ（ｉ−１）ｏを非選択とする。

さらに、図２９に示す構成は、ビット線ＢＬ（ｉ−２）ｅと異なる層に配置されたＢＬ（ｉ−１）ｅが１つのデータ記憶回路１０に接続され、ビット線ＢＬ（ｉ−２）ｏと異なる層に配置されたＢＬ（ｉ−１）ｏが１つのデータ記憶回路１０に接続されている。しかし、図２９にＰ２で示すように変形することも可能である。すなわち、ビット線ＢＬ０ｅ、ＢＬ０ｏ、ＢＬ２ｅ、ＢＬ２ｏ、…ＢＬ（ｉ−２）ｅ、ＢＬ（ｉ−２）ｏ…が１ページとして選択され、ビット線ＢＬ１ｅ、ＢＬ１ｏ、ＢＬ３ｅ、ＢＬ３ｏ、…ＢＬ（ｉ−１）ｅ、ＢＬ（ｉ−１）ｏ…が別の１ページとして選択することもできる。この構成において、同じ層上の隣接するビット線同士は同時に選択されるため、一方のビット線が選択され、他方のビット線が非選択とされた関係とはならない。しかし、上下の層に離れて配置されたビット線同士はシールドされる。この構成によってもビット線間の容量をさらに低減することが可能である。しかも、この構成によれば、ビット線を交差してデータ記憶回路に接続する必要がないため、配線構造を簡単化でき、製造工程を削減できる。

（第３の実施形態）
図３０（ａ）（ｂ）は、第３の実施形態を示すものであり、ＮＡＮＤ型フラッシュメモリのメモリセル及び選択ゲートの構成を概略的に示すものであり、説明の便宜上、層間絶縁膜等は省略している。

第３の実施形態は、第１の実施形態を変形したものであり、図１１（ａ）（ｂ）と同一部分には同一符号を付している。

図３０（ａ）（ｂ）において、図１１（ａ）（ｂ）と異なるのは、偶数番目のビット線ＢＬＥと奇数番目のビット線ＢＬＯの幅である。すなわち、第３の実施形態において、ビット線ＢＬＥとＢＬＯの幅は、第１の実施形態のビット線ＢＬＥとＢＬＯの幅より広く設定されている。

第１の実施形態において、ビット線ＢＬＥとＢＬＯの幅は、活性領域ＡＡの幅と同一とされている。ここで、本実施形態において、偶数番目のビット線ＢＬＥは、第２の金属配線層Ｍ１により構成され、奇数番目のビット線ＢＬＯは、第３の金属配線層Ｍ２により構成されている。また、ビット線ＢＬＥ及びＢＬＯの幅は、活性層ＡＡの幅の約２倍に設定されている。また、ビット線ＢＬＥ間の間隔及びＢＬＯ間の間隔は、活性層ＡＡの幅の約２倍に設定されている。すなわち、ビット線ＢＬＥのピッチ、及び、ビット線ＢＬＯのピッチは、活性層ＡＡのピッチの２倍に設定されている。

このように、ビット線ＢＬＥの相互間間隔、及びビット線ＢＬＯの相互間隔は、ビット線ＢＬＥ及びＢＬＯの幅とほぼ同等の幅を有しており、コンタクトプラグＣＰＯは、ビット線ＢＬＥの配線間隔の間に設けることが可能である。

第３の実施形態によれば、ビット線ＢＬＥとＢＬＯの幅を第１の実施形態に比べて広げることが可能であるため、ビット線ＢＬＥとＢＬＯの配線抵抗を低下することが可能であり、且つ、ビット線ＢＬＥとＢＬＯを異なる配線層に配置しているため、ビット線ＢＬＥとＢＬＯとの間の容量を低減できる。したがって、ビット線ＢＬＥとＢＬＯのＣＲ時定数を低減することができ、信号の伝達遅延を抑制することが可能であり、ＮＡＮＤ型フラッシュメモリの読み出し、及び書き込み速度を向上することが可能である。

また、ビット線ＢＬＥ、ＢＬＯの幅、及び、ビット線ＢＬＥ間の間隔、ビット線ＢＬＯ間の間隔は、メモリセルの幅（活性層ＡＡの幅）の２倍であるため加工が容易である。さらに、近年微細化のために、メモリセルの幅をいわゆる側壁加工により形成する場合がある。この場合においても、本実施形態を用いた場合、ビット線ＢＬＥ、ＢＬＯの幅、及び、ビット線ＢＬＥ間の間隔、ビット線ＢＬＯ間の間隔がメモリセルの幅の２倍又は複数倍であるため、ビット線の加工に側壁配線を用いる必要がなく、ビット線の製造を容易化することが可能である。この他、メモリセルの幅の加工に、側壁加工を２回行うことにより加工する場合においても、ビット線を１回の側壁加工、又は側壁加工を用いずに、ビット線の製造をすることが出来る。

さらに、図３０（ａ）（ｂ）において、第２の金属配線層Ｍ１において偶数番目のビット線ＢＬＥとなるところは、第３の金属配線層Ｍ２において奇数番目のビット線ＢＬＯの間に位置する。

また、第３の金属配線層Ｍ２において奇数番目のビット線ＢＬＯとなるところは、第２の金属配線層Ｍ１において偶数番目のビット線ＢＬＥの間隔であるため、奇数番目のビット線ＢＬＥと偶数番目のビット線ＢＬＯは、１回のリソグラフィで形成することも可能である。

すなわち、先ず、図６６(ａ)に示すように、絶縁膜１０１上に第３の金属配線層Ｍ２を形成した後、金属配線層Ｍ２の上方にレジストが塗布され、リソグラフィにより第３の金属配線層Ｍ２の上方にレジストパターン１０２が形成される。このレジストパターン１０２は、奇数ビット線ＢＬＯに対応する幅で、偶数ビット線ＢＬＥの幅に対応する間隔を有している。

この後、図６６（ｂ）に示すように、レジストパターン１０２をマスクとして第３の金属配線層Ｍ２、及び絶縁膜１０１がエッチングされ、奇数ビット線ＢＬＯが形成されるとともに、隣接する奇数ビット線ＢＬＯ間の絶縁膜１０１内に溝１０３が形成される。

次いで、図６６（ｃ）に示すように、上記エッチングにより絶縁膜１０１に形成された溝１０３内に第２の金属配線層Ｍ１が埋め込まれ、偶数ビット線ＢＬＥが形成される。

このようにして、偶数番目のビット線ＢＬＥと奇数番目のビット線ＢＬＯのビット線を１回のリソグラフィにより形成することが可能である。

また、図６７（ａ）乃至（ｄ）に示す方法により製造することも可能である。すなわち、図６７（ａ）に示すように、絶縁膜１０１の上方にレジストが塗布され、リソグラフィによりレジストパターン１０２が形成される。このレジストパターン１０２は、奇数ビット線ＢＬＯに対応する幅で、偶数ビット線ＢＬＥの幅に対応する間隔を有している。

この後、図６７（ｂ）に示すように、レジストパターン１０２をマスクとして絶縁膜１０１がエッチングされ溝１０３が形成される。

この後、図６７（ｃ）に示すように、レジストパターン１０２が除去された後、絶縁膜１０１の全面に金属配線層１０４が形成される。

次いで、図６７（ｄ）に示すように、金属配線層１０４がエッチングされ、溝１０３内に第２の金属配線層Ｍ１が形成され、絶縁膜１０１の表面に第３の金属配線層Ｍ２が形成される。

このような製造方法によっても、第３の金属配線層Ｍ２と第２の金属配線層Ｍ１を１回のリソグラフィにより同時に形成することが可能である。

尚、図３０（ａ）（ｂ）において、第１の金属配線層Ｍ０により構成されたソース線ＳＲＣ及びウェルに電位を供給する配線Ｗｅｌｌは、ワード線ＷＬ０〜ＷＬ３１の幅に比べて広く設定され、配線抵抗が低減されている。そのため、第３の金属配線層Ｍ３により構成されるグローバルソース線ＧＳＲＣ、グローバル配線ＧＷｅｌｌは、省略可能である。

（変形例）
図３１乃至図３５は、第３の実施形態の変形例を示すものであり、図３１乃至図３３は、それぞれ図１４乃至図１６の変形例である。図３１乃至図３３において、ビット線ＢＬＥ及びＢＬＯは、図１４乃至図１６のビット線ＢＬＥ及びＢＬＯに比べて２倍の幅を有している。

図３４、図３５は、図３２、図３３を変形したものであり、図３２、図３３の構成から第１の金属配線層Ｍ０、及びビアＶ１を省略し、ビット線ＢＬＥ及びＢＬＯに接続されるコンタクトプラグＣＰを形成している。

すなわち、図３４の場合、例えばビット線ＢＬＥに接続されるコンタクトプラグＣＰを形成した後、ビット線ＢＬＥが形成され、ビット線ＢＬＯに接続されるコンタクトプラグＣＰを形成した後、ビット線ＢＬＯが形成される。或いは、ビット線ＢＬＥとビット線ＢＬＥに接続されるコンタクトプラグＣＰをデュアルダマシンにより同時に形成し、ビット線ＢＬＯとビット線ＢＬＯに接続されるコンタクトプラグＣＰをデュアルダマシンにより同時に形成することも可能である。

また、図３５の場合、例えばビット線ＢＬＥに接続されるコンタクトプラグＣＰを形成した後、ビット線ＢＬＥが形成され、ビット線ＢＬＯに接続されるコンタクトプラグＣＰを形成した後、ビット線ＢＬＯが形成される。或いは、全ビット線ＢＬＥ、ＢＬＯを形成した後、一度に、ビット線ＢＬＥ、ＢＬＯに接続されるコンタクトプラグＣＰが形成される。

これら変形例によっても、第３の実施形態と同様の効果を得ることが可能である。

（第４の実施形態）
図３６（ａ）（ｂ）は、第４の実施形態を示している。第４の実施形態は、図１７（ａ）（ｂ）に示す第２の実施形態を変形したものであり、図１７（ａ）（ｂ）と同一部分には同一符号を付している。

第４の実施形態において、偶数番目のビット線ＢＬＥは、第１の金属配線層Ｍ０に形成され、奇数番目のビット線ＢＬＯは、第２の金属配線層Ｍ１に形成されている。ソース線ＳＲＣ、セレクト線ＳＧＳ、ＳＧＤ、ウェルに電源を供給する配線Ｗｅｌｌは、第３の金属配線層Ｍ２に形成されている。

図３６（ａ）（ｂ）において、図１７（ａ）（ｂ）と異なるのは、偶数番目のビット線ＢＬＥと奇数番目のビット線ＢＬＯの幅が、第２の実施形態に比べて２倍の幅に設定されている点である。また、ビット線ＢＬＥ間の間隔はビット線ＢＬＥの幅とほぼ等しい。また、ビット線ＢＬＯ間の間隔はビット線ＢＬＯの幅とほぼ等しい。

図３７は、第４の実施形態におけるビット線ＢＬＯ、ＢＬＥとコンタクトとの関係を示している。偶数番目のビット線ＢＬＥは、コンタクトプラグＣＰを介して活性領域ＡＡに接続されている。奇数番目のビット線ＢＬＯは、コンタクトプラグＣＰ、第１の金属配線層Ｍ０、第１のビアＶ１を介して活性領域ＡＡに接続されている。

第４の実施形態によれば、第２の実施形態に比べて、ビット線ＢＬＥ、及びＢＬＯの幅を２倍に設定されている。このため、第２の実施形態に加えて第３の実施形態の効果を得ることができる。

また、第４の実施形態においても、第３の実施形態の追加図及追加図２のように偶数番目のビット線ＢＬＥと奇数番目のビット線ＢＬＯのビット線を１回のリソグラフィにより形成することも可能である。

（変形例）
図３８、図３９は、第４の実施形態の変形例を示すものであり、図１９、図２０にそれぞれ対応している。図３８、図３９において、図１９、図２０と異なるのは、ビット線ＢＬＥ、及びＢＬＯの幅であり、図３８、図３９に示すビット線ＢＬＥ、及びＢＬＯの幅は、図１９、図２０に示すビット線ＢＬＥ、及びＢＬＯの幅の２倍に設定されている。また、ビット線ＢＬＥ間の間隔はビット線ＢＬＥの幅とほぼ等しい。また、ビット線ＢＬＯ間の間隔はビット線ＢＬＯの幅とほぼ等しい。

上記変形例によっても、第４の実施形態と同様の効果を得ることが可能である。

（第５の実施形態）
図４０、４１は、第５の実施形態を示すものであり、図４０は、例えば図２７の変形例を示している。第５の実施形態は、ビット線を３層構造とし、各ビット線のピッチをメモリセルの３倍とした場合である。

すなわち、図４０、４１において、ビット線ＢＬ０、ＢＬ１、ＢＬ２は、それぞれ第２の金属配線層Ｍ１、第３の金属配線層Ｍ２、第４の金属配線層Ｍ３により構成されている。各ビット線ＢＬ０、ＢＬ１、ＢＬ２の幅は、活性領域ＡＡの幅のほぼ３倍に設定されている。また、ビット線ＢＬ０間の間隔はビット線ＢＬ０の幅とほぼ等しい。また、ビット線ＢＬ１間の間隔はビット線ＢＬ１の幅とほぼ等しい。また、ビット線ＢＬ２間の間隔はビット線ＢＬ２の幅とほぼ等しい。また、各ビット線ＢＬ０のピッチ、ＢＬ１のピッチ、ＢＬ２のピッチは、活性領域ＡＡのピッチのほぼ３倍に設定されている。各ビット線ＢＬ０、ＢＬ１、ＢＬ２は、図４１に示すように、コンタクトプラグＣＰＥ、ＣＰＯを介して活性領域ＡＡに接続されている。

第５の実施形態によれば、ビット線ＢＬ０、ＢＬ１、ＢＬ２を３層構造とすることにより、各ビット線ＢＬ０、ＢＬ１、ＢＬ２の幅を活性領域ＡＡの幅のほぼ３倍に設定することができ、各ビット線ＢＬ０、ＢＬ１、ＢＬ２のピッチを活性領域ＡＡのほぼピッチの３倍に設定することができる。このため、一層、ビット線ＢＬ０、ＢＬ１、ＢＬ２の配線抵抗、及びビット線間の容量を低減でき、ＣＲ時定数を低下させることが可能である。

さらに、以下のように、ビット線をｎ層（ｎは４以上の自然数）構造とし、ビット線のピッチをメモリセルのｎ倍としてさらにビット線の抵抗及び容量を削減することは可能である。

（第６の実施形態）
図４２、図４３、図４４は、第６の実施形態を示している。第６の実施形態は、第３の実施形態の変形例であり、ビット線を４層構造とし、ビット線のピッチをメモリセルのピッチの４倍とした場合を示している。

図４２乃至図４４において、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３は、第２乃至第５の金属配線層Ｍ１〜Ｍ４により形成されている。各ビット線ＢＬ０〜ＢＬ３の幅は、活性領域ＡＡの幅の４倍に設定されている。また、ビット線ＢＬ０間の間隔はビット線ＢＬ０の幅とほぼ等しい。また、ビット線ＢＬ１間の間隔はビット線ＢＬ１の幅とほぼ等しい。また、ビット線ＢＬ２間の間隔はビット線ＢＬ２の幅とほぼ等しい。また、ビット線ＢＬ３間の間隔はビット線ＢＬ３の幅とほぼ等しい。また、ビット線ＢＬ０のピッチ、ビット線ＢＬ１のピッチ、ビット線ＢＬ２のピッチ、ビット線ＢＬ３のピッチは、活性領域ＡＡのピッチのほぼ４倍に設定されている。

また、図４２に示すように、メモリセルを構成する活性領域ＡＡとビット線ＢＬ３に接続されるコンタクトプラグＣＰＯの形成領域を確保するため、第２の金属配線層Ｍ１により形成されたビット線ＢＬ０の一部に、例えば１つのコンタクトプラグＣＰＯを配置可能な切り欠き部ＮＴが設けられている。このようにビット線ＢＬ０に切り欠き部ＮＴを形成し、コンタクトプラグを通してもよい。

（変形例）
上記のように、ビット線ＢＬ０の一部に切り欠き部ＮＴが形成された場合、ビット線ＢＬ０の配線抵抗が他のビット線ＢＬ１〜ＢＬ４の配線抵抗より増加してしまう。また、切り欠き部ＮＴの加工の工程が増えてしまう。このため、例えばビット線ＢＬ０に切り欠き部ＮＴを形成せず直線状とし、ビット線ＢＬ０の幅を例えば１つのコンタクトプラグＣＰＯを配置可能な幅に狭めることも可能である。しかし、ビット線ＢＬ０の配線抵抗は、他のビット線の配線抵抗よりも高くなってしまう。そこで、図４５、図４６に示すように、ビット線ＢＬ０の膜厚Ｔ０を他のビット線ＢＬ１〜ＢＬ３の膜厚Ｔ１に比べて厚く設定する。これにより、ビット線ＢＬ０の配線抵抗を他のビット線ＢＬ１〜ＢＬ３の配線抵抗とほぼ等しくすることが可能である。

また、図４２に示すように、ビット線ＢＬ０に切り欠き部ＮＴを形成した場合でも、この切り欠き部ＮＴの分だけ配線が狭まることにより増加した抵抗分に応じてビット線ＢＬ０の膜厚を他のビット線ＢＬ１〜ＢＬ３の膜厚Ｔ１に比べて厚く設定してもよい。

或いは、ゲート電極ＧＣ、又は第１の金属配線層Ｍ０において、ビット線の幅が狭くならないように、コンタクトプラグを再配置してもよい。

ここでは、ビット線ＢＬ０のみの一部に切り欠き部ＮＴを形成したが、コンタクトプラグが配線間に通らない場合は、他のビット線にも、切り欠き部ＮＴを形成することは可能であり、また配線抵抗を同じにするため切り欠き部ＮＴを形成したビット線を厚くすることも可能である。

上記第６の実施形態によれば、ビット線を４層構造とし、各ビット線ＢＬ０〜ＢＬ３の幅を活性領域ＡＡの幅の４倍に設定し、ビット線のピッチをメモリセルのピッチの４倍とした場合においても、ビット線ＢＬ０に切り欠き部ＮＴを設けたり、ビット線ＢＬ０の幅を他のビット線ＢＬ１〜ＢＬ４の幅より狭めたりすることにより、コンタクトプラグＣＰＥ，ＣＰＯを配置することが可能である。さらに、ビット線ＢＬ０に切り欠き部ＮＴを設けた分や、ビット線ＢＬ０の幅を狭めた分だけ、ビット線ＢＬ０の膜厚を増加することにより、ビット線ＢＬ０の配線抵抗を他のビット線ＢＬ１〜ＢＬ４の配線抵抗と等しくすることが可能である。したがって、第６の実施形態によっても、ＣＲ時定数を低減でき、ＮＡＮＤ型フラッシュメモリの動作速度を高速化することが可能である。

（第７の実施形態）
図４７、図４８は、第７の実施形態を示している。図４７に示すように、第７の実施形態において、ビット線のコンタクトプラグＣＰＥ，ＣＰＯは、千鳥状に配置されている。すなわち、ワード線方向に配置されたビット線ＢＬＥとＢＬＯのコンタクトプラグＣＰＥ、ＣＰＯは、１つおきにワード線と直交する方向にずれている。コンタクトプラグＣＰＥは、活性領域ＡＡと第２の金属配線層Ｍ１のビット線ＢＬＥとを接続し、コンタクトプラグＣＰＯは、活性領域ＡＡと第３の金属配線層Ｍ２のビット線ＢＬＯとを接続する。

第７の実施形態によれば、メモリセルが微細化され、ビット線間の距離が短くなった場合においてもコンタクトプラグを容易に加工することが可能である。

第７の実施形態は、第１乃至第６の実施形態の全てに適用可能である。

図４９乃至図５３は、ビット線ＢＬＯと活性領域ＡＡとを接続するためのコンタクトプラグＣＰＯや、ビアＶ１、Ｖ２の構成例を示している。ビット線ＢＬＯとビット線ＢＬＥのコンタクトの位置は、上述したようにずれているため、図４９乃至図５３にビット線ＢＬＥのコンタクトプラグＣＰＥやビアは示されていない。図４８は図４７のＡ−Ａ線に沿った断面図であり、図４９〜５３は図４７のＢ−Ｂ線に沿った断面図である。

また、図５４乃至図５８は、図４７のＣ−Ｃ線に沿った断面図である。これらの図では、ビット線ＢＬＥと活性領域ＡＡとを接続するためのコンタクトプラグＣＰＥや、ビアＶ１、Ｖ２の構成例を示している。ビット線ＢＬＥとビット線ＢＬＯのコンタクトの位置は、上述したようにずれているため、図５４乃至図５８にビット線ＢＬＯのコンタクトプラグＣＰＯやビアは示されていない。

（第８の実施形態）
図５９、図６０は、第８の実施形態を示すものであり、第７の実施形態の変形例を示すものである。第７の実施形態において、ビット線ＢＬＥとＢＬＯのコンタクトプラグＣＰＥ、ＣＰＯは、１つおきにワード線と直交する方向にずれている。

これに対して、図５９に示す第８の実施形態において、ビット線ＢＬＥとＢＬＯのコンタクトプラグＣＰＥ、ＣＰＯは、３つを１組としてワード線と直交する方向に順次ずれている。コンタクトプラグＣＰＥは、活性領域ＡＡと第２の金属配線層Ｍ１のビット線ＢＬＥとを接続し、コンタクトプラグＣＰＯは、活性領域ＡＡと第３の金属配線層Ｍ２のビット線ＢＬＯとを接続する。

第８の実施形態によっても、第７の実施形態と同様にメモリセルが微細化され、ビット線間の距離が短くなった場合においてもコンタクトプラグを容易に加工することが可能である。

第８の実施形態も、第１乃至第６の実施形態の全てに適用可能である。

（第９の実施形態）
図６１、図６２は、第９の実施形態を示している。第１〜８の実施形態は、ビット線の配線容量又は、容量と抵抗を削減するために、ビット線に複数の金属配線層を用いた。これに対して、第９の実施形態は、ワード線の配線容量又は、容量と抵抗を削減するため、ワード線に複数の金属配線層を用いて、これらの金属配線層とゲート電極とを接続してゲート電極の配線抵抗を低くしている。

すなわち、図６１において、第１の金属配線層Ｍ０は、偶数番目のワード線ＷＬ０、ＷＬ２〜ＷＬ６２、ダミーワード線ＤＷＬ２に対応する配線（「第１接続配線」と称する）であり、第２の金属配線層Ｍ１は、ダミーワード線ＤＷＬ１、奇数番目のワード線ＷＬ１、ＷＬ３〜ＷＬ６３に対応する配線（「第２接続配線」と称する）である。第１及び第２接続配線の幅は、メモリセルに接続されたダミーワード線ＤＷＬ１、ワード線ＷＬ０〜ＷＬ６３、ダミーワード線ＤＷＬ２の幅の例えば約２倍の幅を有している。また、第１接続配線間の間隔は第１接続配線の幅とほぼ等しく、第２接続配線間の間隔は第２接続配線の幅とほぼ等しい。第１接続配線のピッチ及び第２接続配線のピッチは、メモリセルに接続されたダミーワード線ＤＷＬ１、ワード線ＷＬ０〜ＷＬ６３、ダミーワード線ＤＷＬ２のピッチの２倍に設定されている。

メモリセルに接続された偶数番目のワード線ＷＬ０、ＷＬ２〜ＷＬ６２、ダミーワード線ＤＷＬ２は、コンタクトプラグＣＰ０を介して、対応する第１接続配線にそれぞれ接続されている。メモリセルに接続されたダミーワード線ＤＷＬ１、奇数番目のワード線ＷＬ１、ＷＬ３〜ＷＬ６３は、コンタクトプラグＣＰ１を介して、対応する第２接続配線にそれぞれ接続されている。

コンタクトプラグＣＰ０とＣＰ１は、コンタクトの加工を容易化するめ、ワード線が延びる方向にずれて配置してもよい。

上記第９の実施形態によれば、メモリセルに接続された偶数番目のワード線ＷＬ０、ＷＬ２〜ＷＬ６２、ダミーワード線ＤＷＬ２を、コンタクトプラグＣＰ０を介して、ワード線ＷＬ０、ＷＬ２〜ＷＬ６２、ダミーワード線ＤＷＬ２より幅の広い第１接続配線にそれぞれ接続している。また、メモリセルに接続されたダミーワード線ＤＷＬ１、奇数番目のワード線ＷＬ１、ＷＬ３〜ＷＬ６３を、コンタクトプラグＣＰ１を介して、ダミーワード線ＤＷＬ１、奇数番目のワード線ＷＬ１、ＷＬ３〜ＷＬ６３より幅の広い第２接続配線にそれぞれ接続している。このため、メモリセルに接続されたダミーワード線ＤＷＬ１、ワード線ＷＬ０〜ＷＬ６３、ダミーワード線ＤＷＬ２の配線抵抗を低減することが可能である。したがって、ワード線の電圧低下を抑制することができるため、ワード線の長さを長くすることが可能であり、メモリセルアレイを複数に分割する、所謂のプレーン分割を抑制するこが可能である。

尚、図６１に示すように、第１の金属配線層Ｍ０によりソース線ＳＲＣ形成することも可能である。また、ソース線ＳＲＣは、複数の金属配線層を使用することができる。これによりソース線の抵抗を下げることが可能である。

尚、第９の実施形態は、ワード線及びビット線の両方に複数の金属配線層を用いたが、ワード線のみに複数の金属配線層を適用することも可能である。また、２層のみだけでなく、複数の金属は配線層を用いることも可能である。

また、第１乃至第９の実施形態を複数組み合わせて実施することも可能である。

さらに、第１乃至第９の実施形態は、１つのメモリセルに２ビットを記憶するＮＡＮＤ型フラッシュメモリに限らず、１つのセルに３ビット以上を記憶するＮＡＮＤ型フラッシュメモリに適用することも可能である。

また、第３乃至第９の実施形態において、最上位の金属配線層は、ｗｅｌｌ及びソース線としているが、第１の金属配線層Ｍ０、又は、第２の金属配線層Ｍ１もｗｅｌｌ及びソース線として使用されているため、どちらかの配線のみでもよく、最上位の金属配線層は、省略可能である。

（変形例）
図６３は、図２のビット線とデータ記憶回路の接続を詳細に表している。

図２において、各ビット線に接続されるデータ記憶回路は、ビット線のピッチで形成することが望ましいが、レイアウト的に難しいため、図６３に示すように、複数のビット線のピッチに対応する面積を有するデータ記憶回路１０を、ビット線方向に複数のビット線と同数配置している。

これに対して、上記各実施形態は、ビット線を２層以上の配線層を用いて形成している。このため、データ記憶回路は図６４、図６５に示すように配置される。

すなわち、図６４、図６５に示すように、例えばビット線を２層で形成した場合、メモリセルアレイ１に隣接して偶数番目のビット線（下の層のビット線）ＢＬｅが接続される複数の第１のデータ記憶回路１０が配置され、これら第１のデータ記憶回路群１０ａに隣接して奇数番目のビット（上の層のビット線）ＢＬｏが接続される第２のデータ記憶回路群１０ｂが配置される。第１、第２のデータ記憶回路群１０ａ、１０ｂは、それぞれ複数のデータ記憶回路１０により構成されている。奇数番目のビット線ＢＬｏは、偶数番目のビット線ＢＬｅが接続される第１のデータ記憶回路群１０ａの上方を通過して配置される。

このような構成とするにより、第１、第２のデータ記憶回路群１０ａ、１０ｂのレイアウトを容易化することが可能である。

また、３層のビット線を用いた場合、各層のビット線に接続される複数の第１、第２、第３のデータ記憶回路がメモリセルアレイ１に近い順に配置される。すなわち、最下の第１層のビット線に接続される複数の第１のデータ記憶回路がメモリセルアレイに隣接して配置され、中間の第２層のビット線に接続される複数の第２のデータ記憶回路が第１のデータ記憶回路に隣接して配置され、最上の第３層のビット線に接続される複数の第３のデータ記憶回路が第２のデータ記憶回路に隣接して配置される。

複数の第１のデータ記憶回路に第１層のビット線が接続され、第２層のビット線は複数の第１のデータ記憶回路の上方を通過して第２のデータ記憶回路に接続される。第３層のビット線は、複数の第１、第２のデータ記憶回路の上方を通過して第３のデータ記憶回路に接続される。

このような構成とすることにより、３層構造のビット線に対して、これらビット線に接続される第１、第２、第３のデータ記憶回路のレイアウトを容易化することが可能である。

さらに、４層以上のビット線を有する場合についても、上記構成を用いることにより、これらビット線に接続される複数のデータ記憶回路のレイアウトを容易化することが可能である。

また、図３、図２９に示すビット線構造についても、上記と同様のレイアウトを適用することにより、データ記憶回路を配置することが可能である。

また、上記各実施形態及び変形例において、データ記憶回路はメモリセルアレイの片側に配置されている。しかし、メモリセルアレイの片側に配置することが難しい場合、メモリセルアレイのビット線方向両側にデータ記憶回路を配置し、半数のビット線をメモリセルアレイの一方側のデータ記憶回路に接続し、残り半数のビット線をメモリセルアレイの他方側のデータ記憶回路に接続する構成としてもよい。

この場合、さらに、例えば２層のビット線うち、まず下層の第１のビット線のみデータ記憶回路に接続し、上層の第２のビット線は第１のビット線が接続されるデータ記憶回路上を通過してデータ記憶回路に接続することにより、データ記憶回路のレイアウトを容易にすることが可能である。

尚、図６４、図６５の構成は、全実施形態に適用可能である。

（第１０の実施形態）
図６８、図６９は、第１０の実施形態を示している。図６９は図６８のＡ−Ａ線に沿った断面図である。第１０の実施形態は、第３の実施形態を変形したものであり、第３の実施形態と同一部分には同一符号を付している。

図３０に示す第３の実施形態、及び図４７に示す第７の実施形態において、第２の金属配線層Ｍ１により構成されるビット線ＢＬＥの幅とスペースは、ほぼ同じである。しかし、第２の金属配線層Ｍ１により構成されるビット線ＢＬＥ間には、第３の金属配線層Ｍ２のビット線ＢＬＯに接続されるビアを設ける必要があるため、ビット線ＢＬＥ間のスペースを広くすることが望ましい。

そこで、第１０の実施形態は、図６８、図６９に示すように、第２の金属配線層Ｍ１により構成されたビット線ＢＬＥの幅ＷＥが、第３の実施形態に比べて狭められ、隣接するビット線ＢＬＥ間のスペースが広げられている。この時、第３の金属配線層Ｍ２により構成されるビット線ＢＬＯの幅ＷＯをビット線ＢＬＥの幅ＷＥより広げることができる。すなわち、ビット線ＢＬＯ間のスペースにはビアを設ける必要がないため、スペースを広げなくともよい。また、ビット線ＢＬＯ間のスペースを、ビット線ＢＬＥの幅ＷＥと同様にしても良い。この場合、幅ＷＯ＝ビット線ＢＬＥ間の幅、幅ＷＥ＝ビット線ＢＥ間の幅となり、第２の金属配線層Ｍ１に形成されるビット線ＢＬＥと第３の金属配線層Ｍ２により構成されるビット線ＢＬＯのピッチが等しくすることができる。

ビット線ＢＬＥ間のスペースを広くし、第２の金属配線層Ｍ１のビット線ＢＬＥの幅ＷＥを狭める場合、第２の金属配線層Ｍ１を形成するための加工と、第３の金属配線層Ｍ２を形成するための加工が必要である。しかし、第２、第３の金属配線層Ｍ１、Ｍ２のピッチは、拡散層ＡＡのピッチに比べて広い。その結果、第２、第３の金属配線層Ｍ１、Ｍ２の加工を容易にすることができる。

上記のように、ビット線ＢＬＥの幅ＷＥがビット線ＢＬＯの幅ＷＯより狭くされると、ビット線ＢＬＥの時定数と、ビット線ＢＬＯの時定数が異なってしまう。すなわち、幅が狭いビット線ＢＬＥの抵抗は、幅が広いビット線ＢＬＯの抵抗より大きいため、幅が狭いビット線ＢＬＥの時定数は、幅が広いビット線ＢＬＯの時定数より大きい。したがって、プログラム時、リード時、及びベリファイリード時において、ビット線ＢＬＥとビット線ＢＬＯを所定の電位に設定するとき、ビット線ＢＬＥの充電タイミングがビット線ＢＬＯの充電タイミングより遅れる。このため、ビット線ＢＬＥとビット線ＢＬＯを充電する際の電流ピークがずれるため、半導体記憶装置の電流ピークを抑えることができる。

図７０（ａ）は、リードベリファイリード時における各部の電圧波形を示し、図７０（ｂ）は、プログラム時における各部の電圧波形を示している。図７０（ａ）（ｂ）おいて、
時定数の大きいビット線ＢＬＥは、時定数の小さいビット線ＢＬＯに比べて、ビット線が所定電位に達するまでの時間が長い。このため、時定数の大きいビット線ＢＬＥを先に充電し、所定時間後、時定数の小さいビット線ＢＬＯを充電することも可能である。さらに、ビット線ＢＬＯとビット線ＢＬＥの電位を検出するためのセンス開始時間を変えることも可能である。

この場合、図２、３、２９、６３、６４、６５に示すデータ記憶回路１０、１０ａ、１０ｂに接続される信号の動作のタイミングを変えることにより可能となる。

具体的には、図７１（ａ）（ｂ）に示すように、リードベリファイリード、プログラム時において、データ記憶回路１０、１０ａ、１０ｂをビット線に接続するための信号ＢＬＣＬＡＭＰのタイミングが、時定数が小さいビット線ＢＬＯと、時定数が大きいビット線ＢＬＥとで変えられる。すなわち、時定数が小さいビット線ＢＬＯを接続するための信号ＢＬＣＬＡＭＰは、時定数が大きいビット線ＢＬＥを接続するための信号ＢＬＣＬＡＭＰに比べて遅くれてハイレベルとされる。このように、信号ＢＬＣＬＡＭＰの活性化タイミングを変えることにより、ビット線ＢＬＥとビット線ＢＬＯを充電する際の電流ピークをずらすことができる。

上記第１０の実施形態によれば、第２の金属配線層Ｍ１により構成されるビット線ＢＬＥの幅を、第３の金属配線層Ｍ２により構成されるビット線ＢＬＯを狭くし、ビット線ＢＬＥとビット線ＢＬＯの時定数を変えている。さらに、ビット線ＢＬＯをデータ記憶回路１０、１０ａ、１０ｂに接続するための信号ＢＬＣＬＡＭＰを活性化するタイミングを、ビット線ＢＬＥをデータ記憶回路１０、１０ａ、１０ｂに接続するための信号ＢＬＣＬＡＭＰを活性化するタイミングより遅らせている。このため、ビット線ＢＬＥとビット線ＢＬＯを充電する際の電流ピークをずらすことができるため、半導体記憶装置のピーク電流を抑えることができる。

図７２乃至図７５は、図６８のＢ−Ｂ線に沿った断面図であり、ビット線ＢＬＯと活性領域ＡＡとを接続するためのコンタクトプラグＣＰＯや、ビアＶ１、Ｖ２の構成例を示している。ビット線ＢＬＯとビット線ＢＬＥのコンタクトの位置は、第７の実施形態と同様に千鳥状に配置されているため、図７２乃至図７５にはビット線ＢＬＥのコンタクトプラグやビアが示されていない。

また、図７６乃至図７９は、図６８のＣ−Ｃ線に沿った断面図であり、ビット線ＢＬＥと活性領域ＡＡとを接続するためのコンタクトプラグＣＰＥや、ビアＶ１、Ｖ２の構成例を示している。ビット線ＢＬＥとビット線ＢＬＯのコンタクトの位置は、上述したように千鳥状に配置されているため、図７６乃至図７９にビット線ＢＬＯのコンタクトプラグＣＰＯやビアＶ１が示されていない。

尚、第１０の実施形態において、第２の金属配線層Ｍ１により構成されるビット線ＢＬＥの時定数は、第３の金属配線層Ｍ２により構成されるビット線の時定数より大きくしている。しかし、第２の金属配線層Ｍ１により構成されるビット線間の幅が広いため、ビット線間の容量は小さく、時定数も小さいかもしれない。この場合、データ記憶回路１０、１０ａ、１０ｂに接続される信号の動作のタイミングはこれらの状態に応じ、適宜変更してもよい。

また、プロセス加工上の都合により、第２の金属配線層Ｍ１により構成されるビット線ＢＬＥの幅と、第３の金属配線層Ｍ２により構成されるビット線ＢＬＯの幅が、実施形態と逆の関係である場合、ビット線の時定数に応じて、信号の動作のタイミングを変更してもよい。

（第１１の実施形態）
図８０、図８１は、第１１の実施形態を示すものであり、図８１は、図８０のＡ−Ａ線に沿った断面図である。第１０の実施形態は、第４の実施形態を変形したものであり、第４の実施形態と同一部分には同一符号を付している。

図３６に示す第４の実施形態において、第１の金属配線層Ｍ０により構成されたビット線ＢＬＥの幅とスペースは、ほぼ同じであった。

これに対して、図８０、図８１に示す第１１の実施形態において、第１の金属配線層Ｍ０により構成されたビット線ＢＬＥの幅ＷＥが、図３６に示す第４の実施形態に比べて狭められ、隣接するビット線ＢＬＥ間のスペースが広げられている。すなわち、ビット線ＢＬＥの幅ＷＥは、ビット線ＢＬＯの幅ＷＯより狭く設定されている。このため、第２の金属配線層Ｍ１により構成されたビット線ＢＬＯに接続されるコンタクトプラグＣＰＯを配置するためのスペースが広くされている。

ビット線ＢＬＯは、ビット線ＢＬＥと同様に狭めることも可能であるが、隣接するビット線ＢＬＯ間には、ビアを通す必要がないため、ビット線ＢＬＯの幅を狭めてスペースを広げる必要がない。また、ビット線ＢＬＯ間のスペースを、ビット線ＢＬＥの幅ＷＥと同様にしても良い。この場合、幅ＷＯ＝ビット線ＢＬＥ間の幅、幅ＷＥ＝ビット線ＢＥ間の幅となり、第２の金属配線層Ｍ１に形成されるビット線ＢＬＥと第３の金属配線層Ｍ２により構成されるビット線ＢＬＯのピッチが等しくすることができる。

ビット線ＢＬＥ間のスペースを広くし、第１の金属配線層Ｍ０のビット線ＢＬＥの幅ＷＥを狭める場合、第１の金属配線層Ｍ０を形成するための加工と、第２の金属配線層Ｍ１を形成するための加工が必要である。しかし、第１、第２の金属配線層Ｍ０、Ｍ１のピッチは、拡散層ＡＡのピッチに比べて広い。その結果、第２、第３の金属配線層Ｍ１、Ｍ２の加工を容易にすることができる
上記のように、ビット線ＢＬＥの幅ＷＥがビット線ＢＬＯの幅ＷＯより狭くされると、ビット線ＢＬＥの時定数と、ビット線ＢＬＯの時定数が、第１０の実施形態と同様に異なってしまう。したがって、第１０の実施形態と同様に、プログラム時、リード時、及びベリファイリード時において、時定数が小さいビット線ＢＬＯを接続するための信号ＢＬＣＬＡＭＰは、時定数が大きいビット線ＢＬＥを接続するための信号ＢＬＣＬＡＭＰに比べて遅くれてハイレベルとされる。このように、信号ＢＬＣＬＡＭＰの活性化タイミングを変えることにより、ビット線ＢＬＥとビット線ＢＬＯを充電する際の電流ピークをずらすことができる。このため、半導体記憶装置のピーク電流を抑えることができる。

図８２、図８３は、図８０のＢ−Ｂ線に沿った断面図であり、ビット線ＢＬＯと活性領域ＡＡとを接続するためのコンタクトプラグＣＰＯや、ビアＶ１の構成例を示している。ビット線ＢＬＯとビット線ＢＬＥのコンタクトの位置は、第７、第１０の実施形態と同様にずれているため、図８２、図８３にはビット線ＢＬＥのコンタクトプラグＣＰＥやビアが示されていない。

また、図８４、図８５は、図８０のＣ−Ｃ線に沿った断面図であり、ビット線ＢＬＥと活性領域ＡＡとを接続するためのコンタクトプラグＣＰＥの構成例を示している。ビット線ＢＬＥとビット線ＢＬＯのコンタクトの位置は、上述したように千鳥状に配置されているため、図８４、図８５にはビット線ＢＬＯのコンタクトプラグＣＰＯやビアＶ１が示されていない。

上記第１１の実施形態によっても、第１０の実施形態と同様の効果を得ることができる。

尚、第１１の実施形態において、第１の金属配線層Ｍ０により構成されるビット線ＢＬＥの時定数を第２の金属配線層Ｍ１により構成されるビット線の時定数より大きくしている。しかし、第１の金属配線層Ｍ０により構成されるビット線のビット線間が広いため、ビット線間の容量は小さく、時定数も小さ場合もある。この場合、データ記憶回路１０、１０ａ、１０ｂに接続される信号の動作のタイミングは、これらの状態に応じ、適宜変更してもよい。

また、プロセス加工上の都合により、第１の金属配線層Ｍ０により構成されるビット線ＢＬＥの幅と、第２の金属配線層Ｍ１により構成されるビット線ＢＬＯの幅が、逆の関係の場合、ビット線の時定数に応じて、信号の動作のタイミングを変更してもよい。

（第１２の実施形態）
図８６は、第１２の実施形態を示すものである。

上記各実施形態のように、偶数番目のビット線ＢＬＥと奇数番目のビット線ＢＬＯを異なる金属配線に形成する場合、偶数番目のビット線ＢＬＥと奇数番目のビット線ＢＬＯが加工バラツキなどにより配線幅、または、配線高さが異なっている場合がある。このため、第１層目のビット線ＢＬＥと第２層目のビット線ＢＬＯの信号の遅延が異なっている場合がある。

そこで、図８６に示すように、偶数番目のビット線ＢＬＥと、奇数番目のビット線ＢＬＯは、ビット線の長さ方向中央部において、第１の金属配線層Ｍ０と第２の金属配線層Ｍ１が入れ替えられる。

具体的には、偶数番目のビット線ＢＬＥは、センスアンプＳＡ（データ記憶回路）側の半分が第１の金属配線層Ｍ０により形成され、センスアンプＳＡから離れた半分が第２の金属配線層Ｍ１により形成されている。また、奇数番目のビット線ＢＬＯは、センスアンプＳＡ側の半分が第２の金属配線層Ｍ１により形成され、センスアンプＳＡから離れた半分が第１の金属配線層Ｍ０により形成されている。偶数番目のビット線ＢＬＥ、奇数番目のビット線ＢＬＯにおいて、第１の金属配線層Ｍ０と第２の金属配線層Ｍ１とは、図示せぬコンタクトにより接続されている。

尚、金属配線層の組み合わせは、Ｍ０、Ｍ１に限定されるものではなく、Ｍ１、Ｍ２の組合せであってもよい。

第１２の実施形態によれば、偶数番目のビット線ＢＬＥと奇数番目のビット線ＢＬＯをそれぞれ第１の金属配線層Ｍ０と第２の金属配線層Ｍ１により形成している。このため、それぞれのセンスアンプＳＡに接続される奇数番目のビット線ＢＬＥと奇数番目のビット線ＢＬＯの特性（配線抵抗や配線間容量）をほぼ揃えることができる。したがって、偶数番目のビット線ＢＬＥと奇数番目のビット線ＢＬＯの信号の伝達遅延をほぼ等しくすることが可能であり、ＮＡＮＤ型フラッシュメモリの読み出し、及び書き込み速度を向上することが可能である。

（第１３の実施形態）
図８７乃至図９２は、第１３の実施形態を示している。図８８乃至図９２は、それぞれ図８７のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線に沿った断面図である。

上記第１２の実施形態は、偶数番目のビット線ＢＬＥと奇数番目のビット線ＢＬＯをそれぞれ第２の金属配線層Ｍ１と第３の金属配線層Ｍ２により形成することにより、偶数番目のビット線ＢＬＥと奇数番目のビット線ＢＬＯの特性をほぼ揃えることができる。

これに対して、第１３の実施形態は、従来、メモリセルとメモリセルの間には、メモリセル間の素子分離絶縁膜（ＳＴＩ）を形成するが、この素子分離の溝の中にメモリセルを形成することによりメモリの集積度を上げる。また、半導体基板から偶数番目のビット線ＢＬＥまでの距離と、半導体基板から奇数番目のビット線ＢＬＯまでの距離を等しくすることにより、コンタクトプラグＣＰＥ、ＣＰＯの平均の長さを等しくすることもすることも可能である。

すなわち、図８７、８８に示すように、偶数番目のビット線ＢＬＥは、例えば第２層の金属配線層Ｍ１により形成され、奇数番目のビット線ＢＬＯは、例えば第３層の金属配線層Ｍ２により形成されている。グローバルソース線ＧＳＲＣ、グローバル配線ＧＷｅｌｌは、第４の金属配線層Ｍ３により形成されている。

半導体基板２０１の表面には、例えば偶数番目のビット線ＢＬＥに対応して、溝２０２が形成されている。この溝２０２は、図示せぬ素子分離絶縁膜（ＳＴＩ）に沿って形成されている。この溝２０２の深さＤeは、偶数番目のビット線ＢＬＥと奇数番目のビット線ＢＬＯの高さ方向の距離Ｌeoとほぼ等しくされている。この溝２０２内と半導体基板２０１の表面が活性領域ＡＡとして利用され、この活性領域ＡＡ上にメモリセルＭＣが形成される。図８８において、メモリセルＭＣは、簡略化して示している。

図８９に示すように、偶数番目のビット線ＢＬＥは、ビアＶ１、第１層の金属配線層Ｍ０及びコンタクトプラグＣＰＥを介して溝２０２内に形成されたメモリセルに接続される。

また、図９０に示すように、奇数番目のビット線ＢＬＯは、ビアＶ２、第２の金属配線層Ｍ１、ビアＶ１、第１層の金属配線層Ｍ０及びコンタクトプラグＣＰＯを介して半導体基板２０１の表面に形成されたメモリセルに接続される。

図９１は、第１層の金属配線層Ｍ０により形成されたソース線ＳＲＣとソースとのコンタクトの様子を示している。

上記第１３の実施形態によれば、第１層のビット線ＢＬＥを第２層の金属配線層Ｍ１で形成し、第２層のビット線ＢＬＯを第３層の金属配線層Ｍ２で形成し、第１層のビット線ＢＬＥに対応する半導体基板２０１に溝２０２を形成し、この溝２０２内にメモリセルを形成し、第２層のビット線ＢＬＯに対応する半導体基板２０１の表面にメモリセルを形成している。このため、集積度を例えば２倍近くに上げることが可能である。また、第１層のビット線ＢＬＥとメモリセルとの距離と、第２層のビット線ＢＬＯとメモリセルとの距離をほぼ等しくすることも可能である。このようにすることで、偶数番目のビット線ＢＬＥと奇数番目のビット線ＢＬＯの信号の伝達遅延をほぼ等しくすることが可能であり、ＮＡＮＤ型フラッシュメモリの読み出し、及び書き込み速度を向上することも可能である。

（第１４の実施形態）
図９２乃至図９６は、第１４の実施形態を示すものである。第１４の実施形態は、第１３の実施形態を変形例を示すものであり、第１３の実施形態と同一部分には同一符号を付している。

図９２、９３に示すように、第１４の実施形態は、ソース線ＳＲＣがメモリセルのワード線と同様に例えばポリシリコン層により構成され、第１層のビット線ＢＬＥは第１層の金属配線層Ｍ０で形成され、第２層のビット線ＢＬＯは第２層の金属配線層Ｍ１で形成されている。グローバルソース線ＧＳＲＣ、グローバル配線ＧＷｅｌｌは、第３の金属配線層Ｍ２により形成されている。

半導体基板２０１の表面には、例えば第１層目のビット線ＢＬＥに対応して、溝２０２が形成されている。この溝２０２は、図示せぬ素子分離絶縁膜（ＳＴＩ）に沿って形成されている。この溝２０２の深さＤeは、第１層目のビット線ＢＬＥと第２層目のビット線ＢＬＯの高さ方向の距離Ｌeoとほぼ等しくすることも可能である。この溝２０２内と半導体基板２０１の表面が活性領域ＡＡとして利用され、この活性領域ＡＡ上にメモリセルＭＣが形成される。図９３において、メモリセルＭＣは、簡略化して示している。

図９４に示すように、第１層目のビット線ＢＬＥは、コンタクトプラグＣＰＥを介して溝２０２内に形成されたメモリセルに接続される。

また、図９５に示すように、第２層目のビット線ＢＬＯは、ビアＶ２、第２の金属配線層Ｍ１、及びコンタクトプラグＣＰＯを介して半導体基板２０１の表面に形成されたメモリセルに接続される。

図９６は、ソース線ＳＲＣとのソースとのコンタクトの様子を示している。

上記第１４の実施形態によれば、第１層目のビット線ＢＬＥを第１層の金属配線層Ｍ０で形成し、第２層のビット線ＢＬＯを第２層の金属配線層Ｍ１で形成し、第１層のビット線ＢＬＥに対応する半導体基板２０１に溝２０２を形成し、この溝２０２内にメモリセルを形成し、第２層目のビット線ＢＬＯに対応する半導体基板２０１の表面にメモリセルを形成している。このため、集積度を上げることができる。また、第１層目のビット線ＢＬＥとメモリセルとの距離と、第２層のビット線ＢＬＯとメモリセルとの距離をほぼ等しくすると、第１層目のビット線ＢＬＥと第２層目のビット線ＢＬＯの信号の伝達遅延をほぼ等しくすることが可能であり、ＮＡＮＤ型フラッシュメモリの読み出し、及び書き込み速度を向上することも可能である。

（第１５の実施形態）
図９７は、第１５の実施形態を示すものである。第１５の実施形態は、図６８、６９に示す第１０の実施形態の変形例である。

図９７に示すように、第１５の実施形態において、第１層目のビット線ＢＬＥは第１層の金属配線層Ｍ０により形成され、第２層目のビット線ＢＬＯは第３層の金属配線層Ｍ２により構成されている。ソース線ＳＲＣは、第２層の金属配線層Ｍ１により形成されている。第１層目のビット線ＢＬＥは、図示せぬコンタクトプラグを介して活性領域ＡＡに形成されたメモリセルに接続され、第２層目のビット線ＢＬＯは、第２層の金属配線層Ｍ１を貫通して形成されたビア又はコンタクトプラグを介して活性領域ＡＡに形成されたメモリセルに接続される。

上記第１５の実施形態によれば、第１層目のビット線ＢＬＥと第２層目のビット線ＢＬＯとの間に第２の金属配線層Ｍ１により形成されたソース線ＳＲＣが介在している。このため、第１層目のビット線ＢＬＥと第２層目のビット線ＢＬＯとの間の結合容量を低減することが可能である。したがって、第１層目のビット線ＢＬＥと第２層目のビット線ＢＬＯの信号の伝達遅延を低減することが可能であり、ＮＡＮＤ型フラッシュメモリの読み出し、及び書き込み速度を向上することが可能である。

（第１６の実施形態）
上記各実施形態は、半導体基板の一方の面に偶数番目のビット線ＢＬＥと奇数番目のビット線ＢＬＯを配置した。これに対して、第１６の実施形態は、半導体基板の表面と裏面にビット線を配置している。

すなわち、図９８に示すように、半導体基板２０１の表面に偶数番目のビット線ＢＬＥが形成され、半導体基板２０１の裏面に奇数番目のビット線ＢＬＯが形成されている。偶数番目のビット線ＢＬＥは例えば第１の金属配線層Ｍ０により形成され、奇数番目のビット線ＢＬＯは例えば第２の金属配線層Ｍ１により形成される。偶数番目のビット線ＢＬＥは、例えばコンタクトプラグＣＰＥにより半導体基板２０１の表面の活性領域ＡＡに形成された図示せぬメモリセルに接続される。また、奇数番目のビット線ＢＬＯは、例えばＴＳＶ（Through Silicon Via）を介して半導体基板２０１の表面の活性領域ＡＡに形成された図示せぬメモリセルに接続される。

上記第１６の実施形態によれば、半導体基板２０１の表面に偶数番目のビット線ＢＬＥを形成し、半導体基板２０１の裏面に奇数番目のビット線ＢＬＯを形成している。このため、偶数番目のビット線ＢＬＥと奇数番目のビット線ＢＬＯとの間の結合容量を低減することが可能である。したがって、偶数番目のビット線ＢＬＥと奇数番目のビット線ＢＬＯの信号の伝達遅延を低減することが可能であり、ＮＡＮＤ型フラッシュメモリの読み出し、及び書き込み速度を向上することが可能である。

尚、半導体基板２０１の裏面には、ビット線のみではなく、メモリセルを形成してもよい。

（第１７の実施形態）
図９９は、第１７の実施形態を示している。

上記各実施形態において、第１層目のビット線ＢＬＥの相互間隔と、第２層目のビット線ＢＬＯの相互間隔は、等しく設定されていた。

これに対して、第１７の実施形態において、第２層目のビット線ＢＬＯの相互間隔は、図９９に示すように、第１層目のビット線ＢＬＥの相互間隔の例えば２倍に設定されている。すなわち、第２層目のビット線ＢＬＯは、２つの第１層目のビット線ＢＬＥの間に配置される。第１層目のビット線ＢＬＥと第２層目のビット線ＢＬＯは、それぞれ図示せぬコンタクトプラグを介してメモリセルに接続される。

尚、第２層目のビット線ＢＬＯの相互間隔は、第１層目のビット線ＢＬＥの相互間隔の２倍に限定されるものではなく、ｎ倍（ｎは、２以上の自然数）とすることが可能である。

また、第２層目のビット線ＢＬＯは、それぞれセンスアンプＳＡ（データ記憶回路）に接続され、第１層目のビット線ＢＬＥは、第２層目のビット線ＢＬＯを介してセンスアンプＳＡに接続される。すなわち、第１層目のビット線ＢＬＥと第２層目のビット線ＢＬＯの相互間には、トランジスタ２１０、２１１が接続され、トランジスタ２１０、２１１の一方を選択することにより、一対の第１層目のビット線ＢＬＥの一方が第２層目のビット線ＢＬＯを介してセンスアンプＳＡに接続される。トランジスタ２１０、２１１は、メモリセルが形成されるウェル内に形成することが可能である。

上記構成において、トランジスタ２１０、２１１の一方を選択することにより、一対の第１層目のビット線ＢＬＥの一方を第２層目のビット線ＢＬＯを介してセンスアンプＳＡに接続することができる。このため、選択された第１層目のビット線ＢＬＥに接続されたメモリセルに対して、書き込み又は読み出し動作を行うことができる。

また、トランジスタ２１０、２１１の両方を非選択とすることにより、第２層目のビット線ＢＬＯに接続されたメモリセルに対して、書き込み又は読み出し動作を行うことができる。

上記第１７の実施形態によれば、センスアンプＳＡに接続される第２層目のビット線ＢＬＯの相互間隔を第１層目のビット線ＢＬＥの２倍以上に設定することが可能である。このため、第２層目のビット線ＢＬＯ間の結合容量を低減することが可能であり、信号の伝送遅延を低減することができる。したがって、ＮＡＮＤ型フラッシュメモリの読み出し、及び書き込み速度を向上することが可能である。

その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

ＢＬＥ…偶数番目のビット線、ＢＬＯ…奇数番目のビット線、Ｍ０、Ｍ１、Ｍ２、Ｍ３…第１、第２、第３、第４の金属配線層、ＡＡ…活性領域、ＣＰ、ＣＰＥ、ＣＰＯ、ＣＰ０、ＣＰ１…コンタクトプラグ、Ｖ１、Ｖ２…第１、第２のビア、１０ａ、１０ｂ…第１、第２のデータ記憶回路群、１０…データ記憶回路、ＳＡ…センスアンプ、２０１…半導体基板、２０２…溝、２０１、２１１…トランジスタ、ＴＳＶ…貫通ビア。

Claims (2)

1. 第１の絶縁膜上に形成すべきビット線の幅より広い幅を有する第１の膜を形成し、
   前記第１の膜を前記形成すべきビット線の幅にスリミングして第２の膜を形成し、
   前記第２の膜の側壁に第２の絶縁膜を形成し、
   前記第２の膜及び前記第２の絶縁膜をマスクとして前記第１の絶縁膜に第１の深さを有する第１の溝を形成し、
   前記第１の溝内に第１の導電材料により第１のビット線を形成し、
   前記第１の溝を第３の絶縁膜により埋め込み、
   前記第２の膜を除去し、
   前記第２の絶縁膜をマスクとして前記第１の絶縁膜に前記第１の深さより浅い第２の溝を形成し、
   前記第２の溝内に第２の導電材料により第２のビット線を形成する
   ことを特徴とする半導体記憶装置の製造方法。
2. 前記第３の絶縁膜により前記第１の溝を埋め込むとき、ビアが形成される領域を除き前記第３の絶縁膜により埋め込み、
   前記第２のビット線を形成するとき、前記領域に前記第２の導電材料によりビアを形成する
   ことを特徴とする請求項１記載の半導体記憶装置の製造方法。

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