KR102605333B1 - 메모리 디바이스, 집적 회로 디바이스 및 방법 - Google Patents

Abstract

메모리 디바이스는 적어도 하나의 비트 라인, 적어도 하나의 소스 라인, 적어도 하나의 프로그램 워드 라인, 적어도 하나의 판독 워드 라인, 및 프로그램 트랜지스터와 판독 트랜지스터를 포함하는 적어도 하나의 메모리 셀을 포함한다. 프로그램 트랜지스터는 적어도 하나의 프로그램 워드 라인에 커플링된 게이트 단자, 적어도 하나의 소스 라인에 커플링된 제1 단자, 및 제2 단자를 포함한다. 판독 트랜지스터는 적어도 하나의 판독 워드 라인에 커플링된 게이트 단자, 적어도 하나의 비트 라인에 커플링된 제1 단자, 및 프로그램 트랜지스터의 제2 단자에 커플링된 제2 단자를 포함한다.

Description

메모리 디바이스, 집적 회로 디바이스 및 방법{MEMORY DEVICE, INTEGRATED CIRCUIT DEVICE AND METHOD}

[관련 출원]

본 출원은 2020년 7월 24일에 출원된 미국 특허 가출원 제63/056,281호의 이익을 주장하며, 상기 가출원의 전체 내용은 참조에 의해 본 명세서에 통합된다.

집적 회로(IC) 디바이스는 IC 레이아웃 다이어그램에 표시된 여러 반도체 디바이스를 포함된다. IC 레이아웃 다이어그램은 계층적이며 반도체 디바이스 설계 사양에 따라 상위 수준 기능을 수행하는 모듈을 포함한다. 모듈은 종종 각각이 특정 기능을 수행하도록 구성된 하나 이상의 반도체 구조물을 나타내는 셀 조합으로 구축된다. 때때로 표준 셀로서 알려진 미리 설계된 레이아웃 다이어그램을 갖는 셀은 표준 셀 라이브러리(이하 간략함을 위해 "라이브러리" 또는 "셀 라이브러리"라고 지칭됨)에 저장되며 전자 설계 자동화(electronic design automation; EDA) 도구와 같은 다양한 도구에 의해 액세스 가능하여, IC를 위한 설계를 생성, 최적화 및 검증한다. 반도체 디바이스 및 셀의 예는 대응하는 메모리 디바이스 및 메모리 셀을 포함한다.

본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(feature)는 실제 크기대로 도시되지 않는 것이 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른 메모리 디바이스의 개략적 블록도이다.
도 2는 일부 실시예에 따른 메모리 셀의 개략적 회로도이다.
도 3a 및 3b는 일부 실시예에 따른 다양한 동작에서 메모리 디바이스의 개략적인 회로도이다.
도 4는 일부 실시예에 따른 메모리 디바이스의 개략적 회로도이다.
도 5a 내지 5c는 일부 실시예에 따른 메모리 디바이스의 IC 레이아웃 다이어그램의 다양한 층에서의 개략도이다.
도 6a는 일부 실시예에 따른 메모리 디바이스의 IC 레이아웃 다이어그램의 개략도이다.
도 6b는 일부 실시예에 따른 메모리 디바이스의 IC 레이아웃 다이어그램의 개략도이다.
도 7a 내지 7c는 일부 실시예에 따른 메모리 디바이스 내의 메모리 셀의 다양한 레이아웃이다.
도 8은 일부 실시예에 따른 IC 디바이스의 개략적 단면도이다.
도 9는 일부 실시예에 따른 방법의 흐름도이다.
도 10은 일부 실시예에 따른 방법의 흐름도이다.
도 11은 일부 실시예에 따른 방법의 흐름도이다.
도 12는 일부 실시예에 따른 EDA 시스템의 블록도이다.
도 13은 일부 실시예에 따른 IC 제조 시스템 및 이와 연관된 IC 제조 흐름의 블록도이다.

하기의 개시는 제공되는 특허 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 간단하게 하기 위해, 컴포넌트, 물질, 값, 단계, 동작, 배열 등의 특정한 예시가 하기에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 다른 컴포넌트, 값, 동작, 물질, 배열 등이 고려된다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.

또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.

메모리 셀은 프로그램 트랜지스터 및 서로 직렬로 커플링된 판독 트랜지스터를 포함한다. 일부 실시예에서, 메모리 셀의 프로그래밍 동작에서, 프로그램 트랜지스터의 소스 또는 드레인에 더 높은 전압이 인가되고, 프로그램 트랜지스터의 게이트에 더 낮은 전압이 인가된다. 더 높은 전압과 더 낮은 전압 사이의 전압차는 프로그램 트랜지스터의 게이트 유전체를 가로질러 인가되며, 게이트 유전체를 브레이크다운하기에 충분한 미리 결정된 브레이크다운 전압(breakdown voltage) 이상이다. 결과적으로, 메모리 셀은 브레이크다운된 게이트 유전체에 대응하는 제1 데이터를 저장하도록 프로그래밍된다. 게이트 유전체가 아직 브레이크다운되지 않은 경우, 메모리 셀은 제1 데이터와는 다른 제2 데이터를 저장한다. 예를 들어, 제1 데이터는 논리 "0"이고 제2 데이터는 논리 "1"이다. 또 다른 예에서, 제1 데이터는 논리 "1"이고 제2 데이터는 논리 "0"이다. 프로그래밍 동작에서 프로그램 트랜지스터의 소스 또는 드레인 대신에 게이트 단자에 더 높은 전압이 인가되는 다른 접근법과 비교하여, 적어도 하나의 실시예에서 감소된 누설 전류, 증가된 신뢰성 등을 포함하지만 이에 제한되지 않는 하나 이상의 개선을 달성하는 것이 가능하다.

도 1은 일부 실시예에 따른 메모리 디바이스(100)의 개략적 블록도이다. 메모리 디바이스는 IC 디바이스의 한 유형이다. 적어도 하나의 실시예에서, 메모리 디바이스는 개별 IC 디바이스이다. 일부 실시예에서, 메모리 디바이스는 다른 기능을 위한 메모리 디바이스 이외의 회로를 포함하는 더 큰 IC 디바이스의 일부로서 포함된다.

메모리 디바이스(100)는 적어도 하나의 메모리 셀(MC), 및 메모리 셀(MC)의 동작을 제어하도록 커플링된 제어기("제어 회로"라고도 함)(102)를 포함한다. 도 1의 예시적인 구성에서, 메모리 디바이스(100)는 메모리 어레이(104)에서 복수의 열 및 행으로 배열된 복수의 메모리 셀(MC)을 포함한다. 메모리 디바이스(100)는 메모리 어레이(104)의 행을 따라 연장되는 복수의 판독 워드 라인(WLR0, WLR1 내지 WLRm) 및 복수의 프로그램 워드 라인(WLP0, WLP1 내지 WLPm)을 더 포함한다. 메모리 디바이스(100)는 메모리 어레이(104)의 열을 따라 연장되는 복수의 소스 라인(SL0, SL1 내지 SLk) 및 복수의 비트 라인(BL0, BL1 내지 BLk)을 더 포함한다. 판독 워드 라인은 본 개시에서 일반적으로 WLR이라고 하며, 프로그램 워드 라인은 본 개시에서 일반적으로 WLP라고 하며, 판독 워드 라인(WLR) 및 프로그램 워드 라인(WLP)은 본 개시에서 일반적으로 워드 라인이라고 하고, 소스 라인은 본 개시에서 일반적으로 SL이라고 하며, 비트 라인은 본 개시에서 일반적으로 BL이라고 한다. 각각의 메모리 셀(MC)은 대응하는 판독 워드 라인(WLR), 대응하는 프로그램 워드 라인(WLP), 대응하는 소스 라인(SL) 및 대응하는 비트 라인(BL)에 의해 제어기(102)에 커플링된다. 판독 워드 라인(WLR) 및/또는 프로그램 워드 라인(WLP)은 판독 및/또는 기록될 메모리 셀(MC)의 주소 등을 전송하도록 구성된다. 판독 워드 라인(WLR) 및/또는 프로그램 워드 라인(WLP)은 때때로 "주소 라인"으로 지칭된다. 소스 라인(SL) 및/또는 비트 라인(BL)은 대응하는 워드 라인(WLR, WLP 등) 상의 주소에 의해 지시되는 메모리 셀(MC)에 기록될 그리고/또는 메모리 셀(MC)로부터 판독될 데이터를 전송하도록 구성된다. 소스 라인(SL) 및/또는 비트 라인(BL)은 때때로 "데이터 라인"으로 지칭된다. 메모리 디바이스(100) 내의 다양한 수의 워드 라인(WLR, WLP) 및/또는 비트 라인(BL) 및/또는 소스 라인(SL)은 다양한 실시예의 범주 내에 있다.

도 1의 예시적인 구성에서, 제어기(102)는, 판독 동작 또는 기록 동작 중 적어도 하나를 수행하도록 구성되는 워드 라인 구동기(112), 소스 라인 구동기(114), 비트 라인 구동기(116) 및 감지 증폭기(SA)(118)를 포함한다. 적어도 하나의 실시예에서, 제어기(102)는 메모리 디바이스(100)의 다양한 컴포넌트를 위한 클록 신호를 제공하기 위한 하나 이상의 클록 생성기, 외부 디바이스와의 데이터 교환을 위한 하나 이상의 입출력(input/output: I/O) 회로, 및/또는 메모리 디바이스(100) 내의 다양한 동작을 제어하기 위한 하나 이상의 제어기를 더 포함한다.

워드 라인 구동기(112)("WL 디코더"라고도 함)는 워드 라인(WLR, WLP)을 통해 메모리 어레이(104)에 커플링된다. 워드 라인 구동기(112)는 판독 동작 또는 기록 동작에서 액세스되도록 선택된 메모리 셀(MC)의 행 주소를 디코딩하도록 구성된다. 워드 라인 구동기(112)는 디코딩된 행 주소에 대응하는 선택된 워드 라인(WLR, WLP)에 전압의 세트를 그리고, 다른 선택되지 않은 워드 라인(WLR, WLP)에 다른 전압 세트를 공급하도록 구성된다. 소스 라인 구동기(114)("SL 디코더"라고도 함)는 소스 라인(SL)을 통해 메모리 어레이(104)에 커플링된다. 비트 라인 구동기(116)("BL 디코더"라고도 함)는 비트 라인(BL)을 통해 메모리 어레이(104)에 커플링된다. 소스 라인 구동기(114) 및/또는 비트 라인 구동기(116)는 판독 동작 또는 기록 동작에서 액세스되도록 선택된 메모리 셀(MC)의 열 주소를 디코딩하도록 구성된다. 소스 라인 구동기(114) 및/또는 비트 라인 구동기(116)는 선택된 소스 라인(SL) 및 선택된 메모리 셀(MC)에 대응하는 선택된 비트 라인(BL)에 전압 세트를 그리고 다른 선택되지 않은 소스 라인(SL) 및 선택되지 않은 비트 라인(BL)에 다른 전압 세트를 공급하도록 구성된다. 예를 들면, 기록 동작("프로그래밍 동작"이라고도 함)에서, 소스 라인 구동기(114)는 선택된 소스 라인(SL)에 기록 전압("프로그램 전압"이라고도 함)을 공급하도록 구성된다. 판독 동작에서, 소스 라인 구동기(114)는 판독 전압을 선택된 소스 라인(SL)에 공급하도록 구성된다. SA(118)는 비트 라인(BL)을 거쳐 메모리 어레이(104)에 커플링된다. 판독 동작에서, SA(118)는 액세스된 메모리 셀(MC)로부터 판독되고 대응하는 선택된 비트 라인(BL)을 통해 검색된 데이터를 감지하도록 구성된다. 설명된 메모리 디바이스 구성은 예이고, 다른 메모리 디바이스 구성은 다양한 실시예의 범위 내에 있다. 적어도 일 실시예에서, 메모리 디바이스(100)는 일회성 프로그래밍 가능(one-time programmable; OTP) 비휘발성 메모리이고, 메모리 셀(MC)은 OTP 메모리 셀이다. 다른 유형의 메모리는 다양한 실시예의 범위 내에 있다.

도 2는 일부 실시예에 따른 메모리 셀(200)의 개략적 회로도이다. 적어도 하나의 실시예에서, 메모리 셀(200)은 메모리 디바이스(100)의 메모리 셀들(MC) 중 적어도 하나에 대응한다.

도 2에서, 메모리 셀(200)은 프로그램 워드 라인(WLP), 판독 워드 라인(WLR), 소스 라인(SL) 및 비트 라인(BL)에 커플링된다. 메모리 셀(200)은 프로그램 트랜지스터(TP) 및 판독 트랜지스터(TR)를 포함한다. 프로그램 트랜지스터(TP)는 프로그램 워드 라인(WLP)에 커플링된 게이트 단자(210), 소스 라인(SL)에 커플링된 제1 단자(211) 및 제2 단자(212)를 포함한다. 판독 트랜지스터(TR)는 판독 워드 라인(WLR)에 커플링된 게이트 단자(220), 비트 라인(BL)에 커플링된 제1 단자(221), 및 프로그램 트랜지스터(TP)의 제2 단자(212)에 커플링된 제2 단자(222)를 포함한다. 즉, 프로그램 트랜지스터(TP)와 판독 트랜지스터(TR)는 직렬로 커플링된다.

프로그램 트랜지스터(TP) 및/또는 판독 트랜지스터(TR)의 예는, 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET), 상보성 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 트랜지스터, P-채널 금속 산화물 반도체(P-channel metal-oxide semiconductor; PMOS), N-채널 금속 산화물 반도체(N-channel metal-oxide semiconductor; NMOS), 양극성 접합 트랜지스터(bipolar junction transistor; BJT), 고전압 트랜지스터, 고주파 트랜지스터, P-채널 및/또는 N-채널 전계 효과 트랜지스터(PFET/NFET), FinFET, 상승된 소스/드레인을 갖는 평면 MOS 트랜지스터, 나노 시트 FET, 나노 와이어 FET 등을 포함하지만 이에 제한되지는 않는다. 제1 단자(211)는 프로그램 트랜지스터(TP)의 소스/드레인이고, 제2 단자(212)는 프로그램 트랜지스터(TP)의 또 다른 소스/드레인이다. 제1 단자(221)는 판독 트랜지스터(TR)의 소스/드레인이고, 제2 단자(222)는 판독 트랜지스터(TR)의 또 다른 소스/드레인이다. 도 2와 관련하여 설명된 예시적인 구성에서, 프로그램 트랜지스터(TP) 및 판독 트랜지스터(TR)는 NMOS 트랜지스터이고, 제1 단자(211)는 프로그램 트랜지스터(TP)의 소스이고, 제2 단자(212)는 프로그램 트랜지스터(TP)의 드레인이고, 제1 단자(221)는 판독 트랜지스터(TR)의 드레인이며, 제2 단자(222)는 판독 트랜지스터(TR)의 소스이다. NMOS 트랜지스터 대신 PMOS 트랜지스터를 포함하는 다른 구성은 다양한 실시예의 범위 내에 있다. 본 명세서에 설명된 일부 실시예에서, 프로그램 트랜지스터(TP)의 제2 단자(212)와 판독 트랜지스터(TR)의 제2 단자(222)는 동일한데, 즉, 프로그램 트랜지스터(TP)와 판독 트랜지스터(TR)는 공통 소스/드레인을 공유한다. 적어도 일 실시예에서, 프로그램 트랜지스터(TP) 및 판독 트랜지스터(TR)는 동일하게 구성된다. 예를 들어, 프로그램 트랜지스터(TP)와 판독 트랜지스터(TR)는 동일한 크기를 가지며 동일한 프로세스에 의해 제조된다.

프로그램 트랜지스터(TP)는, 게이트 유전체를 브레이크다운하기에 충분한 미리 결정된 브레이크다운 전압이 게이트 유전체를 가로질러 인가될 때 브레이크다운되도록 구성되는 게이트 유전체(예를 들면, 도 8과 관련하여 설명된 게이트 유전체)를 포함한다. 프로그램 트랜지스터(TP)의 게이트 유전체가 브레이크다운된 경우, 브레이크다운된 게이트 유전체는 저항기로서 구성되고 메모리 셀(200)에 저장된 제1 데이터, 예를 들어, 논리 "0"에 대응한다. 게이트 유전체가 아직 브레이크다운되지 않은 경우, 메모리 셀(200)은 다른 제2 데이터, 예를 들어, 논리 "1"을 저장한다. 게이트 유전체의 예시적인 물질은 실리콘 이산화물, 하이-k 유전체 등을 포함하지만 이에 제한되지 않는다. 하이-k 유전체의 예는 지르코늄 이산화물, 하프늄 이산화물, 지르코늄 실리케이트, 하프늄 실리케이트 등을 포함하지만 이에 제한되지 않는다. 일부 실시예에서, 메모리 셀(200)은 안티-퓨즈 메모리 셀이고, 메모리 셀(200)을 포함하는 메모리 디바이스는 안티-퓨즈 메모리이다. 안티 퓨즈 메모리는 일회성 프로그래밍 가능(OTP) 비휘발성 메모리(non-volatile memory; NVM) 유형이다. 메모리 셀(200)이 적용될 수 있는 다른 메모리 구성은 다양한 실시예의 범위 내에 있다.

일부 실시예에서, 메모리 셀(200)의 동작은 메모리 디바이스(100)의 제어기(102)와 같은 제어기에 의해 제어된다. 제어기(102)는 프로그램 워드 라인(WLP), 판독 워드 라인(WLR), 소스 라인(SL) 및 비트 라인(BL)을 통해 메모리 셀(200)에 커플링된다.

프로그래밍 동작에서 메모리 셀(200)이 선택되면, 제어기(102)는 소스 라인(SL)을 통해 프로그램 트랜지스터(T)의 제1 단자(211)에 더 높은 전압을 인가하고, 프로그램 워드 라인(WLP)을 통해 프로그램 트랜지스터(T)의 게이트 단자(210)에 더 낮은 전압을 인가하도록 구성된다. 제어기(102)는 프로그래밍 동작에서 판독 트랜지스터(TR)를 턴오프하도록 구성된다. 제1 단자(211)의 더 높은 전압과 게이트 단자(210)의 더 낮은 전압 사이의 전압차는 프로그램 트랜지스터(T)의 게이트 유전체를 브레이크다운하기에 충분한 미리 결정된 브레이크다운 전압 이상이다. 그 결과, 프로그램 트랜지스터(TP)의 게이트 유전체가 브레이크다운되고, 프로그래밍 전류(Iprog)가 소스 라인(SL)으로부터 프로그램 트랜지스터(TP)를 통해 프로그램 워드 라인(WLP)으로 흐르고, 메모리 셀(200)이 프로그래밍된다. 예에서, 프로그램 워드 라인(WLP)에 인가되는 더 낮은 전압은 접지 전압이고, 소스 라인(SL)에 인가되는 더 높은 전압은 약 5V의 프로그램 전압이다. 다른 전압 방식은 다양한 실시예의 범위 내에 있다.

메모리 셀(200)이 판독 동작에서 선택될 때, 제어기(102)는 판독 트랜지스터의 게이트 단자(220)에 판독 워드 라인(WLR)을 경유하여 턴온(turn-On) 전압을 인가하여 판독 트랜지스터(TR)를 턴온하도록 구성된다. 제어기(102)는 또한 판독 트랜지스터(TR)가 턴온되는 동안 메모리 셀(200)에 저장된 데이터를 검출하기 위해, 판독 전압을 소스 라인(SL) 및 프로그램 워드 라인(WLP)을 통해 대응하게 프로그램 트랜지스터(T)의 제1 단자(211) 및 게이트 단자(210)에 인가하도록 구성된다. 예를 들어, 제어기(102)는 예를 들어, SA(118)를 사용하여 프로그램 트랜지스터(TP)로부터 턴온된 판독 트랜지스터(TR)를 통해 비트 라인(BL)으로 흐르는 판독 전류(Iread)를 감지하도록 구성된다. 메모리 셀(200)이 논리 "0"을 저장하도록 미리 프로그래밍되었을 때의 판독 전류(Iread)의 현재 값은, 메모리 셀(200)이 이전에 프로그래밍되지 않았고 여전히 논리 "1"을 저장하는 경우의 판독 전류(Iread)의 현재 값과는 다르다. 판독 전류(Iread)의 전류 값을 감지함으로써, 제어기(102)는 메모리 셀(200)에 저장된 데이터를 감지하도록 구성된다. 예에서 턴온 전압은 약 0.75V의 코어 전압이고 판독 전압은 약 1.5V이다. 다른 전압 방식은 다양한 실시예의 범위 내에 있다.

프로그램 트랜지스터의 게이트 단자에 높은 프로그램 전압이 인가되는 다른 접근법과 비교하여, 일부 실시예에 따른 프로그램 전압은 소스 라인(SL)을 통해 프로그램 트랜지스터(TP)의 소스/드레인에 인가된다. 또한, 다른 접근법에서는 프로그래밍 전류와 판독 전류가 프로그램 트랜지스터로부터 비트 라인으로 동일한 전류 경로로 흐른다. 대조적으로, 프로그래밍 전류(Iprog) 및 판독 전류(Iread)는 일부 실시예에 따라 도 2에 개략적으로 도시된 바와 같이 상이한 전류 경로로 흐른다. 적어도 하나의 실시예에서, 다른 접근법과의 설명된 구별 중 하나 이상은 여기에 설명된 하나 이상의 개선을 달성하는 것을 가능하게 한다.

도 3a 및 3b는 일부 실시예에 따른 다양한 동작에서 메모리 디바이스(300)의 개략적인 회로도이다.

도 3a 및 3b에서, 메모리 디바이스(300)는 복수의 메모리 셀(비트 0, 비트 1, ... 비트 7)을 포함한다. 각 메모리 셀(비트 0, 비트 1, ... 비트 7)은 메모리 셀(200)의 구성을 갖는다. 예를 들어, 메모리 셀(비트 0, 비트 1, ... 비트 7)은 상응하게 프로그램 트랜지스터(TP0, TP1, ... TP7) 및 판독 트랜지스터(TR0, TR1, ... TR7)를 포함한다. 프로그램 트랜지스터(TP0, TP2, TP4, TP6)의 게이트 단자는 프로그램 워드 라인(WLP0)에 커플링되고, 프로그램 트랜지스터(TP1, TP3, TP5, TP7)의 게이트 단자는 프로그램 워드 라인(WLP1)에 커플링된다. 판독 트랜지스터(TR0, TR2, TR4, TR6)의 게이트 단자는 판독 워드 라인(WLR0)에 커플링되고, 판독 트랜지스터(TR1, TR3, TR5, TR7)의 게이트 단자는 판독 워드 라인(WLR1)에 커플링된다. 프로그램 트랜지스터(TP0, TP1)의 제1 단자는 소스 라인(SL0)에 커플링되고, 프로그램 트랜지스터(TP2, TP3)의 제1 단자는 소스 라인(SL1)에 커플링되고, 프로그램 트랜지스터(TP4, TP5)의 제1 단자는 소스 라인(SL2)에 커플링되며, 프로그램 트랜지스터(TP6, TP7)의 제1 단자는 소스 라인(SL3)에 커플링된다. 판독 트랜지스터(TR0, TR1)의 제1 단자는 비트 라인(BL0)에 커플링되고, 프로그램 트랜지스터(TR2, TR3)의 제1 단자는 비트 라인(BL1)에 커플링되고, 프로그램 트랜지스터(TR4, TR5)의 제1 단자는 비트 라인(BL2)에 커플링되며, 프로그램 트랜지스터(TR6, TR7)의 제1 단자는 비트 라인(BL3)에 커플링된다. 각각의 프로그램 트랜지스터(TP0, TP1, ... TP7)의 제2 단자와 판독 트랜지스터(TR0, TR1, ... TR7) 중 대응하는 하나의 제2 단자는 함께 커플링된다. 적어도 하나의 실시예에서, 각각의 메모리 셀(비트 0, 비트 1, ... 비트 7)은 메모리 셀(MC)에 대응하고, 비트 라인(BL0, BL1, BL2, BL3) 각각은 비트 라인(BL)에 대응하고, 각각의 소스 라인(SL0, SL1, SL2, SL3)은 소스 라인(SL)에 대응하고, 각각의 프로그램 워드 라인(WLP0, WLP1)은 프로그램 워드 라인(WLP)에 대응하며, 각각의 판독 워드 라인(WLR0, WLR1)은 메모리 디바이스(100)의 판독 워드 라인(WLR)에 대응한다. 도 3a 내지 3b의 메모리 디바이스(300)의 구성은 일례이다. 다른 구성도 다양한 실시예의 범위 내에 있다.

도 3a에서, 메모리 셀(비트 0)은 프로그래밍 동작에서 선택되고 다른 메모리 셀(비트 1, 비트 2, ... 비트 7)은 선택되지 않는다. 제어기(102)와 같은 메모리 디바이스(300)의 제어기는 선택된 메모리 셀(비트 0)에 커플링된 소스 라인(SL0)에 프로그램 전압(Vprog)을 인가하고, 다른 소스 라인(SL1, SL2, SL3)에 기준 전압을 인가하도록 구성된다. 도 3a의 예시적인 구성에서, 기준 전압은 접지 전압(VSS)이고 프로그램 전압(Vprog)은 약 5V이다. 다른 전압 방식은 다양한 실시예의 범위 내에 있다.

제어기는 선택된 메모리 셀(비트 0)에 커플링된 프로그램 워드 라인(WLP0)에 접지 전압(VSS)을 인가하고, 다른 프로그램 워드 라인(WLP1)에 제1 전압(Vio)을 인가하도록 더 구성된다. 제1 전압(Vio)은 접지 전압(VSS)보다 높고 프로그램 전압(Vprog)보다 낮다. 예에서, 제1 전압(Vio)은 약 1.8V의 입출력(I/O) 전압이다. 다른 전압 방식은 다양한 실시예의 범위 내에 있다.

제어기는 또한 각 판독 워드 라인(WLR0, WLR1)에 접지 전압(VSS)을 플로팅하거나 인가하도록 구성된다. 그 결과, 판독 트랜지스터(TR0, TR1, ... TR7)가 턴오프된다. 제어기는 또한 비트 라인들(BL0, BL1, BL2, BL3)에 접지 전압(VSS)을 인가하도록 구성된다.

프로그램 전압(Vprog)과 접지 전압(VSS) 사이의 전압차, 예를 들면, 5V는 미리 결정된 브레이크다운 전압 이상이고, 선택된 메모리 셀(비트 0)에서 프로그램 트랜지스터(TP0)의 게이트 유전체를 브레이크다운하기에 충분하다. 결과적으로 선택된 메모리 셀 비트 0이 프로그래밍된다.

프로그램 전압(Vprog)과 제1 전압(Vio) 사이의 전압차(예를 들어, 3.2V)는, 선택된 메모리 셀(비트 0)과 동일한 소스 라인(SL0)에 커플링되는 선택되지 않은 메모리 셀(비트 1)에서 프로그램 트랜지스터(TP1)의 게이트 유전체를 (아직 브레이크다운되지 않은 경우) 의도하지 않게 브레이크다운하는 것을 회피하기 위해. 미리 결정된 브레이크다운 전압보다 낮다.

제1 전압(Vio)과 접지 전압(VSS) 사이의 전압차(예를 들어, 1.8V)는, 선택되지 않은 메모리 셀(비트 3, 비트 5, 비트 7)에서 프로그램 트랜지스터(TP3, TP5, TP7)의 게이트 유전체를 (아직 브레이크다운되지 않은 경우) 의도하지 않게 브레이크다운하는 것을 회피하기 위해, 미리 정해진 브레이크다운 전압보다 낮다.

높은 프로그램 전압이 프로그램 워드 라인을 통해 선택된 메모리 셀에 있는 프로그램 트랜지스터의 게이트 단자에 인가되는 다른 접근법에서, 동일한 프로그램 워드 라인에 커플링된 다른 선택되지 않은 메모리 셀은 잠재적으로 게이트 유도 드레인 누설(gate-induced drain leakage; GIDL) 효과로 인해 바람직하지 않은 추가 누설 전류를 경험한다. 또한, 프로그램 워드 라인 상의 높은 프로그램 전압은 잠재적으로 다른 선택되지 않은 메모리 셀의 프로그램 트랜지스터에 바람직하지 않은 고전압 응력을 생성하고, 다른 선택되지 않은 메모리 셀의 프로그램 트랜지스터의 신뢰성을 감소시킨다. 적어도 하나의 실시예에서, 선택된 메모리 셀(비트 0)의 프로그램 트랜지스터(TP0)의 게이트 단자 대신에 소스/드레인에 프로그램 전압(Vprog)을 인가함으로써, 선택된 메모리 셀(비트 0)과 동일한 프로그램 워드 라인(WLP0)에 커플링되는 다른 선택되지 않은 메모리 셀(비트 2, 비트 4, 비트 6)에서 추가적인 누설 전류 및/또는 감소된 신뢰성을 피할 수 있다. 그 결과, 성능 및/또는 디바이스 신뢰성은 하나 이상의 실시예에서 향상된다.

도 3b에서, 메모리 셀(비트 0)은 판독 동작에서 선택되고 다른 메모리 셀(비트 1, 비트 2, ... 비트 7)은 선택되지 않는다. 제어기는 선택된 메모리 셀(비트 0)에 커플링된 소스 라인(SL0) 및 프로그램 워드 라인(WLP0)에 판독 전압(Vread)을 인가하고, 다른 소스 라인(SL1, SL2, SL3) 및 다른 프로그램 워드 라인(WLP1)에 접지 전압(VSS)을 인가하도록 구성된다. 예에서, 판독 전압(Vread)은 약 1.5V이다. 다른 전압 방식은 다양한 실시예의 범위 내에 있다.

제어기는 선택된 메모리 셀(비트 0)에 커플링된 판독 워드 라인(WLR0)에 접지 전압(VSS)보다 높은 제2 전압(Vcore)을 인가하고, 다른 판독 워드 라인(WLR1)에 접지 전압(VSS)을 인가하도록 추가로 구성된다. 제2 전압은 턴온 전압이라고도 한다. 예에서, 제2 전압(Vcore)은 약 0.75V의 코어 전압이다. 다른 전압 방식은 다양한 실시예의 범위 내에 있다.

제어기는 선택된 메모리 셀(비트 0)에 커플링된 비트 라인(BL0)에 접지 전압(VSS)을 인가하도록 구성된다. 제어기는 또한 다른 비트 라인들(BL1, BL2, BL3) 각각에 접지 전압(VSS)을 플로팅하거나 인가하도록 구성된다.

제어기는 또한 선택된 메모리 셀(비트 0)의 비트 라인(BL0)을 SA(118)와 같은 감지 증폭기에 커플링하도록 구성된다. 판독 워드 라인(WLR0) 상의 턴온 전압(Vcore)은 판독 트랜지스터(TR0)가 턴온되게 하고, 이는 판독 전류가 프로그램 트랜지스터(TP0)로부터 비트 라인(BL0)으로 흐르도록 허용하여 SA에 의해 검출된다.

도 4는 일부 실시예에 따른 메모리 디바이스(400)의 개략적 회로도이다.

메모리 디바이스(400)는 도 3a 내지 3b와 관련하여 설명된, 메모리 셀(비트 0, 비트 1, ... 비트 7) 및 대응 프로그램 워드 라인(WLP0, WLP1), 판독 워드 라인(WLR0, WLR1), 소스 라인(SL0, SL1, SL2, SL3), 및 비트 라인(BL0, BL1, BL2, BL3)을 포함한다. 간략함을 위해 메모리 셀, 소스 라인 및 비트 라인 중 일부는 도 4에서 생략되었다. 메모리 디바이스(400)는 도 3a 내지 3b와 관련하여 설명된 제어기에 대응하는 제어기를 함께 구성하는 WL 디코더(412), SL 디코더(414), BL 디코더(416) 및 SA(418)를 더 포함한다. 적어도 하나의 실시예에서, WL 디코더(412), SL 디코더(414), BL 디코더(416), 및 SA(418)는 도 1과 관련하여 설명된 워드 라인 구동기(112), 소스 라인 구동기(114), 비트 라인 구동기(116) 및 SA(118)에 대응한다.

WL 디코더(412)는 선택된 메모리 셀의 주소를 수신 및 디코딩하고, 디코딩된 주소 및 선택된 메모리 셀에서 수행될 동작, 예를 들면, 판독 동작 또는 프로그래밍 동작에 따라, 프로그램 워드 라인(WLP0, WLP1), 판독 워드 라인(WLR0, WLR1), 및 소스 라인(SL0, SL1, SL2, SL3) 중 하나 이상에 다양한 전압을 인가하도록 구성된다. 예를 들어, 프로그램 전압(Vprog) 및 트랜지스터(CT0, CT1)가 도 4에 도시되어 있으며, 트랜지스터(CT0, CT1)를 통해 프로그램 전압(Vprog)이 소스 라인(SL)에 선택적으로 인가된다. 이러한 전압을 선택적으로 인가하기 위한 다른 전압 및/또는 트랜지스터는 간략함을 위해 생략된다.

SL 디코더(414)는 선택된 메모리 셀의 주소를 수신 및 디코딩하고, 디코딩된 주소 및 선택된 메모리 셀에서 수행될 동작에 따라 WL 디코더(412)로부터 소스 라인(SL0, SL1, SL2, SL3) 중 하나 이상으로의 다양한 전압의 공급을 제어하도록 구성된다. 예를 들어, SL 디코더(414)는 WL 디코더(412)에서 소스 라인(SL0)과 트랜지스터(CT0) 사이에 커플링되는 스위치(S1)의 제어 단자에 커플링된다. 유사하게, SL 디코더(414)는 소스 라인(SL3)과 WL 디코더(412)의 또 다른 트랜지스터 사이에 커플링되는 스위치(S2)의 제어 단자에 커플링된다. SL 디코더(414)에 의해 제어되도록 커플링된 다른 스위치는 간략함을 위해 생략된다. 적어도 하나의 실시예에서, 스위치(S1, S2) 각각은 트랜지스터이고 SL 디코더(414)는 트랜지스터의 게이트 단자에 커플링된다. 선택된 메모리 셀(비트 0)의 예시적인 프로그래밍 동작에서, 본 개시에서 설명된 바와 같이 SL 디코더(414)는 스위치(S1)를 폐쇄하도록 구성되고 프로그램 전압(Vprog)은 트랜지스터(CT0) 및 폐쇄 스위치(S1)를 통해 소스 라인(SL0)에 공급되어 메모리 셀(비트 0)을 프로그래밍한다.

BL 디코더(416)는 선택된 메모리 셀의 주소를 수신 및 디코딩하고, 디코딩된 주소 및 선택된 메모리 셀에서 수행될 동작에 따라 비트 라인(BL0, BL1, BL2, BL3) 중 하나 이상을 접지 전압(VSS) 또는 SA(418)에 커플링하거나, 비트 라인(BL0, BL1, BL2, BL3) 중 하나 이상을 플로팅하도록 구성된다. 예를 들어, BL 디코더(416)는 스위치(S3-S6)의 제어 단자에 커플링된다. 스위치(S3)는 트랜지스터들(T1, T2)의 게이트들 사이에 커플링된다. 트랜지스터(T1)는 비트 라인(BL0)에 커플링된 제1 소스/드레인을 갖는다. 트랜지스터(T2)는 SA(418)에 커플링된 제1 소스/드레인 및 접지에 커플링된 제2 소스/드레인을 갖는다. 스위치(S4)는 트랜지스터(T1)의 제2 소스/드레인과 출력 핀(output pin)(OUT) 사이에 커플링된다. 스위치(S5)는 트랜지스터들(T3, T2)의 게이트들 사이에 커플링된다. 트랜지스터(T3)는 비트 라인(BL3)에 커플링된 제1 소스/드레인을 갖는다. 스위치(S6)는 트랜지스터(T3)의 제2 소스/드레인과 출력 핀(OUT) 사이에 커플링된다. BL 디코더(416)에 의해 제어되도록 커플링된 다른 스위치는 간략함을 위해 생략된다. 적어도 하나의 실시예에서, 스위치(S3, S4, S5, S6) 각각은 트랜지스터이고 BL 디코더(416)는 트랜지스터의 게이트 단자에 커플링된다. 메모리 셀(비트 0)의 예시적인 판독 동작에서, BL 디코더(416)는 SA(418)에 의해 메모리 셀(비트 0)에 저장된 데이터를 검출하기 위해 비트 라인(BL0)을 SA(418)에 커플링하기 위해 스위치(S3, S4)를 폐쇄하도록 구성된다. 적어도 하나의 실시예에서, 여기에 설명된 하나 이상의 이점이 메모리 디바이스(400)에서 달성될 수 있다.

도 5a 내지 5c는 일부 실시예에 따른 메모리 디바이스의 IC 레이아웃 다이어그램(500)의 다양한 층에서의 개략도이다. 적어도 하나의 실시예에서, IC 레이아웃 다이어그램(500)은 메모리 디바이스(300)의 IC 레이아웃 다이어그램에 대응한다.

IC 레이아웃 다이어그램(500)은 서로 인접하게 배열된 메모리 셀(비트 0, 비트 1, ... 비트 7)을 포함한다. 메모리 셀(비트 0)의 경계는 간략함을 위해 도 5a 내지 5c의 레이아웃의 개략도(500A-500C) 위에 도시되어 있는 반면, 다른 메모리 셀(비트 1, 비트 2, ... 비트 7)의 경계는 도 5a 내지 5c에서 생략되었다. 적어도 하나의 실시예에서, IC 레이아웃 다이어그램(500) 및/또는 메모리 셀(비트 0, 비트 1, ... 비트 7) 중 하나 이상의 레이아웃 다이어그램은 비일시적 컴퓨터 판독가능 매체의 표준 셀 라이브러리에 저장된다.

도 5a는 IC 레이아웃 다이어그램(500)의 디바이스 레벨에서의 개략도(500A)를 포함한다.

IC 레이아웃 다이어그램(500)은 활성 영역(OD1, OD2, OD3, OD4), 게이트 영역(PO1, PO2 ... PO6), 더미 게이트 영역(DPO1, DPO2)을 포함한다. 활성 영역(OD1, OD2, OD3, OD4)은 제1 방향, 즉 X 방향을 따라 연장된다. 활성 영역은 때때로 산화물 규정(oxide-definition; OD) 영역이라고도 하며 도면에 "OD"라는 라벨을 사용해 개략적으로 도시된다. X 방향은 때때로 OD 방향이라고도 한다. 활성 영역은 P형 도펀트 및/또는 N형 도펀트를 포함하여 하나 이상의 회로 요소 또는 디바이스를 형성한다. 회로 요소의 예는 트랜지스터 및 다이오드를 포함하지만 이에 제한되지는 않는다. 내부에 하나 이상의 PMOS 디바이스를 형성하도록 구성된 활성 영역은 "PMOS 활성 영역"이라고 지칭되며, 그 안에 하나 이상의 NMOS 디바이스를 형성하도록 구성된 활성 영역은 "NMOS 활성 영역"이라고 지칭된다. 예를 들어, 활성 영역(OD1, OD2, OD3, OD4)은 메모리 셀(비트 0, 비트 1, ... 비트 7)에서 NMOS 트랜지스터를 형성하도록 구성된 NMOS 활성 영역이다.

게이트 영역(PO1, PO2 ... PO6)은 활성 영역(OD1, OD2, OD3, OD4)을 가로질러 X 방향을 가로지르는(transverse to the X direction) 제2 방향, 즉 Y 방향을 따라 연장된다. 도 5a 내지 5c의 예시적인 구성에서, Y 방향은 X 방향에 수직이다. 게이트 영역(PO1, PO2 ... PO6) 각각은 폴리실리콘과 같은 전도성 물질을 포함하며 도면에 "PO"라는 라벨을 사용해 개략적으로 도시된다. Y 방향은 때로 폴리 방향이라고도 한다. 금속과 같은 게이트 영역을 위한 다른 전도성 물질은 다양한 실시예의 범위 내에 있다.

메모리 셀(비트 0)의 프로그램 트랜지스터(TP0)(도 5a에 도시되지 않음)는 활성 영역(OD1)의 게이트 영역(PO2) 및 대응하는 소스/드레인 영역(511, 512)에 의해 구성된다. X 방향에서, 프로그램 트랜지스터(TP0)의 소스/드레인 영역(511, 512)은 게이트 영역(PO2)에 바로 인접하고 그 양측에 위치한다. 메모리 셀(비트 0)의 판독 트랜지스터(TR0)(도 5a에 도시되지 않음)는 활성 영역(OD1)의 게이트 영역(PO3) 및 대응하는 소스/드레인 영역(512, 513)에 의해 구성된다. X 방향에서, 판독 트랜지스터(TR0)의 소스/드레인 영역(512, 513)은 게이트 영역(PO3)에 바로 인접하고 그 양측에 위치한다. 즉, 메모리 셀(비트 0)의 프로그램 트랜지스터(TP0)와 판독 트랜지스터(TR0)는 공통 소스/드레인 영역(512)을 공유한다.

다른 메모리 셀(비트 1, 비트 2, ... 비트 7)의 프로그램 트랜지스터 및 판독 트랜지스터는 메모리 셀(비트 0)의 프로그램 트랜지스터(TP0) 및 판독 트랜지스터(TR0)와 유사하게 구성된다. 예를 들어, 메모리 셀(비트 1)의 프로그램 트랜지스터(TP1)(도 5a에 도시되지 않음)는 활성 영역(OD1)의 게이트 영역(PO5) 및 대응하는 소스/드레인 영역(514, 515)에 의해 구성된다. X 방향에서, 프로그램 트랜지스터(TP1)의 소스/드레인 영역(514, 515)은 게이트 영역(PO5)에 바로 인접하고 그 양측에 위치한다. 메모리 셀(비트 1)의 판독 트랜지스터(TR1)(도 5a에 도시되지 않음)는 활성 영역(OD1)의 게이트 영역(PO4) 및 대응하는 소스/드레인 영역(513, 514)에 의해 구성된다. X 방향에서, 판독 트랜지스터(TR1)의 소스/드레인 영역(513, 514)은 게이트 영역(PO4)에 바로 인접하고 그 양측에 위치한다. 즉, 메모리 셀(비트 1)의 프로그램 트랜지스터(TP1) 및 판독 트랜지스터(TR1)는 공통 소스/드레인 영역(514)을 공유하고, 메모리 셀(비트 0)의 판독 트랜지스터(TR0) 및 메모리 셀(비트 1)의 판독 트랜지스터(TR1)는 공통 소스/드레인 영역(513)을 공유한다.

도 5a의 예시적인 구성에서, 게이트 영역(PO1, PO6)은 더미 게이트 영역이다. 예를 들어, 게이트 영역(PO1, PO6)은 IC 레이아웃 다이어그램(500)에 기초하여 제조된 메모리 디바이스의 전도성 게이트에 대응한다; 그러나, 이러한 전도성 게이트는 트랜지스터를 구성하지 않고 그리고/또는 다른 회로 요소에 전기적으로 커플링되지 않는다. 반면, 더미 게이트 영역(DPO1, DPO2)은 IC 레이아웃 다이어그램(500)을 기반으로 제조된 메모리 디바이스의 비전도성 게이트에 해당한다. 적어도 하나의 실시예에서, 게이트 영역(PO1, PO6) 및/또는 더미 게이트 영역(DPO1, DPO2)은 하나 이상의 설계 및/또는 제조 요건을 충족시키기 위해 IC 레이아웃 다이어그램(500)에 포함된다. 적어도 하나의 실시예에서, 게이트 영역(PO1, PO6) 및/또는 더미 게이트 영역(DPO1, DPO2) 중 하나 이상이 생략된다. 도 5a의 예시적인 구성에서, 게이트 영역(PO1, PO2 ... PO6) 및 더미 게이트 영역(DPO1, DPO2)은 X 방향을 따라 일정한 피치로 배열되고(도 5a에 도시되지 않음), X 방향의 게이트 영역 또는 더미 게이트 영역의 치수인 동일한 게이트 길이(d1)를 갖는다. 적어도 하나의 실시예에서, 게이트 길이(d1)는 약 9 nm이다.

도 5a의 예시적인 구성에서, 활성 영역(OD1, OD2, OD3, OD4)은 게이트 영역(PO1, PO6)을 넘어 X 방향으로 연장되지 않는다. 추가 메모리 셀이 도 5a에서 메모리 셀(비트 0)의 좌측과 인접하게 배치될 때, 추가 메모리 셀의 활성 영역은 활성 영역(OD1)과 비연속적이며, 결과적으로 비연속적 활성 영역 구성이 된다. 다른 활성 구성도 다양한 실시예의 범위 내에 속한다.

일부 실시예에서, IC 레이아웃 다이어그램(500)은 게이트 영역(PO1, PO6)을 가로질러 X 방향으로 연장되고 게이트 영역(PO1, PO6)이 형성되지 않을 영역에 대응하는 절단-폴리 영역(cut-Poly regions)(도 5a에 도시되지 않음)을 더 포함한다.

일부 실시예에서, IC 레이아웃 다이어그램(500)은 오버랩되고 활성 영역(OD1, OD2, OD3, OD4)에 대한 전기적 접속을 형성하도록 구성되는 소스/드레인 접촉 영역(도 5a에 도시되지 않음)을 더 포함한다. 소스/드레인 접촉 영역은 때때로 "MD 영역"이라고도 한다. MD 영역은 게이트 영역(PO1, PO2 ... PO6)과 교대로 X 방향으로 배열된다.

IC 레이아웃 다이어그램(500)은 대응하는 게이트 영역 또는 MD 영역 위에 그리고 이들과 전기적으로 접촉하는 전도성 비아를 더 포함한다. MD 영역 위에 있고 이와 전기적으로 접촉하는 비아는 때때로 비아-투-디바이스(via-to-device)라고도 하며 도면에 "VD"라는 라벨로 개략적으로 도시된다. 게이트 영역 위에서 이와 전기적으로 접촉하는 비아는 때때로 비아-투-게이트라고 불리며 도면에서 "VG"라는 라벨로 개략적으로 도시된다. 도 5a의 예시적인 구성에서, IC 레이아웃 다이어그램(500)은 비아(VD1, VD2, ... VD12) 및 비아(VG1, VG2, ... VG10)를 포함한다.

IC 레이아웃 다이어그램(500)은 VD 및 VG 비아 위에 순차적으로 그리고 교대로 배열된 복수의 금속층 및 비아층을 더 포함한다. VD 비아 및 VG 비아 바로 위에 있고 이들과 전기적으로 접촉하는 최하부 금속층은 M0 층, 즉, 금속 제로(M0) 층이고, M0 층 바로 위의 다음 금속층은 M1 층이고, M1 층 바로 위의 다음 금속층은 M2 층이며, 다른 층들도 이런 식으로 배열된다. 비아층(VIAn)은 Mn 층과 Mn+1 층 사이에 배열되고 이 층들을 전기적으로 커플링하며, 여기서 n은 0 이상의 정수 형태이다. 예를 들어, 비아 제로(VIA0) 층은 M0 층과 M1 층 사이에 배열되고 전기적으로 이 층들을 커플링하는 최하부 비아층이다. 다른 비아층은 VIA1, VIA2 등이다.

도 5a에서 M0 층의 다양한 패턴은 "M0A" 및 "M0B"로 개략적으로 라벨 표기된다. 적어도 하나의 실시예에서, M0A 패턴은 하나의 마스크에 대응하고 M0B 패턴은 또 다른 마스크에 대응한다. M0 층의 패턴을 여러 마스크로 분리하는 것은 적어도 하나의 실시예에서 하나 이상의 설계 및/또는 제조 요건을 충족하는 것이다. 일부 실시예에서, M0 층의 모든 패턴은 동일한 마스크에 속한다. M0A 패턴은 워드 라인 패턴을 포함하고 M0B 패턴은 소스 라인 패턴과 비트 라인 패턴을 포함한다.

구체적으로, M0A 패턴은 프로그램 워드 라인(WLP0)에 모두 대응하는 프로그램 워드 라인 패턴(WLP0_1, WLP0_2, WLP0_3) 및 프로그램 워드 라인(WLP1)에 모두 대응하는 프로그램 워드 라인 패턴(WLP1_1, WLP1_2)을 포함한다. 프로그램 워드 라인 패턴(WLP0_1, WLP0_2, WLP0_3)은 대응하는 비아(VG1, VG5, VG9) 위에 있고 이 비아에 의해 게이트 영역(PO2)에 커플링된다. 프로그램 워드 라인 패턴(WLP1_1, WLP1_2)은 대응하는 비아(VG4, VG8) 위에 있고 이 비아에 의해 게이트 영역(PO5)에 커플링된다. M0A 패턴은 모두 판독 워드 라인(WLR0)에 대응하는 판독 워드 라인 패턴(WLR0_1, WLR0_2) 및 모두 판독 워드 라인(WLR1)에 대응하는 판독 워드 라인 패턴(WLR1_1, WLR1_2, WLR1_3)을 더 포함한다. 판독 워드 라인 패턴(WLR0_1, WLR0_2)은 대응하는 비아(VG3, VG7) 위에 있고 이 비아에 의해 게이트 영역(PO3)에 커플링된다. 판독 워드 라인 패턴(WLR1_1, WLR1_2, WLR1_3)은 대응하는 비아(VG2, VG6, VG10) 위에 있고 이 비아에 의해 게이트 영역(PO4)에 커플링된다.

M0B 패턴은 소스 라인(SL0)에 대응하는 소스 라인 패턴(SL0_1, SL0_2), 소스 라인(SL1)에 대응하는 소스 라인 패턴(SL1_1, SL1_2), 소스 라인(SL2)에 대응하는 소스 라인 패턴(SL2_1, SL2_2), 및 소스 라인(SL3)에 대응하는 소스 라인 패턴(SL3_1, SL3_2)을 포함한다. M0B 패턴은 비트 라인(BL0, BL1, BL2, BL3)에 대응하는 비트 라인 패턴(BL0_1, BL1_1, BL2_1, BL3_1)을 포함한다. 소스 라인 패턴(SL0_1, SL0_2) 및 비트 라인 패턴(BL0_1)은 대응하는 비아(VD1, VD3, VD2) 위에 있고 이 비아에 의해 활성 영역(OD1)의 대응하는 소스/드레인 영역에 커플링된다. 소스 라인 패턴(SL1_1, SL_2) 및 비트 라인 패턴(BL1_1)은 대응하는 비아(VD4, VD6, VD5) 위에 있고 이 비아에 의해 활성 영역(OD2)의 대응하는 소스/드레인 영역에 커플링된다. 소스 라인 패턴(SL2_1, SL2_2) 및 비트 라인 패턴(BL2_1)은 대응하는 비아(VD7, VD9, VD8) 위에 있고 이 비아에 의해 활성 영역(OD2)의 대응하는 소스/드레인 영역에 커플링된다. 소스 라인 패턴(SL3_1, SL3_2) 및 비트 라인 패턴(BL3_1)은 대응하는 비아(VD10, VD12, VD11) 위에 있고 이에 의해 활성 영역(OD1)의 대응하는 소스/드레인 영역에 커플링된다.

각각의 프로그램 워드 라인 패턴(WLP0_1, WLP0_2, WLP0_3, WLP1_1, WLP1_2)은 Y 방향의 각 판독 워드 라인 패턴(WLR0_1, WLR0_2, WLR1_1, WLR1_2, WLR1_3)의 폭(w2)보다 큰 Y 방향의 폭(w1)을 갖는다. 그 이유는 폭(w1)이 클수록 프로그램 워드 라인 패턴의 저항이 감소하여 결국, 판독 전류가 증가하고 판독 동작이 향상되기 때문이다. 적어도 하나의 실시예에서, 프로그램 워드 라인 패턴의 폭(w1)은 판독 워드 라인 패턴의 폭(w2)과 동일하다.

각 소스 라인 패턴(SL0_1, SL0_2, SL1_1, SL1_2, SL2_1, SL2_2, SL3_1, SL3_2)은, Y 방향으로 각각의 프로그램 워드 라인 패턴(WLP0_1, WLP0_2, WLP0_3, WLP1_1, WLP1_2)의 폭(w1)보다 큰 Y 방향의 폭(w3)을 갖는다. 그 이유는 소스 라인 패턴에 인가되는 프로그램 전압(예를 들어, 5V)이 프로그램 워드 라인 패턴에 인가되는 전압(예를 들어, 1.5V 또는 1.8V)보다 크기 때문이다. 폭(w3)이 클수록 소스 라인 패턴의 저항이 감소하여 결국 소스 라인 패턴의 전압 강하를 줄여서 프로그래밍을 위한 충분한 전압이 브레이크다운될 게이트 유전체에 인가되도록 한다. 그 결과 안정적인 프로그래밍 동작이 가능하다. 적어도 하나의 실시예에서, 소스 라인 패턴의 폭(w3)은 프로그램 워드 라인 패턴의 폭(w1)과 동일하다.

소스 라인 패턴(SL0_1, SL0_2, SL1_1, SL1_2, SL2_1, SL2_2, SL3_1, SL3_2), 프로그램 워드 라인 패턴(WLP0_1, WLP0_2, WLP0_3, WLP1_1, WLP1_2) 및 판독 워드 라인 패턴(WLR0_1, WLR0_2, WLR1_1, WLR1_2, WLR1_3)은 X 방향으로 길게 늘어지는데(elongated), 즉 소스 라인 패턴, 프로그램 워드 라인 패턴 및 판독 워드 라인 패턴 각각은 Y 방향에서보다 X 방향으로 더 큰 치수를 갖는다. 비트 라인 패턴(BL0_1, BL1_1, BL2_1, BL3_1)은 Y 방향으로 길게 늘어지는데, 즉, 각각의 비트 라인 패턴은 X 방향보다 Y 방향으로 더 큰 치수를 갖는다. 다른 구성도 다양한 실시예의 범위 내에 있다.

메모리 셀에서, 소스 라인 패턴 및 비트 라인 패턴은 프로그램 워드 라인 패턴과 판독 워드 라인 패턴 사이에 Y 방향으로 배열된다. 예를 들어, 메모리 셀(비트 0)에서, 소스 라인 패턴(SL0_1) 및 비트 라인 패턴(BL0_1)은 대응하는 프로그램 워드 라인 패턴(WLP0_1)과 판독 워드 라인 패턴(WLR0_1) 사이에 Y 방향으로 배열된다. 프로그램 워드 라인 패턴(WLP0_1) 및 판독 워드 라인 패턴(WLR0_1)은 도 5a에 도시된 바와 같이 메모리 셀(비트 0)의 경계에 배열된다. 다른 구성도 다양한 실시예의 범위 내에 있다. 예를 들어, 적어도 하나의 실시예에서, 소스 라인 패턴(SL0_1) 및 비트 라인 패턴(BL0_1)은 메모리 셀(비트 0)의 경계에 배열되고, 프로그램 워드 라인 패턴(WLP0_1) 및 판독 워드 라인 패턴(WLR0_1)은 소스 라인 패턴(SL0_1)과 비트 라인 패턴(BL0_1) 사이에서 Y 방향으로 배열된다.

메모리 셀의 프로그램 워드 라인 패턴 및 판독 워드 라인 패턴은 인접하는 메모리 셀의 판독 워드 라인 패턴 및 프로그램 워드 라인 패턴과 X 방향으로 대응하여 오버랩된다. 예를 들어, 메모리 셀(비트 0)의 프로그램 워드 라인 패턴(WLP0_1)은 X 방향에서 메모리 셀(비트 0)에 인접하는 메모리 셀(비트 1)의 판독 워드 라인 패턴(WLR1_1)과 X 방향으로 오버랩된다. 적어도 하나의 실시예에서, 프로그램 워드 라인 패턴(WLP0_1)의 중심선은 판독 워드 라인 패턴(WLR1_1)의 중심선과 일치한다. 유사하게, 메모리 셀(비트 0)의 판독 워드 라인 패턴(WLR0_1)은 X 방향으로 인접하는 메모리 셀(비트 1)의 프로그램 워드 라인 패턴(WLP1_1)과 오버랩된다. 적어도 하나의 실시예에서, 판독 워드 라인 패턴(WLR0_1)의 중심 라인은 프로그램 워드 라인 패턴(WLP1_1)의 중심 라인과 일치한다.

동일한 활성 영역 위에서 X 방향으로 소스 라인 패턴들 사이에 비트 라인 패턴이 배열된다. 예를 들어, 활성 영역(OD1) 위에는 동일한 소스 라인(SL0)에 대응하는 소스 라인 패턴들(SL0_1, SL0_2) 사이에 비트 라인 패턴(BL0_1)이 X 방향으로 배열된다. 다른 구성도 다양한 실시예의 범위 내에 있다. 예를 들어, 일부 실시예에 따른 대안적인 구성에서, 도 5a의 패턴(BL0_1)은 소스 라인 패턴으로 구성되고, 도 5a의 패턴(SL0_1, SL0_2)은 동일한 비트 라인(BL0)에 대응하는 비트 라인 패턴으로 구성된다. 이러한 대안적인 구성에서, 활성 영역(OD1) 위에 소스 라인 패턴이 비트 라인 패턴들 사이에 X 방향으로 배열된다. 또한, 대안적 구성에서, 패턴(WLP0_1 및 WLP1_1)은 판독 워드 라인 패턴으로 구성되고, 패턴(WLR0_1 및 WLR1_1)은 프로그램 워드 라인 패턴으로 구성된다.

일부 실시예에서, 적어도 도 5a에 예시된 디바이스 레벨에서, 메모리 셀(비트 0, 비트 1, ... 비트 7)은 서로에 대해 대칭 구성을 갖는다. 예를 들어, 메모리 셀(비트 2)의 다양한 층의 패턴 및/또는 영역은 메모리 셀(비트 0)의 대응하는 층의 해당 패턴 및/또는 영역에 대해 X 방향을 가로질러 대칭이다. 즉, 메모리 셀(비트 2)은 메모리 셀(비트 0)을 X 방향을 가로질러 플립(flip)함으로써 얻을 수 있다. 메모리 셀(비트 3)은 Y 방향을 가로질러 메모리 셀(비트 0)을 플립함으로써 얻을 수 있다. 메모리 셀(비트 1)은 X 방향을 가로질러 메모리 셀(비트 3)을 플립함으로써 얻을 수 있다. 메모리 셀(비트 4)은 메모리 셀(비트 0)과 동일하고, 메모리 셀(비트 5)은 메모리 셀(비트 1)과 동일하고, 메모리 셀(비트 6)은 메모리 셀(비트 2)과 동일하며, 메모리 셀(비트 7)은 메모리 셀(비트 3)과 동일하다.

도 5b는 IC 레이아웃 다이어그램(500)의 M2 층에서의 개략도(500B)이다.

개략도(500B)는 또한 활성 영역(OD1, OD2, OD3, OD4) 및 게이트 영역(PO1, PO2 ... PO6) 및 더미 게이트 영역(DPO1, DPO2)을 보여준다. 간략함을 위해, 게이트 영역 및 더미 게이트 영역은 "게이트 트랙"이라고도 하는 대응하는 중심선에 의해 도 5b에 개략적으로 도시되어 있다. M2 층은 VIA0 층의 해당 비아, M1 층의 해당 패턴, VIA1 층의 해당 비아를 통해 M0 층의 해당 패턴에 커플링된 다양한 패턴을 포함한다. 간략함을 위해, VIA0 층, M1 층 및 VIA1 층은 생략된다.

도 5b에서 M2 층의 다양한 패턴은 "M2A" 및 "M2B"로 개략적으로 라벨 표기된다. 적어도 하나의 실시예에서, M2A 패턴은 하나의 마스크에 대응하고 M2B 패턴은 또 다른 마스크에 대응한다. M2 층의 패턴을 여러 마스크로 분리하는 것은 적어도 하나의 실시예에서 하나 이상의 설계 및/또는 제조 요건을 충족하는 것이다. 일부 실시예에서, M2 층의 모든 패턴은 동일한 마스크에 속한다. M2A 패턴은 비트 라인과 워드 라인 패턴을 포함하고, M2B 패턴은 소스 라인과 추가 워드 라인 패턴을 포함한다.

구체적으로, M2A 패턴은 다수의 메모리 셀에 걸쳐 X 방향으로 연속적으로 연장되는 비트 라인(BL0, BL1, BL2, BL3)을 포함한다. 적어도 하나의 실시예에서, M2 층의 비트 라인(BL0, BL1, BL2, BL3)은 IC 레이아웃 다이어그램(500)의 전체 메모리 어레이에 걸쳐 X 방향으로 연속적으로 연장된다. M2A 패턴은 프로그램 워드 라인(WLP0)에 모두 대응하는 프로그램 워드 라인 패턴(WLP0_4, WLP0_5, WLP0_6) 및 판독 워드 라인(WLR1)에 모두 대응하는 판독 워드 라인 패턴(WLR1_4, WLR1_5, WLR1_6)을 더 포함한다.

M2B 패턴은 소스 라인(SL0, SL1, SL2, SL3)을 포함하며, 이는 여러 메모리 셀에 걸쳐 X 방향으로 연속적으로 연장된다. 적어도 하나의 실시예에서, M2 층의 소스 라인(SL0, SL1, SL2, SL3)은 IC 레이아웃 다이어그램(500)의 전체 메모리 어레이에 걸쳐 X 방향으로 연속적으로 연장된다. M2B 패턴은 프로그램 워드 라인(WLP1)에 모두 대응하는 프로그램 워드 라인 패턴(WLP1_3, WLP1_4) 및 판독 워드 라인(WLR0)에 모두 대응하는 판독 워드 라인 패턴(WLR0_3, WLR0_4)을 더 포함한다.

도 5c는 IC 레이아웃 다이어그램(500)의 M3 층에서의 개략도(500C)이다.

개략도(500C)는 또한 활성 영역(OD1, OD2, OD3, OD4)과, 게이트 트랙으로서 게이트 영역(PO1, PO2 ... PO6) 및 더미 게이트 영역(DPO1, DPO2)을 보여준다. M3 층은 VIA2 층의 해당 비아를 통해 M2 층의 해당 패턴에 커플링된 다양한 패턴을 포함하며, 이는 간략함을 위해 생략되었다.

M3 층은 프로그램 워드 라인(WLP0, WLP1) 및 판독 워드 라인(WLR0, WLR1)을 포함하며, 이들 모두는 다수의 메모리 셀에 걸쳐 Y 방향으로 연속적으로 연장된다. 적어도 하나의 실시예에서, M3 층의 프로그램 워드 라인(WLP0, WLP1) 및 판독 워드 라인(WLR0, WLR1)은 IC 레이아웃 다이어그램(500)의 전체 메모리 어레이에 걸쳐 Y 방향으로 연속적으로 연장된다. M3 층은 다른 회로 요소를 커플링하기 위한 다양한 패턴(531-534)을 더 포함한다.

도 5b 내지 5c의 예시 구성에서, 비트 라인과 소스 라인은 X 방향으로 길게 늘어진 전도성 트랙으로서 M2 층에 배열되는 반면, 프로그램 워드 라인 및 판독 워드 라인은 상이한 Y 방향으로 길게 늘어진 전도성 트랙으로서 상이한 M3 층에 배열된다. 다른 구성도 다양한 실시예의 범위 내에 있다. 예를 들어, 일부 실시예에서, 비트 라인 및 소스 라인은 M3 층에 배열되고 프로그램 워드 라인 및 판독 워드 라인은 M2 층에 배열된다. 또 다른 예에서, 비트 라인 및 소스 라인은 하나보다 많은 금속층에 배열되고 그리고/또는 M2 층 및 M3 층이 아닌 금속층에 배열된다. 추가 예에서, 프로그램 워드 라인 및 판독 워드 라인은 하나보다 많은 금속층에 배열되고 그리고/또는 M2 층 및 M3 층이 아닌 금속층에 배열된다. 적어도 하나의 실시예에서, 여기에 설명된 하나 이상의 이점이 IC 레이아웃 다이어그램(500)에 대응하는 메모리 디바이스(500)에서 달성될 수 있다.

도 6a는 일부 실시예에 따른 메모리 디바이스의 IC 레이아웃 다이어그램(600A)의 개략도이다. 적어도 하나의 실시예에서, IC 레이아웃 다이어그램(600A)은 메모리 디바이스(300)의 IC 레이아웃 다이어그램에 대응한다. 도 6a의 개략도는 도 5a의 개략도(500A)와 유사하게 IC 레이아웃 다이어그램(600A)의 디바이스 레벨에 있다. IC 레이아웃 다이어그램(600A) 및 IC 레이아웃 다이어그램(500)의 대응하는 컴포넌트는 도 5a에서와 동일한 참조 번호로 도 6a에서 지정된다. IC 레이아웃 다이어그램(500)과 IC 레이아웃 다이어그램(600A) 사이의 차이점이 여기에서 설명된다.

IC 레이아웃 다이어그램(600A)은 IC 레이아웃 다이어그램(500)의 게이트 영역(PO1, PO6) 및 더미 게이트 영역(DPO1, DPO2)을 생략한다.

활성 영역(OD1, OD2, OD3, OD4)은 여러 메모리 셀에 걸쳐 X 방향으로 연장된다. 예를 들어, 활성 영역(OD1)은 메모리 셀(비트 0 및 비트 1)을 가로질러 X 방향으로 연속적으로 연장되어 연속 활성 영역 구성을 생성한다. 다른 활성 구성도 다양한 실시예의 범위 내에 속한다.

MD 영역(MD1-MD5)은 도 6a에 도시되어 있으며 게이트 영역(PO2-PO5)과 X 방향으로 교대로 배열된다. 영역(MD1)은 오버랩되며, 소스 라인 패턴(SL0_1, SL1_1, SL2_1, SL3_1)을, 대응하는 활성 영역(OD1, OD2, OD3, OD4) 내의 대응하는 메모리 셀(비트 0, 비트 2, 비트 4, 비트 6)의 대응하는 프로그램 트랜지스터의 대응하는 소스/드레인 영역에 커플링하도록 구성된다. 영역(MD3)은 오버랩되고 비트 라인 패턴(BL0_1, BL1_1, BL2_1, BL3_1)을 대응하는 활성 영역(OD1, OD2, OD3, OD4)의 대응하는 소스/드레인 영역에 커플링하도록 구성된다. 영역(MD5)은 오버랩되며, 소스 라인 패턴(SL0_2, SL1_2, SL2_2, SL3_2)을, 대응하는 활성 영역(OD1, OD2, OD3, OD4) 내의 대응하는 메모리 셀(비트 1, 비트 3, 비트 5, 비트 7)의 대응하는 프로그램 트랜지스터의 대응하는 소스/드레인 영역에 커플링하도록 구성된다. 일부 실시예에서, IC 레이아웃 다이어그램(600A)은 영역(MD1, MD3, MD5)을 가로질러 X 방향으로 연장되는 절단-MD 영역(도 6a에 도시되지 않음)을 더 포함하여, 대응하는 메모리 셀 내의 영역(MD1, MD3, MD5) 각각의 다양한 부분을 서로 전기적으로 분리시킨다. 영역(MD1, MD3, MD5)은 메모리 셀(비트 0, 비트 1, ... 비트 7)의 경계를 따라 배열된다. 영역(MD2, MD4)은 하부 소스/드레인 영역을 다른 회로 요소에 전기적으로 커플링하도록 구성되지 않는다.

일부 실시예에서, IC 레이아웃 다이어그램(600A)의 소스 라인 패턴, 비트 라인 패턴, 프로그램 워드 라인 패턴 및 판독 워드 라인 패턴은 도 5b 내지 5c와 관련하여 설명된 바와 같이, 다른 금속층 내의 대응하는 소스 라인, 비트 라인, 프로그램 워드 라인 및 판독 워드 라인에 커플링된다.

도 6b는 일부 실시예에 따른 메모리 디바이스의 IC 레이아웃 다이어그램(600B)의 개략도이다. 적어도 하나의 실시예에서, IC 레이아웃 다이어그램(600B)은 메모리 디바이스(300)의 IC 레이아웃 다이어그램에 대응한다. 도 6b의 개략도는 도 5a의 개략도(500A)와 유사하게 IC 레이아웃 다이어그램(600B)의 디바이스 레벨에 있다. IC 레이아웃 다이어그램(600B) 및 IC 레이아웃 다이어그램(600A)의 대응하는 컴포넌트는 도 6a에서와 동일한 참조 번호로 도 6b에서 지정된다. IC 레이아웃 다이어그램(600B)과 IC 레이아웃 다이어그램(600A) 사이의 차이점이 여기에서 설명된다.

도 6b의 IC 레이아웃 다이어그램(600B)에서, 프로그램 워드 라인 패턴(WLP0_1, WLP0_2, WLP1_1, WLP1_2) 및 판독 워드 라인 패턴(WLR0_1, WLR0_2, WLR1_1, WLR1_2)은 대응하는 활성 영역(OD1, OD2, OD3, OD4) 위에 배열된다. 이것은 소스 라인 패턴(SL0_1, SL0_2, SL1_1, SL1_2, SL2_1, SL2_2, SL3_1, SL3_2) 및 비트 라인 패턴(BL0_1, BL1_1, BL2_1, BL3_1)이 대응하는 활성 영역(OD1, OD2, OD3, OD4) 위에 배열되는 도 6a의 IC 레이아웃 다이어그램(600A)과는 다르다.

적어도 하나의 실시예에서, IC 레이아웃 다이어그램(600A 또는 600B)에서 게이트 영역(PO2-PO5) 각각의 게이트 길이는 약 55 nm이다. IC 레이아웃 다이어그램(600A 또는 600B)의 예에서의 게이트 길이는 IC 레이아웃 다이어그램(500)의 예에서의 게이트 길이보다 길지만, 일부 실시예에서 IC 레이아웃 다이어그램(600A 또는 600B)에서의 더미 게이트 영역과 같은 다양한 피처의 생략은 칩 면적이 약 20% 감소되는 것을 초래한다. 하나 이상의 실시예에서 IC 레이아웃 다이어그램(600A 또는 600B)의 다른 효과는 프로그램 전류 및/또는 판독 전류에 대한 더 낮은 저항을 포함한다. 적어도 하나의 실시예에서, 본 명세서에 설명된 하나 이상의 이점은 IC 레이아웃 다이어그램(600A 또는 600B)에 대응하는 메모리 디바이스에서 달성될 수 있다.

도 6a로 돌아가면, IC 레이아웃 다이어그램(600A)은 메모리 셀에 대한 구성 A 및 구성 B를 포함한다. 예를 들어, 메모리 셀(비트 0, 비트 1, 비트 4, 비트 5)은 구성 A를 갖는 반면, 메모리 셀(비트 2, 비트 3, 비트 6, 비트 7)은 구성 B를 갖는다. 구성 B에서 다양한 층의 패턴 및/또는 영역은 구성 A에서 대응하는 층의 대응하는 패턴 및/또는 영역에 대해 X 방향을 가로질러 대칭이다. 즉, 구성 B는 구성 A를 X 방향을 가로질러 플립하여 얻을 수 있다.

IC 레이아웃 다이어그램(600A)에서, Y 방향으로 서로 인접하는 메모리 셀(비트 0, 비트 2, 비트 4, 비트 6)은 교번하는 구성 "ABAB"를 갖는다. 유사하게, Y 방향으로 서로 인접하는 메모리 셀 비트 1, 비트 3, 비트 5, 비트 7도 교번하는 구성 "ABAB"를 갖는다. 일부 실시예에서, Y 방향으로 서로 인접하는 메모리 셀이 교대 구성, 예를 들어, 본 명세서에 설명된 바와 같이 "ABAB"를 갖는다면, 예를 들어, 도 7a 내지 7c와 관련하여 설명된 바와 같이, X 방향으로 서로 인접하는 메모리 셀에 대한 구성 A 및/또는 B의 다양한 가능한 패턴이 있다.

도 7a 내지 7c는 일부 실시예에 따른 메모리 디바이스 내의 메모리 셀의 다양한 레이아웃(700A-700C)이다.

각각의 레이아웃(700A-700C)에서, 구성 A 및 구성 B를 갖는 다양한 메모리 셀은 반복 패턴으로 서로 인접하게 배열된다. 레이아웃(700A-700C)은 인접하는 메모리 셀이 교번하는 구성 "ABAB"을 갖는 Y 방향의 공통 배열을 포함한다. 그러나, X 방향에서, 레이아웃(700A-700C)은 상이한 배열들, 예를 들어, 도 7a의 레이아웃(700A)의 "AAAA" 및 "BBBB", 도 7b의 레이아웃(700B)의 "ABAB" 및 "BABA", 도 7c의 레이아웃(700C)의 "AABB" 및 "BBAA"를 포함한다. 레이아웃(700A-700C)은 예이다. 메모리 셀의 다른 레이아웃은 다양한 실시예의 범위 내에 있다. 적어도 하나의 실시예에서, 여기에 설명된 하나 이상의 이점은 레이아웃(700A-700C) 각각에 대응하는 메모리 디바이스에서 달성될 수 있다.

도 8은 일부 실시예에 따른 IC 디바이스(800)의 개략적인 단면도이다. 적어도 하나의 실시예에서, IC 디바이스(800)는 여기에 설명된 메모리 디바이스 및/또는 IC 레이아웃 다이어그램 중 하나 이상에 대응한다.

IC 디바이스(800)는 기판(810), 및 기판(810) 위의 프로그램 트랜지스터(820) 및 판독 트랜지스터(830)를 포함한다. 적어도 하나의 실시예에서, 프로그램 트랜지스터(820)는 도 2, 5a, 6a, 6b와 관련하여 설명된 하나 이상의 프로그램 트랜지스터에 대응하고, 판독 트랜지스터(830)는 도 2, 5a, 6a, 6b에 대해 설명된 대응하는 판독 트랜지스터 중 하나 이상에 대응한다.

일부 실시예에서, 기판(810)은 반도체 기판이다. N형 도펀트 및 P형 도펀트가 기판에 추가되어 N웰(811, 812, 813) 및 P웰(도시 생략)을 상응하게 형성한다. 일부 실시예에서, 분리 구조물은 인접한 P웰과 N웰 사이에 형성된다. 간략함을 위해 P웰 및 분리 구조물과 같은 여러 피처가 도 8에서 생략되었다.

프로그램 트랜지스터(820) 및 판독 트랜지스터(830) 각각은 게이트 영역 및 소스/드레인 영역을 포함한다. N웰(811, 812)은 프로그램 트랜지스터(820)의 소스/드레인 영역을 규정한다. N웰(812, 813)은 판독 트랜지스터(830)의 소스/드레인 영역을 규정한다. 소스/드레인 영역(812)은 프로그램 트랜지스터(820) 및 판독 트랜지스터(830)의 공통 소스/드레인 영역이다. 프로그램 트랜지스터(820)의 게이트 영역은 게이트 유전체층(823, 824)의 스택 및 게이트 전극(825)을 포함한다. 프로그래밍 동작에서, 게이트 유전층(823, 824)은 소스/드레인 영역(811)에 커플링된 소스 라인으로부터 게이트 전극(825)에 커플링된 프로그램 워드 라인까지 게이트 유전층(823, 824)을 가로질러 인가되는 미리 결정된 브레이크다운 전압에 의해 브레이크다운되도록 구성된다. 판독 트랜지스터(830)의 게이트 영역은 게이트 유전체층(833, 834)의 스택 및 게이트 전극(835)을 포함한다. 적어도 하나의 실시예에서, 프로그램 트랜지스터(820) 및 판독 트랜지스터(830) 각각은 다중 게이트 유전체 대신에 게이트 유전체층을 포함한다. 게이트 유전체층 또는 게이트 유전체층들의 예시적인 물질은 HfO₂, ZrO₂ 등을 포함한다. 게이트(825, 835)의 예시적인 물질은 폴리실리콘, 금속 등을 포함한다.

IC 디바이스(800)는 접촉 구조물을 더 포함한다. 접촉 구조물은 대응하게 소스/드레인 영역(811, 812, 813) 위에 그리고 이와 전기적으로 접촉하는 MD 영역(841, 842, 843)을 포함한다. MD 영역(841, 843)은 하부 소스/드레인 영역(811, 813)을 다른 회로에 전기적으로 커플링하도록 구성된다. MD 영역(842)은, 예를 들어, 도 6a에서 영역(MD2, MD4)에 대해 설명된 바와 같이 하부 소스/드레인 영역(812)을 다른 회로 요소에 전기적으로 커플링하도록 구성되지 않는다.

접촉 구조물은 다양한 비아를 더 포함한다. 예를 들어, VG 비아(852, 853)는 대응하게 게이트 전극(825, 835) 위에 있고 이와 전기적으로 접촉하며, 여기에 설명된 바와 같이 게이트 전극(825, 835)을 대응하는 프로그램 워드 라인 및 판독 워드 라인에 커플링하도록 구성된다. VD 비아(861, 864)는 대응하게 MD 영역(841, 843) 위에 그리고 이와 전기적으로 접촉한다. VD 비아(861)는 본 명세서에 설명된 바와 같이 프로그램 트랜지스터(820)의 소스/드레인 영역(811)을 소스 라인에 커플링하도록 구성된다. VD 비아(864)는 본 명세서에 설명된 바와 같이 판독 트랜지스터(830)의 소스/드레인 영역(813)을 비트 라인에 커플링하도록 구성된다.

IC 디바이스(800)는 상호접속 구조물(870)을 더 포함한다. 상호접속 구조물(870)은 기판(810)의 두께 방향, 즉 Z 방향으로 교대로 배열된 복수의 금속층(M0, M1) 등, 및 복수의 비아층(VIA0, VIA1) 등을 포함한다. 상호접속 구조물(870)은 금속층 및 비아층이 내부에 매립되는 다양한 층간 유전체(interlayer dielectric; ILD)층(참조번호로 지정되지 않음)을 더 포함한다. 상호접속 구조물(870)의 금속층 및 비아층은 IC 디바이스(800)의 다양한 요소 또는 회로를 서로 그리고 외부 회로와 전기적으로 커플링하도록 구성된다. 상호접속 구조물(870)의 M0 층, M1 층 및 VIA0 층이 도 8에 도시되어있다. 다른 금속층과 비아층은 간략함을 위해 생략되었다.

도 8의 예시적인 구성에서, M0 층은 대응하게 비아(861, 852, 853, 864) 위에 그리고 이와 전기적으로 접촉하는 M0 패턴(871-874)을 포함한다. M0 패턴(871-874)은 본 명세서에 설명된 바와 같이 소스 라인 패턴, 프로그램 워드 라인 패턴, 판독 워드 라인 패턴 및 비트 라인 패턴에 대응한다. M0 패턴(871-874)은 VIA0 층의 대응하는 비아(881-884)를 통해 M1 층의 대응하는 M1 패턴(891-894)에 전기적으로 커플링된다. 상호접속 구조물(870)의 추가적인 비아층 및/또는 금속층은 여기에 설명된 바와 같이 M1 패턴(891-894)을 대응하는 소스 라인, 프로그램 워드 라인, 판독 워드 라인 및 비트 라인에 전기적으로 커플링한다. 적어도 하나의 실시예에서, 여기에 설명된 하나 이상의 이점이 IC 디바이스(800)에서 달성될 수 있다.

도 9는 일부 실시예에 따른 방법(900)의 흐름도이다. 적어도 하나의 실시예에서, 방법(900)은 메모리 셀에 대한 레이아웃 다이어그램을 생성하거나 하나 이상의 메모리 셀을 포함하는 표준 셀 라이브러리를 구축하는 것 중 하나 이상을 위한 것이다.

일부 실시예에서, 방법(900)의 하나 이상의 동작은 본 명세서에 설명된 하나 이상의 메모리 디바이스 및/또는 IC 디바이스를 형성하는 방법의 일부로서 수행된다. 일부 실시예에서, 방법(900)의 하나 이상의 동작은 자동 배치 및 라우팅(automated placement and routing; APR) 방법의 일부로서 수행된다. 일부 실시예에서, 방법(900)의 하나 이상의 동작은 APR 시스템, 예를 들어, 도 12와 관련하여 설명된 EDA 시스템에 포함된 시스템에 의해 수행된다. 일부 실시예에서, 방법(900)의 하나 이상의 동작은 IC 디바이스의 레이아웃 다이어그램을 생성하기 위해 도 10과 관련하여 설명된 방법(1000)의 일부로서 수행된다. 일부 실시예에서, 방법(900)의 하나 이상의 동작은 도 13과 관련하여 설명된 설계 하우스에서 수행되는 설계 절차의 일부로서 수행된다. 일부 실시예에서, 방법(900)의 하나 이상의 동작은 도 12와 관련하여 설명된 EDA 시스템의 프로세서와 같은 프로세서에 의해 실행된다. 일부 실시예에서, 방법(900)의 하나 이상의 동작은 도 12와 관련하여 설명된 EDA 시스템의 프로세서와 같은 프로세서에 의해 실행된다. 일부 실시예에서, 여기에 설명된 방법(900)에서 하나 이상의 동작이 생략된다.

동작(905)에서, 메모리 셀의 경계 내부에 활성 영역과 한 쌍의 게이트 영역이 배열되어 공통 소스/드레인 영역을 공유하는 프로그램 트랜지스터와 판독 트랜지스터를 구성한다. 예를 들어, 도 5a 및 6a와 관련하여 본 명세서에서 설명된 바와 같이, 활성 영역(OD1) 및 한 쌍의 게이트 영역(PO2, PO3)은 메모리 셀(비트 0)의 경계 내부에 배열되어, 도 5a와 관련하여 설명된 바와 같이, 공통 소스/드레인 영역(512)을 공유하는 프로그램 트랜지스터 및 판독 트랜지스터를 구성한다. 적어도 하나의 실시예에서, 프로그램 트랜지스터 및 판독 트랜지스터는 도 2에 대해 설명된 트랜지스터(TP 및 TR), 및/또는 도 3a 내지 3b에 대해 설명된 트랜지스터(TP0 및 TR0)에 대응한다.

동작(915)에서, 여러 패턴이 금속층에 배열된다. 패턴은 프로그램 트랜지스터의 게이트 영역 위에서 이에 커플링된 프로그램 워드 라인 패턴, 판독 트랜지스터의 게이트 영역 위에서 이에 커플링된 판독 워드 라인 패턴, 프로그램 트랜지스터의 또 다른 소스/드레인 영역에 커플링된 소스 라인 패턴, 및 판독 트랜지스터의 또 다른 소스/드레인 영역에 커플링된 비트 라인 패턴을 포함한다. 예를 들어, 프로그램 워드 라인 패턴(WLP0_1), 판독 워드 라인 패턴(WLR0_1), 소스 라인 패턴(SL0_1), 및 비트 라인 패턴(BL0_1)은 도 5a 및 6a를 참조하여 설명된 바와 같이 M0 층에 배열된다. 프로그램 워드 라인 패턴(WLP0_1)은 프로그램 트랜지스터의 게이트 영역(PO2) 위에서 이에 커플링된다. 판독 워드 라인 패턴(WLR0_1)은 판독 트랜지스터의 게이트 영역(PO3) 위에서 이에 커플링된다. 소스 라인 패턴 SL0_1은 프로그램 트랜지스터의 또 다른 소스/드레인 영역(511)에 커플링된다. 비트 라인 패턴(BL0_1)은 판독 트랜지스터의 또 다른 소스/드레인 영역(513)에 커플링된다. 그 결과, 메모리 셀의 레이아웃 다이어그램이 생성된다.

동작(925)에서, 메모리 셀의 생성된 레이아웃 다이어그램은 비일시적 컴퓨터 판독 가능 매체 상의 표준 셀 라이브러리에 저장된다. 일부 실시예에서, 상이한 구성을 갖는 다양한 메모리 셀이 생성되고 표준 셀 라이브러리에 저장된다. 예에서, 도 5a와 관련하여 설명된 메모리 셀(비트 0, 비트 1, 비트 2, 비트 3) 중 하나 이상의 대칭 레이아웃 다이어그램이 생성되고 표준 셀 라이브러리에 저장된다. 또 다른 예에서, 도 6a와 관련하여 설명된 바와 같이 다양한 메모리 셀에 대한 구성 A 및 구성 B가 생성되고 표준 셀 라이브러리에 저장된다.

동작(935)에서, 생성된 레이아웃 다이어그램에 기초하여, 반도체 마스크 또는 IC 디바이스의 층 내의 컴포넌트 중 적어도 하나가 예를 들어, 도 13과 관련하여 설명된 바와 같이 제조된다. 적어도 하나의 실시예에서, 동작(935)은 생략된다.

적어도 하나의 실시예에서, 방법(900)의 모든 동작은 예를 들어, 사용자 입력 또는 개입 없이 여기에 설명된 프로세서에 의해 자동으로 수행된다.

도 10은 일부 실시예에 따른 방법(1000)의 흐름도이다. 적어도 하나의 실시예에서, 방법(1000)은 표준 셀 라이브러리로부터 수신된 셀에 기초하여 IC 디바이스의 IC 레이아웃 다이어그램을 생성하기 위한 것이다.

일부 실시예에서, 방법(1000)의 하나 이상의 동작은 본 명세서에 설명된 하나 이상의 메모리 디바이스 및/또는 IC 디바이스를 형성하는 부분으로서 수행된다. 일부 실시예에서, 방법(1000)의 하나 이상의 동작은 APR 방법의 일부로서 수행된다. 일부 실시예에서, 방법(1000)의 하나 이상의 동작은 APR 시스템, 예를 들어, 도 12와 관련하여 설명된 EDA 시스템에 포함되고 APR 방법을 수행하도록 구성된 시스템에 의해 수행된다. 일부 실시예에서, 방법(1000)의 하나 이상의 동작은 도 13과 관련하여 설명된 설계 하우스에서 수행되는 설계 절차의 일부로서 수행된다. 일부 실시예에서, 방법(1000)의 하나 이상의 동작은 도 12와 관련하여 설명된 EDA 시스템의 프로세서와 같은 프로세서에 의해 실행된다.

동작(1055)에서, 대칭 레이아웃 다이어그램을 갖는 둘 이상의 메모리 셀이 인접하게 배치된다. 예에서, 도 5a와 관련하여 설명된 메모리 셀(비트 0, 비트 1, 비트 2, 비트 3)은 표준 셀 라이브러리로부터 판독되고, X 방향 및 Y 방향으로 인접하게 그리고 반복 패턴으로 배치되어 메모리 디바이스를 위한 메모리 셀 어레이의 IC 레이아웃 다이어그램을 얻는다. 추가 예에서, 도 6a와 관련하여 설명된 바와 같이 다양한 메모리 셀에 대한 구성 A 및 구성 B는 표준 셀 라이브러리로부터 판독되고, X 방향 및 Y 방향으로 인접하고 반복 패턴으로 배치되어 메모리 디바이스를 위한 메모리 셀 어레이의 IC 레이아웃 다이어그램을 얻는다. 메모리 셀을 배열하기 위한 다양한 반복 패턴의 예는 도 7a 내지 7c와 관련하여 설명된다.

동작(1065)에서, 생성된 IC 레이아웃 다이어그램은 비일시적 컴퓨터 판독 가능 매체에 저장된다. 예를 들어, IC 레이아웃 다이어그램(500, 600A, 600B)은 비일시적 컴퓨터 판독 가능 매체에 저장된다.

동작(1075)에서, 생성된 IC 레이아웃 다이어그램에 기초하여, 반도체 마스크 또는 IC의 층 내의 컴포넌트 중 적어도 하나가 예를 들어, 도 13과 관련하여 설명된 바와 같이 제조된다. 적어도 하나의 실시예에서, 동작(1075)은 생략된다. 적어도 하나의 실시예에서, 방법(1000)의 모든 동작은 예를 들어, 사용자 입력 또는 개입 없이 여기에 설명된 프로세서에 의해 자동으로 수행된다.

일부 실시예에서, 설명된 하나 이상의 셀, IC 디바이스 및 방법은 평면 트랜지스터 기술, FINFET 기술, 나노 시트 FET 기술, 나노 와이어 FET 기술 등을 포함하지만 이에 제한되지 않는 다양한 유형의 트랜지스터 또는 디바이스 기술에 적용 가능하다.

도 11은 일부 실시예에 따른 방법(1100)의 흐름도이다. 적어도 하나의 실시예에서, 방법(1100)은 프로그램 트랜지스터를 갖는 메모리 셀을 동작시키는 방법이다.

방법(1100)은 동작(1115) 및 동작(1117)을 포함하는 프로그래밍 동작(1110)을 포함한다.

동작(1115)에서, 더 높은 전압이 메모리 셀의 프로그램 트랜지스터의 소스/드레인에 인가된다. 예에서, 더 높은 프로그램 전압(Vprog)이 소스 라인(SL)을 통해, 도 2와 관련하여 설명된 바와 같이 프로그램 트랜지스터(TP)의 소스/드레인인 제1 단자(211)에 인가된다. 추가 예에서, 프로그램 전압(Vprog)은 도 3a와 관련하여 설명된 바와 같이 소스 라인(SL0)을 통해 프로그램 트랜지스터(TP0)의 소스/드레인에 인가된다.

동작(1117)에서, 프로그램 트랜지스터의 게이트에 더 낮은 전압이 인가된다. 더 높은 전압과 더 낮은 전압 사이의 전압차는 프로그램 트랜지스터의 게이트 유전체를 브레이크다운하기 위해 미리 결정된 브레이크다운 전압 이상이다. 예에서, 프로그램 전압(Vprog)보다 낮은 기준 전압은 도 2와 관련하여 설명된 바와 같이 프로그램 워드 라인(WLP)을 통해 프로그램 트랜지스터(TP)의 게이트 단자(210)에 인가된다. 추가 예에서, 기준 전압은 도 3a에 대해 설명된 바와 같이 프로그램 워드 라인(WLP0)을 통해 프로그램 트랜지스터(TP0)의 게이트 단자에 인가된다. 적어도 하나의 실시예에서, 기준 전압은 접지 전압이다. 더 높은 프로그램 전압(Vprog)과 더 낮은 기준 전압 사이의 전압차가 프로그램 트랜지스터(TP, TP0)의 게이트 유전체를 브레이크다운하기에 충분한 미리 결정된 브레이크다운 전압 이상이라는 조건 하에, 접지 전압 이외의 기준 전압은 다양한 실시예의 범위 내에 있다. 도 2에 대해 설명된 바와 같이. 전압차로 인해 게이트 유전체가 브레이크다운되고 프로그래밍 전류(Iprog)가 소스 라인(SL)으로부터 프로그램 트랜지스터(TP)를 통해 프로그램 워드 라인(WLP)으로 흐르게 한다. 일부 실시예에서, 메모리 셀은 도 2 및 3a와 관련하여 설명된 바와 같이 프로그래밍 동작 동안 턴오프되는 판독 트랜지스터를 더 포함한다.

방법(1100)은 동작(1125) 및 동작(1127)을 포함하는 판독 동작(1120)을 더 포함한다.

동작(1125)에서, 턴온 전압이 메모리 셀의 판독 트랜지스터의 게이트에 인가된다. 예를 들어, 코어 전압(Vcore)과 같은 턴온 전압은 도 2 및 3b와 관련하여 설명된 바와 같이 판독 워드 라인(WLR, WRL0)을 통해 판독 트랜지스터(TR, TR0)의 게이트 단자에 인가된다. 결과적으로 판독 트랜지스터가 턴온된다.

동작(1127)에서 프로그램 트랜지스터의 소스/드레인과 게이트에 판독 전압이 인가되어, 판독 트랜지스터가 턴온된 상태에서 메모리 셀에 저장된 데이터를 검출한다. 예를 들어, 판독 전압, 예를 들어, Vread는 소스 라인(SL/SL0)을 통해 소스/드레인에, 그리고 프로그램 워드 라인(WLP, WLP0)을 통해 프로그램 트랜지스터(TP, TP0)의 게이트에 인가되는 반면, 판독 트랜지스터(TR, TR0)는 도 2 및 3b와 관련하여 설명된 바와 같이 턴온된다. 그 결과, 판독 전류(Iread)는 도 2와 관련하여 설명된 바와 같이 프로그램 트랜지스터(TP, TP0)로부터 턴온된 판독 트랜지스터(TR, TR0)를 통해 대응하는 비트 라인(BL, BL0)으로 흐른다. 비트 라인(BL, BL0)은 판독 전류(Iread)를 검출하고 검출된 판독 전류(Iread)에 기초하여 메모리 셀의 프로그램 트랜지스터(TP, TP0)에 저장된 데이터를 결정하는 감지 증폭기에 커플링된다. 도 2와 관련하여 설명된 바와 같이 프로그래밍 전류(Iprog)와 판독 전류(Iread)의 전류 경로는 서로 다르다.

적어도 하나의 실시예에서, 높은 프로그램 전압(Vprog)이 프로그램 워드 라인 대신 소스 라인에 인가되기 때문에, 본 명세서에서 설명된 바와 같이, 감소된 누설 전류, 개선된 디바이스 신뢰성 등을 포함하지만 이에 제한되지 않는 하나 이상의 이점이 달성될 수 있다.

도 12는 일부 실시예에 따른 전자 설계 자동화(EDA) 시스템의 블록도이다.

일부 실시예에서, EDA 시스템(1200)은 APR 시스템을 포함한다. 레이아웃 다이어그램을 설계하는 본 명세서에 설명된 방법은 하나 이상의 실시예에 따른 와이어 라우팅 배열을 나타내며, 예를 들어, 일부 실시예에 따라 EDA 시스템(1200)을 사용하여 구현 가능하다.

일부 실시예에서, EDA 시스템(1200)은 하드웨어 프로세서(1202) 및 비일시적 컴퓨터 판독 가능 저장 매체(1204)를 포함하는 범용 컴퓨팅 디바이스이다. 특히 저장 매체(1204)는 컴퓨터 프로그램 코드(1206), 즉, 실행 가능 명령어의 세트로 인코딩된다. 하드웨어 프로세서(1202)에 의한 명령어(1206)의 실행은 (적어도 부분적으로) 하나 이상의 실시예(이하, 언급된 프로세스 및/또는 방법)에 따라 본 명세서에 설명된 방법의 일부 또는 전부를 구현하는 EDA 도구를 나타낸다.

프로세서(1202)는 버스(1208)를 통해 컴퓨터 판독 가능 저장 매체(1204)에 전기적으로 커플링된다. 프로세서(1202)는 또한 버스(1208)에 의해 I/O 인터페이스(1210)에 전기적으로 커플링된다. 네트워크 인터페이스(1212)는 또한 버스(1208)를 통해 프로세서(1202)에 전기적으로 접속된다. 네트워크 인터페이스(1212)는, 프로세서(1202) 및 컴퓨터 판독 가능 저장 매체(1204)가 네트워크(1214)를 통해 외부 요소에 접속 가능하도록, 네트워크(1214)에 접속된다. 프로세서(1202)는, 시스템(1200)으로 하여금 언급된 프로세스 및/또는 방법의 일부 또는 전부를 수행하는 데 사용 가능하게 하기 위해, 컴퓨터 판독 가능 저장 매체(1204)에 인코딩되는 컴퓨터 프로그램 코드(1206)를 실행하도록 구성된다. 하나 이상의 실시예에서, 프로세서(1202)는 중앙 프로세싱 유닛(central processing unit; CPU), 다중 프로세서, 분산 프로세싱 시스템, 주문형 집적 회로(application specific integrated circuit; ASIC), 및/또는 적절한 프로세싱 유닛이다.

하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(1204)는 전자, 자기, 광학, 전자기, 적외선, 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들면, 컴퓨터 판독 가능 저장 매체(1204)는, 반도체 또는 솔리드 스테이트 메모리, 자기 테이프, 착탈식 컴퓨터 디스켓, 랜덤 액세스 메모리(random access memory; RAM), 판독 전용 메모리(read-only memory; ROM), 강성의(rigid) 자기 디스크, 및/또는 광 디스크를 포함한다. 광 디스크를 사용하는 하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(1204)는 콤팩트 디스크 판독 전용 메모리(compact disk-read only memory; CD-ROM), 콤팩트 디스크 판독/기록(compact disk-read/write; CD-R/W), 및/또는 디지털 비디오 디스크(digital video disc; DVD)를 포함한다.

하나 이상의 실시예에서, 저장 매체(1204)는 시스템(1200)(이 시스템에서 이런 실행(적어도 부분적으로) EDA 도구를 나타냄)이 언급된 프로세스 및/또는 방법의 일부 또는 전부를 수행하는 데 사용할 수 있게 하도록 구성된 컴퓨터 프로그램 코드(1206)를 저장한다. 하나 이상의 실시예에서, 저장 매체(1204)는 또한 언급된 프로세스 및/또는 방법의 일부 또는 전부를 수행하는 것을 용이하게 하는 정보를 저장한다. 하나 이상의 실시예에서, 저장 매체(1204)는 본 명세서에 개시된 이러한 표준 셀을 포함하는 표준 셀의 라이브러리(1207)를 저장한다.

EDA 시스템(1200)은 I/O 인터페이스(1210)를 포함한다. I/O 인터페이스(1210)는 외부 회로에 커플링된다. 하나 이상의 실시예에서, I/O 인터페이스(1210)는 정보 및 명령을 프로세서(1202)로 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙 패드, 터치 스크린, 및/또는 커서 방향 키를 포함한다.

EDA 시스템(1200)은 또한 프로세서(1202)에 커플링된 네트워크 인터페이스(1212)를 포함한다. 네트워크 인터페이스(1212)는, 시스템(1200)이, 하나 이상의 다른 컴퓨터 시스템이 접속되는 네트워크(1214)와 통신하는 것을 허용한다. 네트워크 인터페이스(1212)는, 블루투스(BLUETOOTH), 와이파이(WIFI), 와이맥스(WIMAX), GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스; 또는 이더넷(ETHERNET), USB 또는 IEEE-1364와 같은 유선 네트워크 인터페이스를 포함한다. 하나 이상의 실시예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 둘 이상의 시스템(1200)에서 구현된다.

시스템(1200)은 I/O 인터페이스(1210)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(1210)를 통해 수신된 정보는 프로세서(1202)에 의한 프로세싱을 위한 명령어, 데이터, 설계 규칙, 표준 셀의 라이브러리 및/또는 다른 파라미터 중 하나 이상을 포함한다. 정보는 버스(1208)를 통해 프로세서(1202)로 전송된다. EDA 시스템(1200)은 I/O 인터페이스(1210)를 통해 UI와 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(UI)(1242)로서 컴퓨터 판독 가능 매체(1204)에 저장된다.

일부 실시예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로 구현된다. 일부 실시예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 추가 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 소프트웨어 애플리케이션에 대한 플러그인으로 구현된다. 일부 실시예에서, 언급된 프로세스 및/또는 방법 중 적어도 하나는 EDA 도구의 일부인 소프트웨어 애플리케이션으로 구현된다. 일부 실시예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 EDA 시스템(1200)에 의해 사용되는 소프트웨어 애플리케이션으로 구현된다. 일부 실시예에서, 표준 셀을 포함하는 레이아웃 다이어그램은 CADENCE DESIGN SYSTEMS, Inc.로부터 입수 가능한 VIRTUOSO®와 같은 도구 또는 또 다른 적절한 레이아웃 생성 도구를 사용하여 생성된다.

일부 실시예에서, 프로세스는 비일시적 컴퓨터 판독 가능한 기록 매체에 저장된 프로그램의 기능으로 구현된다. 비일시적 컴퓨터 판독 가능한 기록 매체의 예는 외부의/탈착식 및/또는 내부의/빌트인 저장소 또는 메모리 유닛, 예를 들어, DVD와 같은 하나 이상의 광학 디스크, 예를 들어, 하드 디스크와 같은 자기 디스크, 예를 들어, ROM, RAM, 메모리 카드 등과 같은 반도체 메모리를 포함하지만, 그러나 이에 제한되지 않는다.

도 13은 일부 실시예에 따른 집적 회로(IC) 제조 시스템(1300) 및 이와 연관된 IC 제조 흐름의 블록도이다. 일부 실시예에서, 레이아웃 다이어그램에 기초하여, (A) 하나 이상의 반도체 마스크 또는 (B) 반도체 집적 회로의 층 내의 적어도 하나의 컴포넌트 중 적어도 하나는 제조 시스템(1300)을 사용하여 제조된다.

도 13에서, IC 제조 시스템(1300)은 설계, 개발 및 제조 사이클에서 서로 상호 작용하는 설계 하우스(1320), 마스크 하우스(1330) 및 IC 제조업체/제조자("팹(fab)")(1350)와 같은 엔티티, 및/또는 IC 디바이스(1360)를 제조하는 것과 관련된 서비스를 포함한다. 시스템(1300)의 엔티티는 통신 네트워크에 의해 접속된다. 일부 실시예에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각 엔티티는 하나 이상의 다른 엔티티와 상호 작용하고 하나 이상의 다른 엔티티에 서비스를 제공하고 그리고/또는 하나 이상의 다른 엔티티로부터 서비스를 수신한다. 일부 실시예에서, 설계 하우스(1320), 마스크 하우스(1330) 및 IC 팹(1350) 중 둘 이상은 단일한 더 큰 회사에 의해 소유된다. 일부 실시예에서, 설계 하우스(1320), 마스크 하우스(1330) 및 IC 팹(1350) 중 둘 이상이 공통 설비에 공존하고 공통 자원을 사용한다.

설계 하우스(또는 설계 팀)(1320)는 IC 설계 레이아웃 다이어그램(1322)을 생성한다. IC 설계 레이아웃 다이어그램(1322)은 IC 디바이스(1360)를 위해 설계된 다양한 기하학적 패턴을 포함한다. 기하학적 패턴은 제조될 IC 디바이스(1360)의 다양한 컴포넌트들을 구성하는 금속, 산소 또는 반도체 층들의 패턴에 해당한다. 다양한 층들은 다양한 IC 피처들을 형성하기 위해 조합된다. 예를 들어, IC 설계 레이아웃 다이어그램(1322)의 일부는 (실리콘 웨이퍼와 같은) 반도체 기판 및 반도체 기판 상에 배치된 다양한 물질층에 형성될 활성 영역, 게이트 전극, 소스 및 드레인, 층간 상호접속의 금속 라인들 또는 비아들, 접합 패드를 위한 개구(opening)와 같은 다양한 IC 피처들을 포함한다. 설계 하우스(1320)는 IC 설계 레이아웃 다이어그램(1322)을 형성하기 위해 적절한 설계 절차를 구현한다. 설계 절차는 논리적 설계, 물리적 설계, 또는 배치 및 라우팅(place-and-route) 동작 중 하나 이상을 포함한다. IC 설계 레이아웃 다이어그램(1322)은 기하학적 패턴의 정보를 가지는 하나 이상의 데이터 파일들로 제시된다. 예를 들어, IC 설계 레이아웃 다이어그램(1322)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.

마스크 하우스(1330)는 데이터 준비(1332) 및 마스크 제조(1344)를 포함한다. 마스크 하우스(1330)는 IC 설계 레이아웃 다이어그램(1322)에 따라 IC 디바이스(1360)의 다양한 층을 제조하는 데 사용될 하나 이상의 마스크(1345)를 제조하기 위해 IC 설계 레이아웃 다이어그램(1322)을 사용한다. 마스크 하우스(1330)는 마스크 데이터 준비(1332)를 수행하며, 여기서 IC 설계 레이아웃 다이어그램(1322)은 표현 데이터 파일(representative data file; "RDF")로 변환된다. 마스크 데이터 준비(1332)는 마스크 제조(1344)에 RDF를 제공한다. 마스크 제조(1344)는 마스크 기록기를 포함한다. 마스크 기록기는 RDF를 마스크(레티클)(1345) 또는 반도체 웨이퍼(1353)와 같은 기판 상의 이미지로 변환한다. 설계 레이아웃 다이어그램(1322)은 마스크 기록기의 특정 특성 및/또는 IC 팹(1350)의 요건에 따르기 위해 마스크 데이터 준비(1332)에 의해 조작된다. 도 13에서, 마스크 데이터 준비(1332) 및 마스크 제조(1344)는 별개의 요소로서 예시된다. 일부 실시예에서, 마스크 데이터 준비(1332) 및 마스크 제조(1344)는 집합적으로 마스크 데이터 준비로 지칭될 수 있다.

일부 실시예에서, 마스크 데이터 준비(1332)는 회절, 간섭, 기타 프로세스 효과 등으로부터 발생할 수 있는 것과 같은 이미지 오류를 보상하기 위해 리소그래피 향상 기술을 사용하는 광학 근접 보정(optical proximity correction; OPC)을 포함한다. OPC는 IC 설계 레이아웃 다이어그램(1322)을 조정한다. 일부 실시예에서, 마스크 데이터 준비(1332)는 축외(off-axis) 조명, 서브-해상도 지원 피처(sub-resolution assist features), 위상 시프팅 마스크, 다른 적절한 기술 등 또는 이들의 조합과 같은 추가 해상도 향상 기술(resolution enhancement techniques; RET)을 더 포함한다. 일부 실시예에서, 역 리소그래피 기술(inverse lithography technology; ILT)이 또한 사용되며, 이는 OPC를 역 이미징 문제로 취급한다.

일부 실시예에서, 마스크 데이터 준비(1332)는 충분한 마진을 보장하기 위해 특정 기하학적 및/또는 접속 제한을 포함하는 마스크 생성 규칙 세트를 사용해, OPC에서 프로세스를 거친 IC 설계 레이아웃 다이어그램(1322)을 검사하는 마스크 규칙 검사기(mask rule checker; MRC)를 포함하여, 반도체 제조 프로세스의 변동성 등을 처리한다. 일부 실시예에서, MRC는 마스크 생성 규칙을 충족하기 위해 OPC에 의해 수행된 수정의 일부를 취소할 수 있는, 마스크 제조(1344) 동안 제한을 보상하기 위해 IC 설계 레이아웃 다이어그램(1322)을 수정한다.

일부 실시예에서, 마스크 데이터 준비(1332)는 IC 디바이스(1360)를 제조하기 위해 IC 팹(1350)에 의해 구현될 프로세싱을 시뮬레이션하는 리소그래피 프로세스 검사(lithography process checking; LPC)를 포함한다. LPC는 IC 디바이스(1360)와 같은 시뮬레이션된 제조 디바이스를 생성하기 위해 IC 설계 레이아웃 다이어그램(1322)에 기초하여 이 프로세싱을 시뮬레이션한다. LPC 시뮬레이션에서 프로세싱 파라미터는 IC 제조 사이클의 다양한 프로세스와 연관된 파라미터, IC를 제조하기 위해 사용되는 도구와 연관된 파라미터, 및/또는 제조 프로세스의 다른 양상들을 포함할 수 있다. LPC는 공중 이미지 콘트라스트(aerial image contrast), 초점 심도(depth of focus; "DOF"), 마스크 오류 향상 인자(mask error enhancement factor; "MEEF"), 기타 적절한 인자 등과 같은 다양한 인자 또는 이들의 조합을 고려한다. 일부 실시예에서, 시뮬레이션된 제조된 디바이스가 LPC에 의해 생성된 후, 시뮬레이션된 디바이스가 설계 규칙을 만족시키기에 형상적으로(in shape) 충분히 가깝지 않으면, OPC 및/또는 MRC가 반복되어 IC 설계 레이아웃 다이어그램(1322)을 더 구체화한다.

마스크 데이터 준비(1332)의 상기 설명은 명확성을 위해 간략화되었음을 이해해야 한다. 일부 실시예에서, 데이터 준비(1332)는 제조 규칙에 따라 IC 설계 레이아웃 다이어그램(1322)을 수정하기 위한 논리 연산(logic operation; LOP)과 같은 추가 피처를 포함한다. 추가적으로, 데이터 준비(1332) 동안에 IC 설계 레이아웃 다이어그램(1322)에 적용된 프로세스들은 상이한 순서들로 실행될 수 있다.

마스크 데이터 준비(1332) 후 및 마스크 제조(1344) 동안, 마스크(1345) 또는 마스크 그룹(1345)은 수정된 IC 설계 레이아웃 다이어그램(1322)에 기초하여 제조된다. 일부 실시예에서, 마스크 제조(1344)는 IC 설계 레이아웃 다이어그램(1322)에 기초하여 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 일부 실시예에서, 전자 빔(e-beam) 또는 다중 전자빔의 메커니즘이 수정된 IC 설계 레이아웃 다이어그램(1322)에 기초하여 마스크(포토마스크 또는 레티클)(1345) 상에 패턴을 형성하기 위해 사용된다. 마스크(1345)는 다양한 기술로 형성될 수 있다. 일부 실시예에서, 마스크(1345)는 바이너리 기술(binary technology)을 사용하여 형성된다. 일부 실시예에서, 마스크 패턴은 불투명한 영역들 및 투명한 영역들을 포함한다. 웨이퍼 상에 코팅된 이미지 민감 물질층(예를 들어, 포토레지스트)을 노출하기 위해 사용되는 자외선(UV) 빔과 같은 방사선 빔이 불투명한 영역에 의하여 차단되고 투명한 영역을 통해 투과된다. 일 예시에서, 바이너리 마스크 버전의 마스크(1345)는 투명한 기판(예를 들어, 용융 석영) 및 바이너리 마스크의 불투명한 영역에 코팅된 불투명한 물질(예를 들어, 크롬)을 포함한다. 또 다른 예시에서, 마스크(1345)는 위상 시프트 기술(phase shift technology)을 사용하여 형성된다. 위상 시프트 마스크(phase shift mask; PSM) 버전의 마스크(1345)에서, 위상 시프트 마스크 상에 형성된 패턴 내의 다양한 피처들이 해상도와 이미징 품질을 향상시키기 위하여 적절한 위상 차이를 가지도록 구성된다. 다양한 예시에서, 위상 시프트 마스크는 감쇠된(attenuated) PSM 또는 교번(alternating) PSM일 수 있다. 마스크 제조(1344)에 의해 생성된 마스크(들)는 다양한 프로세스에서 사용된다. 예를 들어, 이러한 마스크(들)는 반도체 웨이퍼(1353)에 다양한 도핑된 영역을 형성하기 위해 이온 주입 프로세스에서, 반도체 웨이퍼(1353)에 다양한 에칭 영역을 형성하기 위해 에칭 프로세스에서, 그리고/또는 다른 적절한 프로세스에서 사용된다.

IC 팹(1350)은 다양한 상이한 IC 생성물의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 사업이다. 일부 실시예에서, IC 팹(1350)은 반도체 파운드리이다. 예를 들어, 복수의 IC 생성물들의 프론트엔드 제조를 위한 제조 설비(FEOL(front-end-of-line) 제조)가 있을 수 있는 한편, 제2 제조 설비는 IC 생성물들의 상호접속 및 패키징을 위한 백엔드 제조(BEOL(back-end-of-line) 제조)를 제공할 수 있고, 제3 제조 설비는 파운드리 사업을 위한 다른 서비스들을 제공할 수 있다.

IC 팹(1350)은, IC 디바이스(1360)가 마스크(들), 예를 들어, 마스크(1345)에 따라 제조되도록 반도체 웨이퍼(1353) 상에서 다양한 제조 동작을 실행하도록 구성된 제조 도구(1352)를 포함한다. 다양한 실시예에서, 제조 도구(1352)는 웨이퍼 스테퍼, 이온 주입기, 포토레지스트 코팅기, 프로세스 챔버, 예를 들어, CVD 챔버 또는 LPCVD 퍼니스(furnace), CMP 시스템, 플라즈마 에칭 시스템, 웨이퍼 세정 시스템, 또는 본 명세서에서 논의된 바와 같은 하나 이상의 적합한 제조 프로세스를 수행할 수 있는 다른 제조 장비 중 하나 이상을 포함한다.

IC 팹(1350)은 IC 디바이스(1360)를 제조하기 위해 마스크 하우스(1330)에 의해 제조된 마스크(들)(1345)를 사용한다. 따라서, IC 팹(1350)은 IC 디바이스(1360)를 제조하기 위해 IC 설계 레이아웃 다이어그램(1322)을 적어도 간접적으로 사용한다. 일부 실시예에서, 반도체 웨이퍼(1353)는 IC 디바이스(1360)를 형성하기 위해 마스크(들)(1345)를 사용하여 IC 팹(1350)에 의해 제조된다. 일부 실시예에서, IC 제조는 IC 설계 레이아웃 다이어그램(1322)에 적어도 간접적으로 기초하여 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 반도체 웨이퍼(1353)는 물질층이 그 위에 형성된 실리콘 기판 또는 다른 적절한 기판을 포함한다. 반도체 웨이퍼(1353)는 (후속 제조 단계에서 형성되는) 다양한 도핑된 영역, 유전체 피처, 다중 레벨 상호접속부 등 중 하나 이상을 더 포함한다.

집적 회로(IC) 제조 시스템(예를 들어, 도 13의 시스템(1300)) 및 이와 연관된 IC 제조 흐름에 관한 세부 사항은, 예를 들어, 2016년 2월 9일에 허여된 미국 특허 제9,256,709호, 2015년 10월 1일에 공개된 미국 허여 전 공개 공보 제20150278429호, 2014년 2월 6일에 공개된 미국 허여 전 공개 공보 제20140040838호, 및 2007년 8월 21일에 허여된 미국 특허 제7,260,442호에서 발견되며, 이들 각각의 전체 내용은 본 개시에 참조로 포함된다.

일부 실시예에서, 메모리 디바이스는 적어도 하나의 비트 라인, 적어도 하나의 소스 라인, 적어도 하나의 프로그램 워드 라인, 적어도 하나의 판독 워드 라인, 및 프로그램 트랜지스터 및 판독 트랜지스터를 포함하는 적어도 하나의 메모리 셀을 포함한다. 프로그램 트랜지스터는 적어도 하나의 프로그램 워드 라인에 커플링된 게이트 단자, 적어도 하나의 소스 라인에 커플링된 제1 단자, 및 제2 단자를 포함한다. 판독 트랜지스터는 적어도 하나의 판독 워드 라인에 커플링된 게이트 단자, 적어도 하나의 비트 라인에 커플링된 제1 단자, 및 프로그램 트랜지스터의 제2 단자에 커플링된 제2 단자를 포함한다.

일부 실시예에서, 집적 회로(IC) 디바이스는 제1 방향을 따라 연장하는 제1 활성 영역, 제1 방향을 가로지르는 제2 방향을 따라 제1 활성 영역을 가로질러 연장되는 제1 게이트 영역 쌍, 및 제1 금속층을 포함한다. 제1 쌍의 게이트 영역 및 제1 활성 영역은 공통 소스/드레인 영역을 공유하는 제1 프로그램 트랜지스터 및 제1 판독 트랜지스터를 구성한다. 제1 금속층은 제1 프로그램 트랜지스터의 게이트 영역 위에서 이에 커플링된 제1 프로그램 워드 라인 패턴, 제1 판독 트랜지스터의 게이트 영역 위에서 이에 커플링된 제1 판독 워드 라인 패턴, 제1 프로그램 트랜지스터의 또 다른 소스/드레인 영역에 커플링된 제1 소스 라인 패턴, 및 제1 판독 트랜지스터의 또 다른 소스/드레인 영역에 커플링된 제1 비트 라인 패턴을 포함한다.

일부 실시예에서, 방법은 프로그램 트랜지스터를 갖는 메모리 셀의 프로그래밍 동작에서, 프로그램 트랜지스터의 소스/드레인에 더 높은 전압을 인가하는 단계, 및 프로그램 트랜지스터의 게이트에 더 낮은 전압을 인가하는 단계를 포함한다. 더 높은 전압과 더 낮은 전압 사이의 전압차는 프로그램 트랜지스터의 게이트 유전체를 브레이크다운하기 위해 미리 결정된 브레이크다운 전압 이상이다.

전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자는 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

<부기>

1. 메모리 디바이스에 있어서,

적어도 하나의 비트 라인;

적어도 하나의 소스 라인;

적어도 하나의 프로그램 워드 라인;

적어도 하나의 판독 워드 라인; 및

프로그램 트랜지스터 및 판독 트랜지스터를 포함하는 적어도 하나의 메모리 셀

을 포함하며,

상기 프로그램 트랜지스터는,

상기 적어도 하나의 프로그램 워드 라인에 커플링된 게이트 단자,

상기 적어도 하나의 소스 라인에 커플링된 제1 단자, 및

제2 단자

를 포함하고,

상기 판독 트랜지스터는,

상기 적어도 하나의 판독 워드 라인에 커플링된 게이트 단자,

상기 적어도 하나의 비트 라인에 커플링된 제1 단자, 및

상기 프로그램 트랜지스터의 제2 단자에 커플링된 제2 단자

를 포함하는, 메모리 디바이스.

2. 제1항에 있어서,

상기 적어도 하나의 메모리 셀은,

미리 결정된 브레이크다운 전압(breakdown voltage) 이상의 전압이 이전에 인가된 상태에서 상기 프로그램 트랜지스터의 게이트 유전체가 브레이크다운되는 것에 대응하는 제1 값, 및

상기 게이트 유전체가 아직 브레이크다운되지 않은 것에 대응하는 제2 값

중 어느 하나를 갖는 데이터를 저장하도록 구성되는, 메모리 디바이스.

3. 제1항에 있어서,

상기 프로그램 트랜지스터와 상기 판독 트랜지스터는 동일하게 구성되는, 메모리 디바이스.

4. 제1항에 있어서,

상기 적어도 하나의 비트 라인, 상기 적어도 하나의 소스 라인, 상기 적어도 하나의 프로그램 워드 라인, 및 상기 적어도 하나의 판독 워드 라인을 통해 상기 적어도 하나의 메모리 셀에 커플링된 제어기

를 더 포함하며,

상기 제어기는, 프로그래밍 동작에서,

상기 적어도 하나의 소스 라인을 통해 상기 프로그램 트랜지스터의 제1 단자에 더 높은 전압을 인가하고,

상기 적어도 하나의 프로그램 워드 라인을 통해 상기 프로그램 트랜지스터의 게이트 단자에 더 낮은 전압을 인가하도록

구성되고, 상기 더 높은 전압과 상기 더 낮은 전압 사이의 전압차는, 상기 프로그램 트랜지스터의 게이트 유전체를 브레이크다운하도록, 미리 결정된 브레이크다운 전압 이상인, 메모리 디바이스.

5. 제4항에 있어서,

상기 제어기는, 판독 동작에서,

상기 적어도 하나의 판독 워드 라인을 통해 상기 판독 트랜지스터의 게이트 단자에 턴온 전압(turn-ON voltage)을 인가하여, 상기 판독 트랜지스터를 턴온시키고,

이에 대응해, 상기 적어도 하나의 소스 라인 및 상기 적어도 하나의 프로그램 워드 라인을 통해 상기 프로그램 트랜지스터의 제1 단자 및 게이트 단자에 판독 전압을 인가하여, 상기 판독 트랜지스터가 턴온되어 있는 동안, 상기 적어도 하나의 메모리 셀에 저장되어 있는 데이터를 검출하도록

구성되는, 메모리 디바이스.

6. 제1항에 있어서,

상기 적어도 하나의 비트 라인은 복수의 비트 라인이고,

상기 적어도 하나의 소스 라인은 복수의 소스 라인이고,

상기 적어도 하나의 프로그램 워드 라인은 복수의 프로그램 워드 라인이고,

상기 적어도 하나의 판독 워드 라인은 복수의 판독 워드 라인이고,

상기 적어도 하나의 메모리 셀은 복수의 메모리 셀이고, 상기 복수의 메모리 셀 각각은, 상기 복수의 비트 라인 중 대응하는 비트 라인, 상기 복수의 소스 라인 중 대응하는 소스 라인, 상기 복수의 프로그램 워드 라인 중 대응하는 프로그램 워드 라인, 및 상기 복수의 판독 워드 라인 중 대응하는 판독 워드 라인에 커플링되고,

상기 메모리 디바이스는, 상기 복수의 비트 라인, 상기 복수의 소스 라인, 상기 복수의 프로그램 워드 라인, 및 상기 복수의 판독 워드 라인을 통해 상기 복수의 메모리 셀에 커플링된 제어기를 더 포함하며,

상기 제어기는, 상기 복수의 메모리 셀 중 선택된 메모리 셀의 프로그래밍 동작에서,

상기 선택된 메모리 셀에 커플링된 소스 라인에 프로그램 전압을 인가하고, 상기 복수의 소스 라인 중 다른 소스 라인에 기준 전압을 인가하고,

상기 선택된 메모리 셀에 커플링된 프로그램 워드 라인에 상기 기준 전압을 인가하고, 상기 복수의 프로그램 워드 라인 중 다른 프로그램 워드 라인에 제1 전압을 인가하고 - 상기 제1 전압은 상기 기준 전압보다 더 높고 상기 프로그램 전압보다 더 낮음 - ,

상기 복수의 판독 워드 라인 중 각각의 판독 워드 라인에 대해, 상기 각각의 판독 워드 라인에 상기 기준 전압을 인가하거나 상기 각각의 판독 워드 라인을 플로팅(floating)하고,

상기 복수의 비트 라인에 상기 기준 전압을 인가하도록

구성되는, 메모리 디바이스.

7. 제6항에 있어서,

상기 선택된 메모리 셀 내의 프로그램 트랜지스터의 게이트 유전체를 브레이크다운하도록, 상기 프로그램 전압과 상기 기준 전압 사이의 전압차는, 미리 결정된 브레이크다운 전압 이상이고,

상기 복수의 메모리 셀 중 선택되지 않은 메모리 셀 내의 프로그램 트랜지스터의 게이트 유전체를 브레이크다운하는 것을 회피하도록, 상기 프로그램 전압과 상기 제1 전압 사이의 전압차는, 상기 미리 결정된 브레이크다운 전압보다 더 낮고,

상기 선택되지 않은 메모리 셀 내의 프로그램 트랜지스터의 게이트 유전체를 브레이크다운하는 것을 회피하도록, 상기 제1 전압과 상기 기준 전압 사이의 전압차는, 상기 미리 결정된 브레이크다운 전압보다 더 낮은, 메모리 디바이스.

8. 제6항에 있어서,

상기 제어기는, 상기 선택된 메모리 셀의 판독 동작에서,

상기 선택된 메모리 셀에 커플링된 소스 라인 및 프로그램 워드 라인에 판독 전압을 인가하고, 다른 소스 라인 및 다른 프로그램 워드 라인에 상기 기준 전압을 인가하고,

상기 선택된 메모리 셀에 커플링된 판독 워드 라인에 상기 기준 전압보다 더 높은 제2 전압을 인가하고, 상기 복수의 판독 워드 라인 중 다른 판독 워드 라인에 상기 기준 전압을 인가하고,

상기 선택된 메모리 셀에 커플링된 비트 라인에 상기 기준 전압을 인가하고,

상기 복수의 비트 라인 중 각각의 다른 비트 라인에 대해, 상기 각각의 다른 비트 라인에 상기 기준 전압을 인가하거나 상기 각각의 나머지 비트 라인을 플로팅하도록

구성되는, 메모리 디바이스.

9. 제8항에 있어서,

상기 프로그램 전압은 상기 제1 전압보다 더 크고,

상기 제1 전압은 상기 판독 전압보다 더 크고,

상기 판독 전압은 상기 제2 전압보다 크고,

상기 제2 전압은 상기 기준 전압보다 더 큰, 메모리 디바이스.

10. 제1항에 있어서,

상기 적어도 하나의 메모리 셀이 프로그램되도록 선택되는 것에 응답하여 프로그램 전압을 제공하도록 구성된 워드 라인 디코더;

상기 워드 라인 디코더와 상기 적어도 하나의 소스 라인 사이에 커플링된 스위치; 및

상기 적어도 하나의 메모리 셀이 프로그램되도록 선택되는 것에 응답하여 상기 워드 라인 디코더로부터의 상기 프로그램 전압을 상기 적어도 하나의 소스 라인에 커플링하기 위해 턴온되게 상기 스위치를 제어하도록 구성된 소스 라인 디코더

를 더 포함하는, 메모리 디바이스.

11. 집적 회로(integrated circuit; IC) 디바이스에 있어서,

제1 방향을 따라 연장되는 제1 활성 영역;

상기 제1 방향을 가로지르는 제2 방향(second direction transverse to the first direction)을 따라 상기 제1 활성 영역을 가로질러 연장되는 제1 게이트 영역 쌍 - 상기 제1 게이트 영역 쌍과 상기 제1 활성 영역은, 공통 소스/드레인 영역을 공유하는 제1 프로그램 트랜지스터와 제1 판독 트랜지스터를 구성함 - ; 및

제1 금속층

을 포함하며, 상기 제1 금속층은,

상기 제1 프로그램 트랜지스터의 게이트 영역 위에 있고 상기 제1 프로그램 트랜지스터의 게이트 영역에 커플링된 제1 프로그램 워드 라인 패턴,

상기 제1 판독 트랜지스터의 게이트 영역 위에 있고 상기 제1 판독 트랜지스터의 게이트 영역에 커플링된 제1 판독 워드 라인 패턴,

상기 제1 프로그램 트랜지스터의 또 다른 소스/드레인 영역에 커플링된 제1 소스 라인 패턴, 및

상기 제1 판독 트랜지스터의 또 다른 소스/드레인 영역에 커플링된 제1 비트 라인 패턴

을 포함하는, IC 디바이스.

12. 제11항에 있어서,

상기 제1 소스 라인 패턴 및 상기 제1 비트 라인 패턴은 상기 제2 방향으로 상기 제1 프로그램 워드 라인 패턴과 상기 제1 판독 워드 라인 패턴 사이에 배열되는, IC 디바이스.

13. 제11항에 있어서,

상기 제2 방향에서, 상기 제1 프로그램 워드 라인 패턴은, 상기 제1 판독 워드 라인 패턴보다 더 큰 치수를 갖는, IC 디바이스.

14. 제11항에 있어서,

상기 제1 프로그램 워드 라인 패턴, 상기 제1 판독 워드 라인 패턴, 및 상기 제1 소스 라인 패턴은 상기 제1 방향으로 길게 늘어지고(elongated),

상기 제1 비트 라인 패턴은 상기 제2 방향으로 길게 늘어지는, IC 디바이스.

15. 제11항에 있어서,

상기 제2 방향으로 상기 제1 활성 영역을 가로질러 연장되는 제2 게이트 영역 쌍을 더 포함하며, 상기 제2 게이트 영역 쌍과 상기 제1 활성 영역은, 공통 소스/드레인 영역을 공유하는 제2 프로그램 트랜지스터와 제2 판독 트랜지스터를 구성하고,

상기 제1 금속층은,

상기 제2 프로그램 트랜지스터의 게이트 영역 위에 있고 상기 제2 프로그램 트랜지스터의 게이트 영역에 커플링된 제2 프로그램 워드 라인 패턴 - 상기 제2 프로그램 워드 라인 패턴은 상기 제1 방향으로 상기 제1 판독 워드 라인 패턴과 오버랩됨 - , 및

상기 제2 판독 트랜지스터의 게이트 영역 위에 있고 상기 제2 판독 트랜지스터의 게이트 영역에 커플링된 제2 판독 워드 라인 패턴 - 상기 제2 판독 워드 라인 패턴은 상기 제1 방향으로 상기 제1 프로그램 워드 라인 패턴과 오버랩됨 -

을 더 포함하는, IC 디바이스.

16. 제15항에 있어서,

상기 제1 금속층은, 상기 제2 프로그램 트랜지스터의 또 다른 소스/드레인 영역에 커플링된 제2 소스 라인 패턴을 더 포함하고,

상기 제2 판독 트랜지스터는 또 다른 소스/드레인 영역을 갖고, 상기 제2 판독 트랜지스터의 또 다른 소스/드레인 영역은 상기 제1 판독 트랜지스터의 상기 또 다른 소스/드레인 영역이고,

상기 제1 비트 라인 패턴은 상기 제1 방향으로 상기 제1 소스 라인 패턴과 상기 제2 소스 라인 패턴 사이에 배열되는, IC 디바이스.

17. 제11항에 있어서,

상기 제1 금속층 위의 제2 금속층 - 상기 제2 금속층은,

상기 제1 프로그램 워드 라인 패턴에 커플링된 프로그램 워드 라인, 및

상기 제1 판독 워드 라인 패턴에 커플링된 판독 워드 라인

을 포함함 - ; 및

상기 제1 금속층 위의 제3 금속층 - 상기 제3 금속층은,

상기 제1 소스 라인 패턴에 커플링된 소스 라인, 및

상기 제1 비트 라인 패턴에 커플링된 비트 라인

을 포함함 -

을 더 포함하며,

상기 프로그램 워드 라인 및 상기 판독 워드 라인은 상기 제1 방향과 상기 제2 방향 중 하나의 방향을 따라 연장되고,

상기 소스 라인 및 상기 비트 라인은 상기 제1 방향과 상기 제2 방향 중 나머지 하나의 방향을 따라 연장되는, IC 디바이스.

18. 제11항에 있어서,

반복 패턴으로 서로 인접하게 배열된 복수의 동일한 제1 메모리 셀 및 복수의 동일한 제2 메모리 셀

을 더 포함하며,

상기 복수의 제2 메모리 셀 중 각각의 제2 메모리 셀은 상기 제1 방향을 가로질러 상기 복수의 제1 메모리 셀 중 임의의 제1 메모리 셀에 대칭이고,

상기 복수의 제2 메모리 셀 중 각각의 제2 메모리 셀은 상기 제2 방향으로 상기 복수의 제1 메모리 셀 중 적어도 하나의 제1 메모리 셀에 인접한, IC 디바이스.

19. 방법에 있어서,

프로그램 트랜지스터를 갖는 메모리 셀의 프로그래밍 동작에서,

상기 프로그램 트랜지스터의 소스/드레인에 더 높은 전압을 인가하는 단계; 및

상기 프로그램 트랜지스터의 게이트에 더 낮은 전압을 인가하는 단계

를 포함하며, 상기 더 높은 전압과 상기 더 낮은 전압 사이의 전압차는, 상기 프로그램 트랜지스터의 게이트 유전체를 브레이크다운하도록, 미리 결정된 브레이크다운 전압 이상인, 방법.

20. 제19항에 있어서,

상기 프로그래밍 동작에서 상기 메모리 셀을 통해 흐르는 프로그램 전류의 전류 경로는, 상기 메모리 셀의 판독 동작에서 상기 메모리 셀을 통해 흐르는 판독 전류의 전류 경로와는 상이한, 방법.

Claims (10)

1. 메모리 디바이스에 있어서,
   적어도 하나의 비트 라인;
   적어도 하나의 소스 라인;
   적어도 하나의 프로그램 워드 라인;
   적어도 하나의 판독 워드 라인;
   프로그램 트랜지스터 및 판독 트랜지스터를 포함하는 적어도 하나의 메모리 셀; 및
   상기 적어도 하나의 비트 라인, 상기 적어도 하나의 소스 라인, 상기 적어도 하나의 프로그램 워드 라인, 및 상기 적어도 하나의 판독 워드 라인을 통해 상기 적어도 하나의 메모리 셀에 커플링된 제어기
   를 포함하며,
   상기 프로그램 트랜지스터는,
   상기 적어도 하나의 프로그램 워드 라인에 커플링된 게이트 단자,
   상기 적어도 하나의 소스 라인에 커플링된 제1 단자, 및
   제2 단자
   를 포함하고,
   상기 판독 트랜지스터는,
   상기 적어도 하나의 판독 워드 라인에 커플링된 게이트 단자,
   상기 적어도 하나의 비트 라인에 커플링된 제1 단자, 및
   상기 프로그램 트랜지스터의 제2 단자에 커플링된 제2 단자
   를 포함하고,
   상기 적어도 하나의 메모리 셀은,
   미리 결정된 브레이크다운 전압(breakdown voltage) 이상의 전압이 이전에 인가된 상태에서 상기 프로그램 트랜지스터의 게이트 유전체가 브레이크다운되는 것에 대응하는 제1 값, 및
   상기 게이트 유전체가 아직 브레이크다운되지 않은 것에 대응하는 제2 값
   중 어느 하나를 갖는 데이터를 저장하도록 구성되고,
   상기 제어기는, 프로그래밍 동작에서,
   상기 적어도 하나의 소스 라인을 통해 상기 프로그램 트랜지스터의 제1 단자에 제1 전압을 인가하고,
   상기 적어도 하나의 프로그램 워드 라인을 통해 상기 프로그램 트랜지스터의 게이트 단자에 제2 전압을 인가하도록 - 상기 제1 전압은 상기 제2 전압보다 높음 -
   구성되고, 상기 제1 전압과 상기 제2 전압 사이의 전압차는, 상기 프로그램 트랜지스터의 게이트 유전체를 브레이크다운하도록, 미리 결정된 브레이크다운 전압 이상인, 메모리 디바이스.
2. 제1항에 있어서, 상기 프로그램 트랜지스터와 상기 판독 트랜지스터는 동일하게 구성되는, 메모리 디바이스.
3. 삭제
4. 메모리 디바이스에 있어서,
   적어도 하나의 비트 라인;
   적어도 하나의 소스 라인;
   적어도 하나의 프로그램 워드 라인;
   적어도 하나의 판독 워드 라인; 및
   프로그램 트랜지스터 및 판독 트랜지스터를 포함하는 적어도 하나의 메모리 셀
   을 포함하며,
   상기 프로그램 트랜지스터는,
   상기 적어도 하나의 프로그램 워드 라인에 커플링된 게이트 단자,
   상기 적어도 하나의 소스 라인에 커플링된 제1 단자, 및
   제2 단자
   를 포함하고,
   상기 판독 트랜지스터는,
   상기 적어도 하나의 판독 워드 라인에 커플링된 게이트 단자,
   상기 적어도 하나의 비트 라인에 커플링된 제1 단자, 및
   상기 프로그램 트랜지스터의 제2 단자에 커플링된 제2 단자
   를 포함하고,
   상기 적어도 하나의 메모리 셀은,
   미리 결정된 브레이크다운 전압(breakdown voltage) 이상의 전압이 이전에 인가된 상태에서 상기 프로그램 트랜지스터의 게이트 유전체가 브레이크다운되는 것에 대응하는 제1 값, 및
   상기 게이트 유전체가 아직 브레이크다운되지 않은 것에 대응하는 제2 값
   중 어느 하나를 갖는 데이터를 저장하도록 구성되고,
   상기 적어도 하나의 비트 라인은 복수의 비트 라인이고,
   상기 적어도 하나의 소스 라인은 복수의 소스 라인이고,
   상기 적어도 하나의 프로그램 워드 라인은 복수의 프로그램 워드 라인이고,
   상기 적어도 하나의 판독 워드 라인은 복수의 판독 워드 라인이고,
   상기 적어도 하나의 메모리 셀은 복수의 메모리 셀이고, 상기 복수의 메모리 셀 각각은, 상기 복수의 비트 라인 중 대응하는 비트 라인, 상기 복수의 소스 라인 중 대응하는 소스 라인, 상기 복수의 프로그램 워드 라인 중 대응하는 프로그램 워드 라인, 및 상기 복수의 판독 워드 라인 중 대응하는 판독 워드 라인에 커플링되고,
   상기 메모리 디바이스는, 상기 복수의 비트 라인, 상기 복수의 소스 라인, 상기 복수의 프로그램 워드 라인, 및 상기 복수의 판독 워드 라인을 통해 상기 복수의 메모리 셀에 커플링된 제어기를 더 포함하며,
   상기 제어기는, 상기 복수의 메모리 셀 중 선택된 메모리 셀의 프로그래밍 동작에서,
   상기 선택된 메모리 셀에 커플링된 소스 라인에 프로그램 전압을 인가하고, 상기 복수의 소스 라인 중 다른 소스 라인에 기준 전압을 인가하고,
   상기 선택된 메모리 셀에 커플링된 프로그램 워드 라인에 상기 기준 전압을 인가하고, 상기 복수의 프로그램 워드 라인 중 다른 프로그램 워드 라인에 제1 전압을 인가하고 - 상기 제1 전압은 상기 기준 전압보다 더 높고 상기 프로그램 전압보다 더 낮음 - ,
   상기 복수의 판독 워드 라인 중 각각의 판독 워드 라인에 대해, 상기 각각의 판독 워드 라인에 상기 기준 전압을 인가하거나 상기 각각의 판독 워드 라인을 플로팅(floating)하고,
   상기 복수의 비트 라인에 상기 기준 전압을 인가하도록
   구성되는, 메모리 디바이스.
5. 제1항에 있어서,
   상기 적어도 하나의 메모리 셀이 프로그램되도록 선택되는 것에 응답하여 프로그램 전압을 제공하도록 구성된 워드 라인 디코더;
   상기 워드 라인 디코더와 상기 적어도 하나의 소스 라인 사이에 커플링된 스위치; 및
   상기 적어도 하나의 메모리 셀이 프로그램되도록 선택되는 것에 응답하여 상기 워드 라인 디코더로부터의 상기 프로그램 전압을 상기 적어도 하나의 소스 라인에 커플링하기 위해 턴온되게 상기 스위치를 제어하도록 구성된 소스 라인 디코더
   를 더 포함하는, 메모리 디바이스.
6. 제1항에 있어서,
   상기 제어기는, 판독 동작에서,
   상기 적어도 하나의 판독 워드 라인을 통해 상기 판독 트랜지스터의 게이트 단자에 턴온 전압(turn-ON voltage)을 인가하여, 상기 판독 트랜지스터를 턴온시키고,
   상기 프로그램 트랜지스터의 제1 단자 및 게이트 단자에 대응하여 상기 적어도 하나의 소스 라인 및 상기 적어도 하나의 프로그램 워드 라인을 통해 판독 전압을 인가하여, 상기 판독 트랜지스터가 턴온되어 있는 동안, 상기 적어도 하나의 메모리 셀에 저장되어 있는 데이터를 검출하도록
   구성되는, 메모리 디바이스.
7. 제4항에 있어서,
   상기 선택된 메모리 셀 내의 프로그램 트랜지스터의 게이트 유전체를 브레이크다운하도록, 상기 프로그램 전압과 상기 기준 전압 사이의 전압차는, 미리 결정된 브레이크다운 전압 이상이고,
   상기 복수의 메모리 셀 중 선택되지 않은 메모리 셀 내의 프로그램 트랜지스터의 게이트 유전체를 브레이크다운하는 것을 회피하도록, 상기 프로그램 전압과 상기 제1 전압 사이의 전압차는, 상기 미리 결정된 브레이크다운 전압보다 더 낮고,
   상기 선택되지 않은 메모리 셀 내의 프로그램 트랜지스터의 게이트 유전체를 브레이크다운하는 것을 회피하도록, 상기 제1 전압과 상기 기준 전압 사이의 전압차는, 상기 미리 결정된 브레이크다운 전압보다 더 낮은, 메모리 디바이스.
8. 제4항에 있어서,
   상기 제어기는, 상기 선택된 메모리 셀의 판독 동작에서,
   상기 선택된 메모리 셀에 커플링된 소스 라인 및 프로그램 워드 라인에 판독 전압을 인가하고, 다른 소스 라인 및 다른 프로그램 워드 라인에 상기 기준 전압을 인가하고,
   상기 선택된 메모리 셀에 커플링된 판독 워드 라인에 상기 기준 전압보다 더 높은 제2 전압을 인가하고, 상기 복수의 판독 워드 라인 중 다른 판독 워드 라인에 상기 기준 전압을 인가하고,
   상기 선택된 메모리 셀에 커플링된 비트 라인에 상기 기준 전압을 인가하고,
   상기 복수의 비트 라인 중 각각의 다른 비트 라인에 대해, 상기 각각의 다른 비트 라인에 상기 기준 전압을 인가하거나 상기 각각의 나머지 비트 라인을 플로팅하도록 구성되는, 메모리 디바이스.
9. 제8항에 있어서,
   상기 프로그램 전압은 상기 제1 전압보다 더 크고,
   상기 제1 전압은 상기 판독 전압보다 더 크고,
   상기 판독 전압은 상기 제2 전압보다 크고,
   상기 제2 전압은 상기 기준 전압보다 더 큰, 메모리 디바이스.
10. 삭제

Images