TW201401489A - 包含初級和二級電晶體之存儲單元及其操作方法 - Google Patents

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Abstract

在此公開半導體存儲單元、陣列和操作方法。在一個實例中，一個存儲單元包括一個雙穩的浮體電晶體和一個記憶體件；其特徵在於，上述雙穩浮體電晶體和一個記憶體件為串聯電連接。

Description

包含初級和二級電晶體之存儲單元及其操作方法
本發明是一種半導體記憶體技術，具體而言，本發明是一種半導體記憶體件，其中包括一個電浮體電晶體和一個存取電晶體。
半導體記憶體器件被廣泛用於存儲數據。根據其特性，可將記憶體件分成兩種一般類型，這兩種類型分別為易失性記憶體和非易失性記憶體。易失性記憶體器，例如：靜態隨機存取記憶體(SRAM)和動態隨機存取記憶體(DRAM)，在無電源持續供應的情況下會丟失數據。
基於電浮體效應的DRAM已被提出(實例請參閱2002年2月，編號2第23卷的IEEE電子器件快報第85-87頁，S. Okhonin等人的“少電容的1T-DRAM單元”，和2002年2月，2002IEEE國際固態電路會議，技術文摘第152-153頁，T. Ohsawa等人的“在SOI上使用 一個電晶體增益單元的記憶體設計”)。此類記憶體消除了用於傳統1T/1C記憶體單元的的電容，因此更易於縮小到更小的特徵尺寸。另外，相較於傳統的1T/1C記憶體單元，此類記憶體可實現更小的單元尺寸。
Widjaja和Or-Bach描述了一個雙穩態的SRAM單元，其中包括一個浮體電晶體，該電晶體上每一個記憶體單元均有超過一個以上的穩定狀態(例如，正如Widjaja等人在美國專利申請公開號2010/00246284中標題為“具有浮體電晶體的半導體記憶體及其操作方法”，和美國專利申請公開號2010/0034041中標題為“帶有浮體電晶體使用可控矽整流器原理的半導體記憶體件之操作方法”中所描述內容一樣，因此對其參考並以其整體性在此併入)。此雙向穩定性的實現是源於所施加的反向偏壓，該偏壓導致碰撞電離並產生孔洞以補償電荷的充電洩露和重新組合。
在一個由存儲單元行和列組成的記憶體陣列中，在存儲單元上的操作可能會觸發在其周圍的存儲單元，此種情況通常被稱為干擾。對於記憶體單元，常常需要提高抗干擾的能力。例如，“SOT上的無電容器雙電晶體隨機存取記憶體(TTRAM)”(F. Morishita等人於2005年發表於定制積體電路會議，第435-438頁)，“系統級電源管理統一記憶體之配置增強型TTRAM宏(macro)”(F. Morishita等人發表於2007年編號4第42卷IEEE雜誌上的固態電路，第853-861頁)，“帶驗 證控制SOI平臺記憶體IP的可擴展的高密度雙電晶體RAM(TTRAM)”(2007年K. Arimoto等人發表於編號4第42卷IEEE雜誌之固態電路，第2611-2619)，以及“在SOI上帶驗證控制SoC平臺記憶體之可擴展ET2RAM(SETRAM)”(2006年K. Arimoto等人發表於客制積體電路會議，第429-432頁)。這些描述內容，對其參考並以其整體性在此併入，由此可能會提高記憶體單元的抗干擾能力。
本發明因應提高抗干擾的持續需求，通過在記憶體單元操作中納入一個存取電晶體提供對抗干擾能力的改善，從而提高抗干擾能力。
本發明特徵之一，一個半導體存儲單元包括：一個雙穩浮體電晶體；一個存取器件；其中，上述之雙穩浮體電晶體和存取器件為串聯電連接。
在至少一個實施例中，存取器件包含有一個金屬-氧化物-半導體電晶體。
在至少一個實施例中，存取器件包含有一個雙極型電晶體。
在至少一個實施例中，存取電晶體與雙穩態浮體電晶體的導電類型相同。
在至少一個實施例中，存取電晶體具有與雙穩態浮體電晶體之一個導電類型相異。
在至少一個實施例中，雙穩態浮體電晶體包括一個埋阱區域。
在至少一個實施例中，雙穩態浮體電晶體包括一個多端口浮體電晶體，並且存取器件包括多個存取電晶體。
在至少一個實施例中，雙穩態浮體電晶體包括一個雙端口的浮體電晶體，並且存取器件包括兩個存取電晶體。
本發明特徵之二，一個半導體記憶體單元包括：具有初級主體的初級電晶體；具有二級主體的二級電晶體；初級和二級主體下的基板；設置於基板與至少初級和二級主體之一之間的埋層；接觸初級主體的初級源極區；與初級源極線區分開的一個初級漏區且與初級主體接觸；與初級主體絕緣的一個初級柵極；將初級主體與二級主體絕緣的一個絕緣構件；接觸二級主體的一個二級源極區；與二級源極區分開的一個二級漏區，並且與二級主體接觸；而且，一個二級柵極(gate)與二級主體絕緣。
在至少一個實施例中，初級柵極位於初級源極區與初級漏區之間，而且二級柵位於二級源極區與二級漏區之間。
在至少一個實施例中，初級電晶體是浮體電晶體，二級電晶體是一個存取電晶體。
在至少一個實施例中，上述的初級主體是一個浮體主體，二級主體是一個電氣連接到基板的阱區。
在至少一個實施例中，初級漏區電連接到上述二級源極區域。
在至少一個實施例中，上述的初級主體具有選自p-型導電型和n型導電型的一個初級導電類型。其中，二級主體具有初級導電類型，而初級和二級源極區與初級和二級漏區分別有選自p型導電類型和n-型導電類型的一個二級導電類型。此處上述之初級導電類型與二級導電類型相異。
在至少一個實施例中，初級主體是一個浮體，二級主體是電連接到掩埋層的阱區。其中，初級主體具有選自p型導電類型和n型導電類型的初級導電類型。並且，二級主體具有一個選自p型導電類型和n型導電類型的二級導電類型。此處上述之初級導電類型與二級導電類型相異。
在至少一個實施例中，半導體存儲單元包括一個參考單元，該參考單元還包括：與初級源極區和初級漏區隔開的一個感測線區，並且接觸初級主體。此處上述之初級主體具有選自p-型導電型和n型導電型的初級導電類型，其中，感測線區具有初級導電類型。
在至少一個實施例中，初級漏區電連接到二級柵極。
在至少一個實施例中，初級電晶體是浮體電晶體，二級電晶體是一個浮體電晶體。
在至少一個實施例中，初級和二級浮體電晶 體配置用於存儲補充電荷。
在至少一個實施例中，至少初級和二級主體之一是一個雙穩浮體。
在本發明的特徵之三，一個半導體存儲單元包括：具有一個浮體的一個初級電晶體；在浮體下面的一個埋層，其中，於埋層上的電壓應用維持了存儲單元的狀態；和一個二級電晶體；其中，初級電晶體與二級電晶體串聯聯接。
在本發明的特徵之四，一種半導體存儲單元包括：一個雙穩浮體電晶體；和一個浮柵極電晶體。
在本發明的特徵之五，一個半導體存儲單元包括：一個初級雙穩態浮體電晶體；和一個二級雙穩態浮體電晶體；其中，初級和二級浮體電晶體配置用於存儲補償電荷。
在本發明的特徵之六，操作一個帶有一雙穩態浮體電晶體和一個存取電晶體的半導體記憶單元之操作方法，該方法包括：施加電壓到存取電晶體以打開存取電晶體；通過啟動存取電晶體選取存儲單元進行操作。
在至少一個實施例中，操作為一個讀操作，其包括通過記憶體單元的監控電流，由此用於石油浮體電晶體的狀態。
在至少一個實施例中，操作為一個邏輯1的操作，其中，施加於存取電晶體的電壓是一個施加於存取器電晶體位線終端的正偏壓，而且存取電晶體傳輸此正偏 壓到浮體電晶體的一個漏區上。
在至少一個實施例中，該方法還包括進一步偏置浮體電晶體以通過碰撞電離機制最大化產生孔穴。
在至少一個實施例中，施加於存取電晶體的電壓被偏置，從而引起存取電晶體的一個源極區懸空，該方法進一步包括通過電容耦合，從而提高浮體電晶體浮體之電勢。
在至少一個實施例中，該操作是一個寫邏輯0的操作，其中，施加於存取電晶體的電壓是負偏壓，而且，上述之存取電晶體輸送該負偏壓至浮體電晶體的一個漏區中。
在至少一個實施例中，操作是一個低電平有效的讀操作。
在至少一個實施例中，該操作是一個低電平有效的寫邏輯-1的操作。
在至少一個實施例中，該操作是一個讀操作，包括監測通過記憶體單元的電流，由此以石油浮體電晶體的一個狀態。同時，用於打開存取電晶體所施加之電壓為0電壓。
在至少一個實施例中，該操作是一個寫邏輯-1的操作，其中，施加於存取電晶體的電壓包括施加0電壓於存取電晶體上的一個字線終端，並且，寫邏輯-1操作通過帶到帶隧穿機制而執行。
在至少一個實施例中，該操作是一個寫邏輯- 1的操作，其中，施加於存取電晶體的電壓包括施加0電壓到存取電晶體的一個字線終端，而且，上述之寫邏輯-1操作通過經由一個碰撞電離機制而執行。
在至少一個實施例中，該操作是一個寫邏輯-1的操作。上述之施加於存取電晶體的電壓是一個正電壓，該正電壓被偏置以使得存取電晶體制一個源極區懸空。該方法還進一步包括通過電容耦合提高浮體電晶體浮體的電勢。
在至少一個實施例中，該操作是一個寫邏輯0的操作。其中，施加於存取電晶體制電壓是一個正偏壓，該正偏壓施加於存取電晶體的一個字線終端。
在至少一個實施例中，該操作是一個寫邏輯0的操作，其中，施加於存取電晶體的一個字線終端的電壓是一個負偏壓，該負偏壓比施加於浮體電晶體的一個漏區更小。
對於那些在本技術領域的技術人員在閱讀記憶體件及其方法之詳情後，這些和其他特徵將變得顯而易見。更詳盡的描述如下所示：
10‧‧‧基板區
12‧‧‧阱區
12’‧‧‧阱區
14‧‧‧表面
16‧‧‧源極線區
18‧‧‧漏區
20‧‧‧源極區
20’‧‧‧源極區
22‧‧‧位線區
22’‧‧‧位線區
23‧‧‧能量勢壘
24‧‧‧電浮體
26‧‧‧絕緣層
27‧‧‧導帶
27A‧‧‧導帶
28‧‧‧絕緣層
29‧‧‧價帶
29A‧‧‧價帶
30‧‧‧埋阱區
32‧‧‧感測線區
40‧‧‧浮體電晶體
40D‧‧‧浮體電晶體
42‧‧‧存取電晶體
42’‧‧‧存取電晶體
42B‧‧‧雙極電晶體
44‧‧‧雙極器件
46‧‧‧雙極器件
48‧‧‧雙極器件
50‧‧‧記憶體單元
50A‧‧‧存取器件
50M‧‧‧記憶體器件
52‧‧‧鰭狀結構
60‧‧‧柵極
62‧‧‧絕緣層
64‧‧‧柵極
66‧‧‧絕緣層
70‧‧‧字線1終端
72‧‧‧字線2終端
74‧‧‧源極線終端
76‧‧‧位線終端
78‧‧‧埋阱終端
80‧‧‧基板終端
80’‧‧‧基板終端
90‧‧‧傳導元件
92‧‧‧傳導性元件
94‧‧‧傳導元件
94a‧‧‧傳導元件
94b‧‧‧傳導元件
100‧‧‧記憶體單元
100B‧‧‧記憶體單元
100R1‧‧‧基準單元
100R2‧‧‧基準單元
102‧‧‧記憶體單元
104‧‧‧記憶體單元
120‧‧‧記憶體陣列
122‧‧‧記憶體陣列
200‧‧‧記憶體單元
220‧‧‧記憶體單元
300‧‧‧記憶體單元
310‧‧‧基板區
312‧‧‧阱區
316‧‧‧源極線區
318‧‧‧漏區
320‧‧‧源極區
322‧‧‧位線區
324‧‧‧電浮體
326‧‧‧絕緣層
330‧‧‧埋阱區
340‧‧‧浮體電晶體
342‧‧‧存取電晶體
360‧‧‧柵極
362‧‧‧絕緣層
364‧‧‧柵極
366‧‧‧絕緣層
370‧‧‧字線1終端
372‧‧‧字線2終端
374‧‧‧源極線終端
376‧‧‧位線終端
378‧‧‧埋阱終端
380‧‧‧基板終端
400‧‧‧記憶體單元
420‧‧‧記憶體單元
424‧‧‧電浮體
424’‧‧‧電浮體
440‧‧‧浮體電晶體
440’‧‧‧浮體電晶體
470‧‧‧字線1終端
472‧‧‧字線2終端
474‧‧‧源極線終端
474’‧‧‧源極線終端
476‧‧‧位線終端
476’‧‧‧位線終端
478‧‧‧埋阱終端
480‧‧‧基板終端
500‧‧‧記憶體單元
圖1A是一個記憶體單元的示意圖。根據本發明的一個通用實施例，該存儲單元包括記憶體件和一個與之串聯的存取器件。
圖1B為圖1A記憶體單元之行將電路圖，根 據本發明的一個實施例，其中，記憶體件為一個雙簷浮體器件。
圖2A是根據本發明而出具的一個記憶體單元圖。
圖2B是一個存儲單元之示意圖，根據此發明之另一個實施例，在該存儲單元中，浮體電晶體之漏區和存取電晶體之源極區通過獨立的傳導元件進行連接。
根據此發明的一個實施例，圖2C是一個記憶體單元的示意圖。
根據本發明的一個實施例，圖3A是圖2A或圖2B的一個記憶體單元的一個部分的等效電路圖。
根據本發明的一個實施例，圖3B是圖2A或圖2B的浮體電晶體的一個雙極器件的等效電路圖，其由源極線區，浮體區和漏區形成。
根據本發明之一個實施例，圖4A是一個記憶體單元之示意圖。
根據本發明之一個實施例，圖4B是一個記憶體單元之橫截面示意視圖，其中，存取器件是一個與圖4A描述類型一樣的雙極電晶體。
根據本發明之一個實施例，圖5是多個單元之示意圖。這些單元類型為圖3A-3B中所示類型一致，它們連接起來組成記憶體陣列。
根據本發明之一個實施例，圖6是多個單元的示意圖，這些單元的類型為圖3A-3B中所示類型一致， 它們連接起來組成記憶體陣列。
根據本發明之一個實施例，圖7為在記憶體陣列上執行維持操作的示意圖。
圖8為施加於圖7陣列上一個記憶體單元終端的典範(exemplary)偏壓條件。
圖9A顯示了一個能帶圖，根據本發明一個實施例，當一個浮體區被正向充電，並且一個正向偏壓被施加於一個記憶體單元的埋阱區時，該能帶特徵本質為一個雙極器件。
9B顯示了一個能帶圖，根據本發明一個實施例，當一個浮體區電中性，並且一個正向偏壓被施加於一個記憶體單元的埋阱區時，該能帶特徵本質為一個雙極器件。
根據本發明一個實施例，圖9C顯示了淨電流I作為浮體電勢V的一個函數，流進或流出浮體區的圖示。
根據本發明一個實施例，圖9D顯示了一個存儲單元的勢能面(PES)之示意性曲線圖。
該發明的一個實施例，圖9E為一個存儲於一記憶體單元的一個浮體區的電荷，該記憶體是一個施加於一埋阱區的電勢的一個函數；其連接到一個BW終端。
根據本發明之實施例，圖10為一個替代維持操作的示意圖，該操作執行於一個記憶體陣列上。
圖11為施加於圖10陣列之一個記憶體單元 的終端上的典型偏壓條件。
根據本發明的實施例，圖12為一個操作於一個記憶體陣列的一個讀操作的示意圖。
圖13為施加於一個存儲單元終端上執行一個讀操作的偏置條件示意圖。
根據本發明的實施例，圖14為一個執行於一個記憶體陣列寫邏輯-1操作之示意圖。
圖15為施加於一個記憶體單元以執行一個寫邏輯-1操作的偏置條件的示意圖。
根據本發明的實施例，圖16為執行於一個存儲陣列上一個替代寫邏輯-1操作之示意圖。
圖17為施加於一個記憶體單元上終端以執行一個替代寫邏輯-1操作的偏置條件之示意圖。
根據一個此發明實施例，圖18為一個替代寫邏輯-1操作示意圖，該操作通過執行於一個記憶體陣列的電容耦合而實現。
圖19為施加於一個存儲單元的終端以通過電容耦合執行一個替代寫邏輯-1操作的偏置條件之示意圖。
根據本發明實施例，圖20為一個執行於一個存儲陣列的寫邏輯-0操作之示意圖。
圖21為施加於一個記憶體單元的終端以執行一個寫邏輯-0操作之偏置條件之示意圖。
根據本發明的實施例，圖22為一個執行於一個記憶體陣列之替代寫邏輯-0操作之示意圖。
圖23為施加於一個記憶體單元終端以執行一個替代寫邏輯-0操作的偏置條件之圖示。
根據本發明的實施例，圖24為執行於一個記憶體陣列的一個低電平有效讀操作之示意圖。
根據本發明的實施例，圖25是一個執行於一存儲陣列上低電平有效的寫邏輯-1操作之示意圖。
根據本發明的實施例，圖26和圖27為一個鰭型記憶體單元的橫截面示意圖。
根據本發明的實施例，圖28是一個記憶體單元之示意圖。
根據本發明的實施例，圖29A和29B是一個記憶體單元之示意性橫截面圖示。
圖30是顯示於圖29A-29B之記憶體單元的一個等效電路之示意圖。
圖31為圖29A-29B的固有於記憶體器件之一個雙極器件的示意圖。
圖32為在圖29A-29B中顯示類型相同的多單元之示意圖，這些單元連接起來組成一個記憶體陣列。
根據本發明的實施例，圖33為執行於一個記憶體陣列上的一個維持操作之示意圖。
根據本發明之一個實施例，圖34是執行於一個記憶體陣列上的一個替代維持操作之示意圖。
根據本發明之一個實施例，圖35是執行於一個存儲陣列上的一個讀操作之示意圖。
根據本發明之一個實施例，圖36是使用帶到帶隧穿機制執行於一個記憶體陣列上的一個寫邏輯-1操作之示意圖。
根據本發明之一個實施例，圖37為使用碰撞電離機制執行於一個記憶體陣列上的一個寫邏輯-1操作之示意圖。
根據本發明之一個實施例，圖38是通過電容耦合執行於一個記憶體陣列上的一個寫邏輯-1操作之示意圖。
根據本發明之一個實施例，圖39為一個在一記憶體陣列上執行的寫邏輯-0操作。
根據本發明之一個實施例，圖40為一個在記憶體陣列上執行的替代寫邏輯-0操作。
根據本發明之一個實施例，圖41是一個記憶體單元的示意性橫截面圖，該記憶體單元在感測一個浮體記憶體單元的狀態中可被使用為一個參考基準單元。
圖42示意性描述一個記憶體陣列，其包括圖2A-2C中所示類型之多個單元，以及圖41中所示類型之參考基準單元。
根據本發明之一個實施例，圖43為一個參考基準單元頂視圖之示意圖。
圖43B和43C為圖43A之單元分帶I-I和II-II剪切線之示意性橫截面圖示。
圖44為一個記憶體陣列的示意圖，其包括圖 2A-2C中所示類型之多單元以及圖43A-43C中所示類型之一個基準參考單元。
根據本發明之一個實施例，圖45為一個記憶體單元的示意性橫截面示圖。
圖46為一個記憶體陣列之示意圖，該記憶體陣列包括圖45中上述之類型的多個單元。
根據本發明之一個實施例，圖47是執行於一個記憶體陣列上的一個讀操作之示意圖。
根據本發明之一個實施例，圖48是使用帶到帶隧穿機制執行於一個存儲陣列上的一個寫邏輯-1操作之示意圖。
根據本發明之一個實施例，圖49是一個執行於一個記憶體陳列上的寫邏輯-0操作之示意圖。
根據本發明之一個實施例，圖50是一個記憶體單元示意性橫截面圖示。
圖51是一個記憶體陣列之示意圖，該記憶體包括圖50中所示類型的多個單元。
圖52是一個圖50中所示類型的一個記憶體單元之示意性頂視圖。
根據本發明的另一實施例，圖53是一個雙端口記憶體單元的示意圖，在此雙商品記憶體單元上一個雙端口浮體電晶體串聯連接到兩個存取電晶體上。
在描述本記憶體的器件和方法之前，應當理解，本發明並不限定於特定的實施例中，因其會發生變化。同時，也要知悉，本文使用的術語是用於描述特定實施例的目的，並且限於此，因為本發明的範圍將僅受限於所附的發明聲明要求。
當提供數值的範圍時，應當理解，每個中間值，除非上下文清楚地指出，否則，該範圍的上限和下限之間的下限單位的十分之一，也具體地公開。在規定範圍內的任何規定值或中間值和在規定範圍內任何其他聲明數值或中間數值之間每一個較小的範圍，均包含於本發明之中。這些較小範圍的上限和下限可以獨立地包括或不包括於範圍內。而且，在此較小範圍內包含其中之一的限制、或兩者限制均不包含的、或兩者限制均包含的每一個範圍，也均包括於本發明之內，遵循本規定範圍內的任何特別排他限制。在規定的範圍內包括的一個或兩個的限制，不包含這些被納入的限制兩者之一或不包含兩個這些被納入的限制之範圍亦包括在本發明之內。
除非另有定義，本文所用的所有技術和科學術語具有在本發明所屬的本領域的普通技術人員所通常理解的相同的含義。雖然任何類似或等同於本文上述的那些方法和材料可用於本發明的實施或測試，但是優選的方法和材料也在此說明。本文所提到的所有出版物都引入本文作為參考以提示和描述所引用之出版物相關的方法和/或材料。
必須指出，本文所用的，並在所附的權利要求書中，單數形式“一”，“一個”，和“一種”包括複數對象，除非另有明文規定。由此，舉例說明如下，所提到的“一單元”包括多元化的此類單元，而提到“一種終端”則會包括一個或多個終端及在本技術領域的技術人員已知的等同物。諸如此類。
這裏所討論的出版物僅指本申請的申請日之前所披露的內容。此處任何資訊均不被解釋為承認本發明無權憑藉以往的發明早於這樣的出版物。另外，實際的出版日期可能有所不同，可能需要另外證實。
根據本發明的實施例，圖1A是一記憶體單元的示意圖，該記憶體包括50M記憶體器件和50A存取器件，這兩種器件為串聯連接。記憶體單元50是一種記憶體單元的通用表示圖，此種記憶體單元包括上述之一記憶體件和一存取器件，其一般地表示西方所描述的具體實施例，例如：100，100B，102，104，100R1，100R2，200，300，和500。50M記憶體器件其功能為保存記憶體單元50的狀態，通過存取器件50A進行存取。存取器件50A連接到終端，例如，顯示於1A的字線終端72和位線終端76，其用於在一個記憶體陣列中選擇一個記憶體單元50。該記憶體陣列包括記憶體單元50的多個行與列。在一個串聯連接中，例如：在50M記憶體器件和50A存取器件，相同電流流經每個器件。因此，50A存取器件可被用於在讀或寫操作中關閉或取消一個未被選中的記憶體 單元50。
根據本發明的實施例，圖1B描述一記憶體單元50。其中，50M記憶體器件是一個雙穩浮體器件。例如，正如Widjaja等人於美國專利申請號為2010/00246284，標題為“具有浮體電晶體的半導體記憶體及其操作方法”(“Widjaja-1”)中上述的一樣，和美國專利號為2010/0034041，標題為“帶有浮體電晶體使用可控矽整流器原理的半導體記憶體件之操作方法”(“Widjaja-2”)中上述的一樣，美國專利申請號為2012/0217549，標題為“帶有電浮體電晶體的非對稱半導體記憶體器件”(“Widjaja-3”)中所描述一樣，以及美國申請專利號為13/746,523，標題為“帶電浮體的記憶體器件”(“Widjaja-4”)中上述內容一樣，它們完整引用於此)，其中，存取器件50A是一個金屬氧化半導體電晶體(MOS)。
根據本發明的一個實施例，圖2A顯示一記憶體器件100的示意性橫截面視圖。記憶體器件100包括兩個電晶體：帶有電浮體24的電晶體40和存取電晶體42。記憶體單元100包括一個初級傳導類型，例如：p-類型的一個基板10。基板10典型由矽製成，但是也可能包括鍺，矽鍺，砷化鎵，碳納米管，或其他半導體材料。在本發明的一些實施例中，基板10為半導體晶圓的基體材料。在其他實施例中，基板10可為初級傳導類型的一個阱，嵌入於二級傳導類型的一個阱或，二級傳導類型，例如：n-型的基體半導體材料的晶圓中。它可作為設計選擇 的一種材料(未在圖中顯示)。為了簡化描述，基板10常為半導體基體材料，如圖2A所示。
浮體電晶體40也包括一個二級傳導類型例如：n-類型的一個埋層區；初級傳導類型例如：p-型的一個浮體區；二級傳導類型，例如：n-類型的源極/漏區16和18。
可通過在基板10的材料上注入離子而形成埋層30。或者，可以在基板10表面外延長出埋層30。
初級傳導類型的浮體區24在頂部與表面14，源極線區16，漏區18和絕緣層62接界，在側面與絕緣層26接界，並且在底部與埋層30接界。如果注入埋層30，浮體24可以是埋層30上原基板10材料的一部分。另外，浮體24可外延生長出來。取決於埋層30和浮體24的形成方式，浮體24可能在一些實施例中具有與基板10相同的摻雜方式，或者在其他實施例中，採用不同的摻雜方式。
柵60被置於源極線區16與漏區18之間，位於浮體區24之上。柵60通過一個絕緣層62與浮體區24絕緣。絕緣層62可能會由二氧化矽和/或其他非電傳導材料，包括高K非電傳導材料，例如，但不限於，過氧化鉭，氧化鈦，氧化鋯，氧化鉿，氧化和/或三氧化二鋁。例如，柵60可能由多晶矽材料或金屬柵極電極製成，例如：鎢，鉭，鈦及其氧化物。
儘管可以使用其他絕緣材料，絕緣層26(例 如，像淺溝槽隔離(STI))，可由氧化矽製成。絕緣層26將浮體電晶體40與相鄰浮體電晶體40及相鄰存取電晶體42進行絕緣。絕緣26的底部可能位於埋區30內部，從而使得埋區30保持連續，如圖2A所示。另外，絕緣層26的底部可能位於埋區30下面，如圖2C所示。這需要一個較淺的絕緣層28，其絕緣浮體區24，但是可使埋層30在橫截面視圖的垂直方向上是連續的，如圖2C所示。簡單地說，只有一個所有方向上帶有連續埋區30的記憶體單元100自此顯示。
存取電晶體42包括一個初級傳導類型(例如：p-類型)的阱區，源極區20和二級傳導類型(例如：n-類型)的位線區22。初級傳導類型的阱區12電連接到基板區10，因此不會懸空。柵64能過一個絕緣層66與阱區12絕緣。絕緣層66可能由氧化矽和/或其他非電傳導材料做成，包括高-K非電傳導材料，例如，但不僅限於，過氧化鉭，氧化鈦，氧化鋯，氧化鉿，氧化和/或三氧化二鋁。柵64可由多晶矽材料或金屬柵極電極製成，例如，鎢，鉭，鈦及其氮化物。
浮體電晶體40的漏區18通過一個傳導元件94連接到存取電晶體42的源極區20。傳導元件90連接浮體電晶體40(它也可被稱為記憶體件100的源極線區16)的源極線區16到源極線終端74(SL)，而傳導性元件92連接存取電晶體(它也可被稱為記憶體件100的位線區22)線區22到位線(BL)終端76。傳導元件90， 92和94可由鎢或矽化物的矽形成(但不僅限於此)。
除了SL終端74和BL終端76以外，記憶體單元100也包括字線1(WL1)終端70，該終端電連接到浮體電晶體40的柵60；字線2(WL2終端72)，該終端電連接到存取電晶體42的柵64；埋阱(BW)終端78，該終端電連接到浮體電晶體40的埋阱區30；和基板(SUB)終端80，該終端連接到基板區10。
另一個實施例，如圖2B中所示，浮體電晶體40的漏區1818和存取電晶體的源極區20可通過獨立的傳導元件94A和94B連接起來，然後可通過使用其他傳導材料，例如：鋁或銅的金屬進行連接(未顯示於圖2B)。
圖3A描述了記憶體器件100的等效電路圖，其顯示由源極線區16形成的浮體電晶體40，由源極區20形成的漏區18，柵60和存取電晶體42，以串聯連接的位線區22和柵64。在浮體電晶體40中固有的器件為雙極器件44，由埋阱區30，浮體區24，和源線區16，以及雙極器件46，其由埋阱區30，浮體區24及漏區18形成。
同樣，固有於浮體電晶體40的器件是雙極器件48，其由源極線區16，浮體區24，和漏區18形成。為圖紙清晰明瞭起見，雙極器件48分別顯示於圖3B。
根據本發明的實施例，圖4A描述記憶體單元50，其中，記憶體器件50M是一個雙穩態浮體器件，而 存取器件50A是一個雙極電晶體。
圖4B為記憶體單元100B的一個示意性橫截面視圖，其為圖4A的記憶體單元50之示例性實施例。在示例性記憶體單元100B，記憶體單元100B的狀態保存在浮體電晶體40(其對應於圖4A記憶體器件50M)，而雙極電晶體42B的作用為存取器件(其對應於圖4A的存取器件50A)。雙極電晶體42B(圖4A電晶體50A的具體實施之通用表示圖和圖1A中存取電晶體50A更一般表示)，其由源極區20，阱區12，和漏區22形成，它作為記憶體單元100B的存取器件。柵極64(連接到WL2終端72)未與阱區12連接，並作為雙極電晶體42B的基極終端。
對包括多個記憶體單元100的一個記憶體陣列，如圖3A-3B(作為記憶體50的一個示例性實施，如圖1A所示)所示，以及記憶體單元操作將進行描述。簡單而言，後續的大部分描述將使用一個MOS電晶體作為存取器件50A的一個例子。然而，應該理解的是，使用一個雙極電晶體作為存取器件之記憶體單元50的操作遵循同樣的原則。
圖5顯示記憶體單元100(包括4個記憶體單元100示例性例子，標記為100a,100b,100c，和100d)的示例性記憶體陣列120，該陣列按行和列排列。在很多但並非全部出現示例性陣列120中的圖示中，在上述之操作有一個選定的記憶體單元100時，代表記憶體單元 100A將為一個(或在一些實施中多個)“選定的”記憶體單元100。在這類圖中，代表記憶體單元100B將是與選定的代表記憶體單元100A共用同一行的未被選中的記憶體單元100的代表，代表記憶體單元100C將是與選定的代表記憶體單元100A共用同一列的未被選中的記憶體單元100的代表，而代表記憶體單元100D將是未與選定的代表記憶體單元100A共用同一行或同一列的未被選中的記憶體單元100的代表。
圖5為70A到70N的WL1終端，72A到72N的WL2終端，74A到74N的SL終端，78A到78N的BW終端，80A到80N的SUB終端，以及76A到76P的BL終端。WL1,WL2,SL，和BW終端之一與記憶體單元100的一個單獨行一起顯示，而且，任一BL終端76與記憶體單元100的一個單獨列一起顯示。在本技術領域的普通技術人員將會理解，很多其他記憶體陣列120的安排和佈局都是可能的。例如，只有一個共同的SUB終端80是通過記憶體陣列120的一段或通過整個記憶體陣列120進行呈現。同樣，其他終端可以被分段或緩衝。而控制電路，例如：字解碼器，列解碼器，分割器，讀出放大器，寫入放大器等等，可在陣列120周轉排布或在陣列120的子陣列中插入。因此，描述的示例性實施例，特徵，設計選項等等，不以任何方式作限制作用。
圖6顯示一個替代陣列122，其上記憶體單元100在鏡像配置中排列。其中，一個記憶體單元100的源 極線區16(其連接到SL終端74)與一個帶有位線區22(其連接到BL終端76)的相鄰單元100的一個源極線區16鄰近，而根據本發明的一個實施例，此位線區22與另一個相鄰單元100的位線區22相鄰。
對記憶體單元100可執行幾種操作，例如，保持操作，讀操作，寫邏輯-1和寫邏輯-0操作。
圖7和圖8分別為在記憶體陣列120的保持操作和在一個選定的記憶體單元100的保持操作。保持操作通過施加一個正回饋偏壓到BW終端78，在WL1終端70和WL2終端72上的零或低負偏壓以關閉浮體電晶體40和存取電晶體42的通道區，以及SL終端74、SUB終端80和BL終端76上的零偏壓而執行。施加到連接於BW終端78的埋層區30之正回饋偏壓將保持記憶體單元100的狀態，該記憶體單元100通過保持存儲於對應浮體電晶體40的浮體區24之電荷而連接起來。
在一個實施例中，記憶體單元100的保持操作的偏壓條件是0.0伏，其施加於WL1終端70，WL2終端72，SL終端74，BL終端76，和SUB終端78，並且一個正電壓，例如+1.2伏施加於BW終端78。在其他實施例中，不同電壓可能被施加於記憶體單元100的各個終端作為設計選擇。而且，在此所述之示例電壓不以任何方式作限制作用。
從圖3中所示之記憶體單元100等效電路圖可知，在記憶體單元100的浮體電晶體40內固有的是雙 極器件44和46，其雙極器件44的帶圖顯示於圖9A和9B中。
圖9A顯示當浮體區24為正向充電以及施加於埋區30的一個正偏壓時的雙極器件44的帶圖。雙極器件46的能帶圖類似於圖9A所示，漏區18替代源極線區16。虛線顯示了雙極器件44的各區內之費米能級。眾所周知，費米能級位於表明價帶(帶隙的底部)的頂部之實線27與表明導帶(帶隙的頂部)底部的實線29兩者之間的帶隙。如果浮體24為正向充電，對應於邏輯-1的一個狀態，雙極電晶體44和46將會被打開，因為浮體區降低流向基區的電子之能量勢壘。一旦被注入到浮體區24，電子將被掃入到埋阱區30(其連接到BW終端78)，因為正偏壓被施加到埋阱區30。由於正偏壓的作用，電子通過一個碰撞電離機制被加速並建立額外的熱載流子(熱孔和熱電子對)。產生的熱電子流入到BW終端78，而產生的熱孔將隨後注入浮體區24。當滿足以下條件β×(M-1)1-其中，β是一個雙極電晶體44或46的正向共發射極電流增益，而M是碰撞電子係數-注入到浮體區24的孔穴數量補償丟失的電荷因為浮體區24和源極線區16或位線區18之間的p-n結正向偏置電流，以及因為孔穴重組。作為一個正向回饋機制的結果，此過程保持存儲於浮體區24的電荷(例如：孔穴)，只要一個正偏壓通過BW終端78被施加於埋阱區22，該浮體區一直使n-p-n雙極電晶體44和46保持打開狀態。
當β×(M-1)的乘積接近1並且其特徵在於通過孔電流移到一個雙極電晶體基區的區域有時候也被稱為反向基極區，而且已經有例子描述於“基於雙極電晶體的反向基極電流(RBC)效應之一個新靜態記憶體單元”(K. Sakui等人，第44-47頁，國際電子器件會議，1988年(“Sakui-1”))，“基於雙極電晶體的反向基極電流效應之一個新靜態記憶體單元”(K. Sakui等人，第1215-1217頁，IEEE電子器件，編號6第36卷，1989年6月(“Sakui-2”))，“關於在崩塌機制中雙極電晶體的雙穩態行為和開基極擊穿一建模與應用”(M. Reisch，第1398至1409頁，IEEE電子器件，編號6第39卷，1992年6月(“Reisch”))，其完整性內容引用於此，併入本文。
基於反向基極電流區的鎖定行為也已經描述於雙電阻(例如，雙穩態電阻)例子中，“雙穩態電阻(雙電阻)-無柵矽納米線記憶體”(J.-W. Han和Y.-K. Choi，第171-172頁，2010年VLSI技術研討會，技術論文文摘，2010年，(“J.-W. Han”))，其完整性內容引用於此，併入本文。在一個雙終端雙電阻器件，仍然需要一個刷新操作。J.-W. Han描述矽納米線雙電阻記憶體的一個200ms數據存儲。在記憶體單元100，因垂直雙極電晶體44和46記憶體單元的狀態將被保持，而餘下的單元操作(例如：讀和寫操作)通過橫向雙極電晶體48和MOS電晶體40進行管理。因此，保持操作不需要任何記憶體單元100存取中斷。
如果浮體24為電中性(浮體24上的電壓等於接地源極線區16上的電壓)，對應於邏輯-0的一個狀態，無電流流經雙極電晶體44和46。雙極器件44和46將保持關閉狀態，並且無碰撞電離發生。因此，在邏輯-0狀態裏的存儲單元將保持於邏輯-0的狀態。
圖9B顯示光浮體區24是電中性且一個偏壓被施加於埋阱區30上時的內在雙極器件44的能帶圖。在此狀態下，接界於實線27A和29A的帶隙之能級在雙極器件44的各區內是不同的。因為浮體區24和源極線區16的電勢是相等的，而費米級是恒定的，導致源極線區16和浮體區24兩者之間有一個能量勢壘。為參考之用，實線23表明了源極線區16和浮體區24之間的能量勢壘。能量勢壘防止電子自源極線區16(連接到SL終端)流向浮體區24。由此，雙極器件44將保持關閉狀態。
一個浮體記憶體的自主刷新無需要求首先讀取記憶體單元的狀態，此點已經有描述於“浮體單元(FBC)的自主刷新”(Ohsawa等人，第801-804頁，國際電子器件會議，2008年，(“Ohsawa”))，美國7,170,807“數據記憶體件和使用此類器件的刷新方法”(Fazan等人，(“Fazan”))，其完整性內容引用於此，併入本文。Ohsawa和Fazan通過使用週期柵及漏極電壓脈衝進行自動刷新，該方法中斷對正在被刷新的記憶體單元的存取。在記憶體單元100，由於垂直雙極電晶體44和46可以得到多於一個的穩態。記憶體單元100的讀和寫 操作由橫向雙極電晶體48和MOS電晶體40控制。因此，保持操作不需要對記憶體單元100存取的任何中斷。
在圖7中的保持操作中，無個別選定的存儲單元。而是由埋阱終端78A到78N進行事先選取。但是選取可能是獨立的行，也可能是多行，或包括陣列120的所有行。
圖9C顯示淨電流I流進或流出浮體區24的圖形，它作為浮體24(未按比例繪製)之電勢V的一個函數。負電流表明淨電流流入到浮體區24，而正電流表明淨電流流出浮體區24低的浮體24的電勢上，其位於圖9C的0V和VFB0之間，作為浮體區24形成的p-n結二極體和埋阱區30被反向偏置的結果，淨電流流入到浮體區24中。如果浮體區24的電勢數值位於VFB0和VTS之間，電流就會切換方向，使得淨電流流出浮體區24。這是因為隨著浮體區24不斷往正值增大，由浮體區24和埋阱區30形成的p-n結二極體被正向偏置。結果，如果浮體區24的電勢小於VTS，那麼，在穩態情況下，浮體區24將達到VFB0。如果浮體區24的電勢大於VTS，那麼，電流就會切換方向，使得淨電流流入浮體區24，這時基極電流流入浮體區24，大於p-n結二極體漏電流的結果。當浮體區24電勢高於VFB1，淨電流就會流出浮體區24。這是因為p-n結二極體漏電流再次大於雙極器件44和46的基極電流。
保持操作使得浮體區單元有兩個穩態：邏輯- 0狀態和邏輯-1狀態，這兩種狀態由能量勢壘隔開，它們分別用VFB0,VFB1，和VTS表示。圖9D是記憶體單元100的一個勢能面(PES)的示意曲線圖，其顯示兩個穩態的另一個表示，這兩個穩態源於施加一個回饋偏壓到BW終端78(其連接到埋阱區30)所致。
電流切換方向的浮體24之數值，例如：VFB0,VFB1，和VTS可能過施加於BW終端78的電勢進行調製。這些數值也取決於溫度。
通過提高可存儲於浮體24的電荷數量，保持/待機操作也會導致一個更大的存儲窗。無保持/待機操作，可存儲於浮體24的最大電勢受限於平帶電壓VFB，因為流入區塊16和18的結漏電流在浮體電勢大於VFB時成倍增加。然而，通過施加一個正電壓到BW終端78，雙極動作導致一個孔穴電流流入到浮體24，補償浮體24和區域16與18的結漏電流。結果，存儲於浮體24的最大電荷VMC可通過施加一個正偏壓到BW終端78以得到提高，如圖9E所示。存儲於浮體24的最大電荷數量的提高將會導致一個更大的記憶體窗口。
描述於Ranica-1,Ranica-2,Villaret，和Pulicani的浮體DRAM單元，只表現出一個穩定的狀態，其往往是指定為邏輯-0狀態。Villaret描述特性雙極電晶體通過牽引電子提高邏輯狀態的數據保留，反之，這些電子將與存儲於浮體區的孔穴重新結合。然而，只有一個穩態被觀測到，因為無孔穴注入到浮體區以補償電荷洩漏和 重組。圖10和圖11示出分別執行於記憶體陣列120和一個選定的記憶體單元100的替代保持操作。保持操作通過施加一個正的回饋偏壓到SUB終端80，0或小的負偏壓於WL1終端70和WL2終端72的以關閉浮體電晶體40和存取電晶體42的通道，0偏壓於SL終端74，BL終端76而執行，而保持BW終端78懸空。在這些條件下，如果記憶體單元100是邏輯-1狀態且無存儲於浮體區24的一正電荷，記憶體單元100的特徵矽可控整流器(SCR)，其由基板10，埋阱區30，浮體區24形成；而且，源極線區16或漏區18打開，從而保持在浮體區24的正電荷。在邏輯-0狀態的記憶體單元將保持在阻塞狀態，因為浮體區24的電壓為正，因此浮體24不打開SCR器件。由此，電流不流過SCR器件，而且記憶體單元100保持邏輯-0狀態。在此保持操作中，通常連接到相同SUB終端的所有記憶體單元100將會被保持以精確維持其數據狀態。
在一個實施例中，施加以下的偏壓條件進行替代保持操作：0.0伏施加於WL1終端70，WL2終端72，SL2終端74，BL終端76；例如，一個正電壓，例如+1.2伏施加於SUB終端80，而BW終端78保留懸空。在另一個實施例中，不同電壓可施加於記憶體單元100的各個終端，其作為設計選擇，並且所描述的示例性電壓不以任何形式限制。另外，BW終端78可能會被從陣列120中消除，保留埋阱區30懸空。
回饋偏壓的應用，不管是通過顯示於圖7和圖8的BW終端78，還是顯示於圖10和圖11的SUB終端80，導致雙態浮體24的兩個狀態(其例子描述於Widjaja-1,Widjaja-2,Widjaja-3，和Widjaja-4)。雙極電晶體的雙態行為也已經描述於以下文章中，“雙極電晶體的雙態行為和開基極擊穿”M. Reisch，第1398-1409頁，IEEE電子器件，編號6第39卷，1992年06月(“Reisch”)，其完整性內容引用於此，併入本文。Reisch和Sakui都描述一個雙聚BiCMOS SRAM單元，其使用一個雙極電晶體和一個MOS電晶體。它與一個浮體電晶體操作為一個無電容DRAM。相反，在一個記憶體單元上，只有一個穩態浮體24(如以下文章所述一樣，“一個無電容1T-DRAM單元”(S. Okhonin等人，第85-87頁，IEEE電子器件快報，編號02第23卷，2002年02月(“Okhonin-1”))，“在SOI上使用一個電晶體增益單元的記憶體設計”(T. Ohsawa等人，第152-153頁，技術文摘，2002年IEEE國際固態電路會議，2002年02月(“Ohsawa-1”))，“進一步瞭解無電容浮體DRAM的物理以及建模”，A. Villaret等人，第2447-2454頁，IEEE電子器件，編號11第52卷，2005年11月(“Villaret”)，“用CMOS90nm技術建制的縮小1T-大容量器件作低成本eDRAM應用”(R. Ranica等人，第38-41頁，技術文摘，VLSI技術研討會，2005年(“Ranica”))，以及“特徵雙極電晶體機制的模擬用於大基板上未來無電容eDRAM”(R. Pulicani等人，第966-969頁，2010年，第17屆電子，電路和系統IEEE國際會議，2010年12月(“Pulicani”)。其完整性內容引用於此，併入本文。
記憶體單元100和陣列120的讀操作將會結合圖12和圖13描述。任何已知之感測機制，可與記憶體單元100一起使用。存儲於浮體24上的電荷數量可通過監測記憶體單元100的單元電流而被感測到。相較於單元100是在一個邏輯-0狀態且其在浮體區24中無孔穴的情形，如果記憶體單元100是牌一個邏輯-1狀態時，該狀態在本體區24內有孔穴，那麼，記憶體單元將有一個更高的單元電流(例如：自BL終端端76流向SL終端端74的電流)。典型連接到BL終端76的一個感測電路可接下來被用於確定記憶體單元的數據狀態。
在一個例子中，通過應用後續偏壓條件，可在記憶體單元上執行一個寫操作。一個正電壓施加於WL2終端72上，其打開存取電晶體42；一個正電壓施加於BL終端76上，零電壓施加於SL終端74上，零電壓或正電壓施加於BW終端78上，且零電壓施加於SUB終端80上。正電壓也可施加於WL1終端70上以進一步提高流經記憶體單元100的電流，其從BL終端76到SL終端74。相較於記憶體單元100為邏輯-0狀態且浮體區24內無孔穴，如果記憶體100為一個邏輯-1狀態且浮體區24內有孔穴，那麼一個更高的電流將從BL終端76流向選中的記憶體單元100之SL終端74。在一個特別應用實施例 中，施加+1.2伏電壓於WL1終端70，WL2終端72，BL終端76，BW終端78；施加0.0電壓於SL終端74和SUB終端80。在其他實施例中，可能施加不同電壓於記憶體100的各個終端上，以作為設計選擇，且在此所述之示例性電壓不作任何限制。
存取器電晶體42用於在一個讀操作中幫助選擇記憶體單元100，因為在不同行中(例如：記憶體100C和100D)，未被選中的記憶體單元的存取電晶體42是關閉的。它將不會傳送施加於BL終端76的正電壓到浮體電晶體40的漏區18上。結果，不同行上未被選中的記憶體單元的浮體電晶體40未有電流流過。
不同列(例如：記憶體單元100B和100D)上未被選中的記憶體單元將不會傳導電流，因為0偏壓施加於BL終端76和SL終端74。
圖14和圖15為使用帶到帶隧穿機制的一個示例性寫邏輯-1操作，其中，使用下列偏壓條件：施加一個正偏壓於WL2終端74，打開被選中的記憶體單元100之存儲電晶體42；施加一個負偏壓到WL1終端70，施加一個正偏壓到BL終端76；施加零偏壓到SL終端74，施加零偏壓或正偏壓到BW終端78，施加零偏壓到SUB終端80。
在一個特別的非限制實施例中，施加大約+1.2伏到選定的WL2終端72，施加大約-1.2伏到選定的WL1終端70；施加大約+1.2伏到選定的BL終端76，施 加大約+1.2伏到選定的BW終端78，以及施加大約0.0伏到SUB終端80。
施加於WL2終端72的正偏壓將打開存儲電晶體42，其將傳遞施加於BL終端76的正偏壓到浮體電晶體40的漏區18。浮體電晶體42的漏區18上現在呈現的正偏壓，以及施加於WL1終端70(其連接到柵60)的負偏壓，將在柵60附近漏區18的相接區域周圍產生強電場。強電場將能帶在柵60和漏區18的交界重疊區附近急劇向上彎曲，這引起電子從浮體區24的價帶隧穿至漏區18的導帶，將孔穴保留於浮體區24的價帶。隧穿經過能帶的電子成為漏區18的洩漏電流，而孔穴被注入到浮體區24中並且成為產生邏輯-1的狀態之孔穴電荷。
圖16和圖17為通過一個碰撞電離機制的寫邏輯-1操作之示例性偏壓條件，其分別執行於記憶體陣列120和一個選定的記憶體單元100，其中使用以下偏壓條件：施加一個正電壓於選定的WL2終端72，施加一個正電壓於選定的WL1終端70，施加一個正電壓於選定的BL終端76，施加零電壓於SL終端74，施加零電壓或正電壓於BW終端78，施加一個零電壓於SUB終端80。施加於WL1終端70和BL終端76的正電壓通過碰撞電離過程用於最大化孔穴的生成，其中，浮體電晶體40的漏區18上的電壓一般大於施加於浮體電晶體40之柵60(其連接到WL1終端70)的電壓。
在一個特定的非限制性實施例中，施加大約 +1.2伏於選定的WL2終端72，施加大約+0.5伏於選定的WL1終端70，施加大約+1.2伏於選定的BL終端76，施加大約1.2伏於選定的BW終端78，施加大約0.0伏於SUB終端80。這些電壓水準僅用於示例性，在不同的實施例中可能會有所不同。因此，上述之示例性實施例，特徵，偏置水準等，均不作限制之用。
圖18和圖19為通過從浮體電晶體40的柵60到浮體區24的電容耦合之示例性寫邏輯-1操作的偏壓條件。其中，使用如下偏壓條件：施加零或低的正電壓於選定的WL2終端72，施加一個正偏壓於選定的BL終端76，施加一個正電壓於SL終端74，施加一個正電壓於BW終端78，施加零電壓於SUB終端80。WL1終端最初接地，接著它的電勢被提高到正電壓。被選定的記憶體單元的存取電晶體42被偏置，使得存取電晶體42的源極區20懸空，例如通過使得施加於BL終端76的偏壓大於施加於柵64的偏壓與存取電晶體42的閾值電壓兩者之差而實現。因為浮體電晶體40的通道區現在懸空，當柵區60(連接到WL1終端70)的電勢從0(或負電壓)升高到一個正電壓，浮體區24的電勢將因電容耦合得到提高。施加於埋阱區30(經過BW終端78)的正偏壓將接著會通過碰撞電離過程產生孔穴，這樣保持了浮體區24的正電荷。
在一個特定的非限制性實施例中，施加大約0.0伏到WL2終端72，施加於WL1終端的電壓從0.0伏 提高到大約+1.2伏；施加大約+1.2伏電壓到SL終端74，施加大約+1.2伏電壓放BL終端76，施加大約+1.2伏到BW終端78，施加大約0.0伏到SUB終端80。這些電壓水準僅用作示例性目的，對於不同實施例可能其會有所不同。因此，描述的示例性實施例，特徵，偏置水準等等，均不作限制之用。
施加於WL1終端70(其被連接到柵極60)的正偏壓之傾斜率可被優化以提高從柵60到浮體區24的耦合率。例子描述於以下文章中，“依照一個正線性傾斜電壓的一個浮柵n-通道MOS記憶體單元的基板回應”(H.-S. Lee和D. S. Lowrie，固態電子24，編號3，第267頁到273頁，1981年)，其完整性內容引用於此，併入本文。用更高的傾斜率，從柵60到浮體區24的更高耦合可實現。
根據一個本發明的實施例，圖20和圖21為一個寫邏輯-0操作的示例性偏壓，所施加的偏壓條件為：施加一個負電壓於SL終端74，施加零電壓於WL1終端70，WL2終端72；BL終端76，和SUB終端80。且施加一個正偏壓到BW終端78。在這些條件下，浮體24和源極線區16間的p-n結為正向偏置，其將孔穴從浮體24中疏散。共用相同終端74的所有記憶體單元將被同時寫入。將任意二進位數據寫入到不同記憶體單元100中，一個寫邏輯-0操作將首先被執行於將被寫入的所有記憶體單元，接著在必須寫入邏輯-1的記憶體單元上執行一個或多 個寫邏輯-1操作。
在一個特定的非限制性實施例中，施加大約-1.2伏電壓於選定的SL終端74，施加大約0.0伏電壓於WL1終端70，WL2終端72，BL終端76，和SUB終端80；施加大約+1.2伏電壓施加於BW終端78。這些電壓水準僅用於示例性，在不同的實施例中可能會有所不同。因此，上述之示例性實施例，特徵，偏置水準等，均不作限制之用。
根據本發明的另一個實施例，圖22和圖23為一個寫邏輯-0的示例性偏置條件，使用如下偏置條件：施加一個正偏壓於WL2終端72，施加一個正電壓於WL1終端70，施加一個負偏壓於BL終端76，施加零電壓於SL終端74，施加一個正偏壓於BW終端78，施加零電壓於SUB終端80。在這些條件下，存取電晶體42將傳遞施加於BL終端76的負電壓到浮體電晶體40的漏區18，正向偏置在浮體24與漏區18之間的p-n結。也可施加一個正偏壓到浮體電晶體40(其連接到WL1終端70)的柵60，這將通過電容耦合提高浮體24的電勢，並反過來提高橫跨浮體24與漏區18之間的p-n結的電場。施加於BL終端76的負偏壓和施加於WL2終端的偏壓進行配置，以使不同行(例如，記憶體單元100C和100D)中未被選中的單元100的存取電晶體未傳遞負偏壓到浮體電晶體40的漏區18。
在一個特定的非限制性實施例中，施加大約 +1.2的電壓於WL2終端72，施加大約+1.2伏電壓於WL1終端70，施加大約0.0伏電壓於SL終端74，施加大約-0.2伏電壓於BL終端76，施加+1.2伏電壓到BW終端78，施加大約0.0伏電壓於USB終端80。這些電壓水準僅用於示例性，在不同的實施例中可能會有所不同。因此，上述之示例性實施例，特徵，偏置水準等，均不作限制之用。
一個低電平有效的方法--將選定的BL終端74偏置於低電壓，例如：零電壓--也可以在記憶體單元100和記憶體陣列120上執行操作。
根據本發明的實施例，一個低電平有效讀操作的示例性偏置條件描述於圖24，其中，如下偏置條件施加應用於一個被選定的記憶體單元100A：施加一個正電壓到WL2終端72A，施加一個正電壓到WL1終端70，施加零電壓到BL終端76A，施加一個正電壓到SL終端74A，施加零電壓或正電壓到BW終端78A，施加零電壓到SUB終端80A。以下的偏置條件施加應用於未被選定的終端：施加零電壓到WL1終端70，WL2終端72，SL終端74，施加一個正電壓到BL終端76，施加零電壓或一個正電壓到BW終端78，施加零電壓到SUB終端80。
在一個特定的非限制性實施例中，以下條件施加應用於選定的終端：施加大約+1.2伏電壓到WL2終端72，施加大約+1.2伏電壓到WL1終端70，施加+1.2伏電壓到SL終端74，施加大約0.0伏電壓到BL終端76， 施加0.0伏電壓到BW終端78，施加大約0.0伏電壓到SUB終端80；然而，下列偏置條件施加於未被選定的終端：施加大約0.0伏電壓到SL終端74，施加大約+1.2伏電壓到BL終端76，施加大約+1.2伏電壓到BW終端78，施加大約0.0伏電壓到SUB終端80。描述的示例性實施例，特徵，偏置水準等等，均不作限制之用。
根據本發明的一個實施例，圖25描述示例性偏置條件，該條件施加於低電平有效寫邏輯-1操作存儲陣列120之選定的終端，這些條件為：施加一個正電壓到WL2終端72A，施加一個正電壓到WL1終端70A，施加零電壓到BL終端76A，施加一個正電壓高於施加到WL1終端70A之正電壓到SL終端74A，施加零或正電壓到BW終端78A，施加零電壓到SUB終端80A。下列偏置條件施加應用於未被選定的終端：施加零電壓到WL終端70，WL2終端72，SL終端74，施加一個正電壓到BL終端76，施加零電壓或正電壓到BW終端78，施加零電壓到SUB終端80。
在一個特定的非限制性實施例中，以下條件施加應用於選定的終端：約1.2伏的電壓被施加到WL2終端72，約0.5伏的電壓被施加到WL1終端70，大約1.2伏的電壓應用到SL終端74，約0.0伏的電壓施加到BL終端76，約0.0伏的電壓被施加到的BW終端78，大約0.0伏的電壓被施加到SUB終端80；而下列偏置條件施加應用於未被選定的終端：大約0.0伏的電壓施加到 WL1終端70，WL2終端72；大約0.0伏的電壓施加到SL終端74，大約1.2伏電壓施加到BL終端76，大約1.2伏電壓施加到BW終端78，大約0.0伏電壓施加到SUB終端80。描述的示例性實施例，特徵，偏置水準等等，均不作限制之用。
圖26和圖27顯示了記憶體單元102和104的替代實施例，包括一個三維記憶體單元結構。在這些實施例中，記憶體102和104有一個鰭狀結構52，該結構自基板10頂表面垂直伸出。鰭狀結構52是可傳導的，它可被建制於埋阱層30或阱區12。記憶體102和104都包括浮體電晶體40和存取電晶體42。在浮體電晶體40，浮體區24通過埋阱區30，源極線區16，漏區18，絕緣層62，和絕緣層26進行絕緣。在存取電晶體42內，阱區12傳導類型與基板10傳導類型相同。浮體電晶體40的漏區18通過一個傳導元件44連接到存取電晶體42的源極區20上。為圖紙清晰明瞭之目的，傳導元件44並未於圖26和圖27中顯示出來。
記憶體單元102包括在浮體電晶體40的浮基板區24兩相反側上的柵60，和在存取電晶體42的阱區12兩相反側上的柵64，見圖26所示。另外，柵60和柵64可能在記憶體104內分別將浮體區24和阱區12的三側包圍起來，如圖27所示。
存儲單元102和104，包括連接到源極線區域16的源極線(SL)終端74，連接到位線區22的位線 (BL)終端76，電連接到浮體電晶體40的柵60之字線1(WL1)終端70，電連接到存取電晶體42的柵40之字線2(WL2)終端72，電連接到浮體電晶體40的埋阱區30之埋阱(BW)終端78，以及連接到基板區10的基板(SUB)終端80。
記憶體單元100，102，和104均有串聯連接(在舉例中使用了兩個n-通道電晶體40和42)起來的具相同傳導類型的兩個電晶體。圖28描述了存儲單元200的另一個實施例，其中，存儲電晶體40和存取電晶體42’是具有不同傳導類型的兩種電晶體。在本存儲單元200的示例中，浮體電晶體40與存儲單元100類似。但是，存取電晶體42’的傳導類型與存儲單元100的存取電晶體42之傳導類型相異，並且可以包括一個額外的存取電晶體基板終端80’。
根據要發明的一個實施例，圖29A描述記憶體單元200。存取電晶體42’包括二級傳導類型，例如：n-類型，的一個阱區12’；源極區20’；和初級傳導類型，例如：p-型的位線區22’。二級傳導類型的阱區12’電連接到埋阱區30，因此其未懸空。一個柵64被放置於源極區20’和位線區22’之間。柵64能過一個絕緣層66與阱區12’絕緣。絕緣層66可由氧化矽和/或其他非傳導性材料做成，包括高-K非傳導性材料，例如(但不僅限於此)過氧化鉭，氧化鈦，氧化鋯，氧化鉿，氧化和/或三氧化二鋁。柵64可由多晶矽材料或金屬柵極電極做成，例 如：鎢，鉭，鈦及其氮化物。絕緣層26的底部可能位於埋區30下面，如圖29B所示。這要求一個更淺的絕緣層28，它絕緣浮體區24，但是允許埋層30在圖29B橫截視圖的正交方向上保持連續。在圖29A和29B中顯示的記憶體單元200裏，存取電晶體40’的阱區12’連接到埋區30。因此，在此實施例中，BW終端78也作為存取電晶體基板終端80，該終端80顯示於圖28的記憶體單元200之等效電路圖中。
圖30和31描述記憶體200的等效電路圖，它顯示：浮體電晶體40，其由源極線區16，漏區18和柵60形成；以及存取電晶體42’，其由源極區20’，位線區22’，和柵64形成；連接方式為串聯。固有於浮體電晶體40的是：雙極器件44，其由埋阱區30，浮體區24和源極線區16形成；以及雙極器件46，其由埋阱區30，浮體區24和漏區18形成。
同樣，固有於浮體電晶體40的是雙極器件48，其由源極線區16，浮體區24和漏區18形成。為圖紙清晰明瞭起見，雙極器件48在圖31中單獨顯示。
圖32顯示以行和列排列的記憶體單元200(包括記憶體單元200的4個示例，分別標記為200a,200b,200c和200d，如圖所示)之示例性記憶體陣列220。在很多但並非全部出現示例性陣列220的圖上，當上述之操作有一個(或在某些實施例中有多個)被選定的記憶體單元200，代表記憶體單元200a將是一個“被選中 的”記憶體200的代表。在此類圖中，代表記憶體單元200b將是與選定的代表記憶體200a共用一行的未被選定的記憶體單元之代表。代表記憶體單元200c將是與選定的代表記憶體200a共用一列的未被選定的記憶體單元之代表。而代表記憶體單元200d將是與被選定的代表記憶體單元200a不共用同一行或同一列的一個記憶體單元200之代表。
幾種操作可在記憶體單元200上執行，例如：保持，讀，寫邏輯-1和寫邏輯0操作。
根據本發明的實施例，圖33顯示在記憶體陣列220上執行的保持操作，其遵循的機制與記憶體陣列120相同。保持操作通過施加一個正的回饋偏壓到BW終端78，零偏壓於WL1終端70，WL終端72，SL終端74，SUB終端80，以及BL終端76從而實現。施加於連接到BW終端78的埋層區30的正回饋偏壓，將維持記憶體單元200的狀態。而此記憶體單元200通過維持存儲於對應浮體電晶體40的浮體區24上之電荷而被連接。
在一個實施例中，記憶體單元200的保持操作之偏置條件為：施加0.0伏電壓到WL1終端70，WL2終端72，SL終端74，BL終端76，和SUB終端78；施加一個正電壓，例如：+1.2伏到BW終端78。在其他實施例中，可能在記憶體單元200的不同終端會用不用的電壓以作為設計選擇，而且在此所描述之示例性電壓並不用於作限制作用。
根據本發明的一個實施例，圖34描述在記憶體陣列220上執行一個替代的保持操作。此保持操作通過施加一個正回饋偏壓到SUB終端80，零偏壓到WL1終端70，WL2終端72，SL終端74，BL終端76，而讓BW終端懸空，而執行。在這些條件下，如果記憶體200是邏輯-1狀態，且有正電荷存儲於浮體區24，記憶體單元200的特徵矽控整流器(SCR)被打開，從而維持在浮體區24上的正電荷。特徵矽控整流器由基板10，埋阱區30，浮體區24，和源極線區16或漏區18形成。在邏輯-0狀態的記憶體單元將保持堵塞模式，因為浮體區24的電壓不為正，由此，浮體24未打開SCR器件。因此，電流沒有流經SCR器件，並且存儲單元200保持邏輯-0的狀態。在此保持操作中，通常被連接到相同的SUB終端的所有記憶體單元200將被維持以精確保持它們的數據狀態。
在一個實施例中，替代保持操作施加下列偏置條件：施加0.0伏電壓到WL1終端70，WL2終端72，SL2終端74，BL終端76，施加一個正電壓，例如：+1.2伏到SUB終端80，而使BW終端78操持懸空狀態。在其他實施例中，不同電壓可能施加於記憶體200的各個終端上作為設計選擇。在此描述的示例性電壓並不以任何方式作限制作用。另外，BW終端78可能會從陣列220上除去，保持埋阱區30處於懸空狀態。
根據本發明的一個實施例，圖35描述了執行於存儲陣列220上的一個讀操作。任何已有的感測方法均 可與記憶體單元200使用。在浮體24裏保存的電荷數量可通過監測記憶體單元200的單元電流而被感測到。如果記憶體單元200是一個邏輯-1狀態，且在本體區24裏有孔穴，那麼，相較於邏輯-0狀態的單元200且在浮體區24中無孔穴的情況，它將有一個更高的單元電流(如，從BL終端76到SL終端74的電流)。一般連接到BL終端76的一個感測電路可以接著被用於確定存儲單元的數據狀態。
舉例中的寫操作可能過應用下列偏置條件，在記憶體單元200上執行操作：施加0電壓到WL2終端72，其打開存取電晶體42；施加一個正電壓到BL終端76；施加零電壓到SL終端74；施加零或正電壓到BW終端78；施加零電壓到SUB終端80。也可以施加正電壓到WL1終端70以進一步提高從BL終端76到SL終端74流經存儲單元200的電流。如果存儲單元200是一個邏輯-1狀態且在浮體區24中有孔穴，那麼，相較於邏輯-1狀態的存儲單元200且在浮體24中無孔穴的情況，將有一個更高的電流從被選的存儲單元200的BL終端76流向SL終端74。在一個特殊實施例中，施加+1.2伏電壓到WL1終端70，BL終端76，BW終端78；施加0.0伏電壓到WL2終端72，SL終端74，和SUB終端80。在其他實施例中，可施加不同的電壓到存儲單元200的各個終端以作設計選擇用，在此所述的示例性電壓不以任何方式作限制作用。
存取電晶體42被用於在讀操作中輔助選擇存儲單元200。因為在不同行(例如：存儲單元200c和200d)中未被選定的在記憶體單元的存取電晶體42是被關閉的(通過施加於WL2終端72上的一個正電壓的應用而實現)，它將不會傳遞施加於BL終端76的正電壓到浮體電晶體40的漏區18。結果，無電流流經在不同行中未被選定的存儲單元之浮體電晶體40。
在不同的列(例如，存儲單元200b和200d)，未被選定的存儲單元將不傳導電流，因為零電壓被施加於BL終端76和SL終端74。
根據本發明的實施例，圖36描述了使用帶到帶隧穿機制的一個寫邏輯-1操作，其中，施加如下偏置條件：施加零電壓到WL2終端72，其打開被選定的存儲單元200的存取電晶體42；施加一個負偏壓到WL1終端70，施加一個正偏壓到BL終端76，施加一個零偏壓到SL終端74，施加零偏壓或正偏壓到BW終端78，施加零偏壓到SUB終端80。
在一個特定的非限制性實施例中，施加大約0.0伏電壓到選定的WL2終端72，施加大約-1.2伏電壓到選定的WL1終端70，施加大約+1.2伏電壓到選定的BL終端76，施加大約+1.2伏電壓到選定的BW終端78，施加大約0.0伏電壓到SUB終端80。
施加到WL終端72的零電壓將打開p-類型存取電晶體42，這將傳遞施加到BL終端76的正偏壓到浮 體電晶體40的漏區18。現在浮體電晶體40的漏區18上呈現的正偏壓，以及施加於WL1終端70(其連接到柵60)的負電壓，將在柵60附近漏區18的相接區域周圍產生強電場。強電場將能帶在柵和位線的交界重疊區附近急劇向上彎曲，這引起電子從價帶隧穿至導帶，將孔穴保留於價帶。隧穿經過能帶的電子成為洩漏電流，而孔穴被注入到浮體區24中並且成為產生邏輯-1的狀態之孔穴電荷。
圖37描述通過一個碰撞電離機制的寫邏輯-1操作之示例性偏壓條件，根據本發明的實施例，其執行於記憶體陣列220，其中使用以下偏壓條件：施加一個零電壓於選定的WL2終端72，施加一個正電壓於選定的WL1終端70，施加一個正電壓於選定的BL終端76，施加零電壓於SL終端74，施加零電壓或正電壓於BW終端78，施加一個零電壓於SUB終端80。施加於WL1終端70和BL終端76的正電壓通過碰撞電離過程用於最大化孔穴的生成，其中，浮體電晶體40的漏區18上的電壓一般大於施加於浮體電晶體40之柵60(其連接到WL1終端70)的電壓。
在一個特定的非限制性實施例中，施加大約0.0伏於選定的WL2終端72，施加大約+0.5伏於選定的WL1終端70，施加大約+1.2伏於選定的BL終端76，施加大約1.2伏於選定的BW終端78，施加大約0.0伏於SUB終端80。這些電壓水準僅用於示例性，在不同的實 施例中可能會有所不同。因此，所述之示例性實施例，特徵，偏置水準等，均不作限制之用。
根據本發明的實施例，圖38為通過從浮體電晶體40的柵60到浮體區24的電容耦合之示例性寫邏輯-1操作的偏壓條件。其中，使用如下偏壓條件：施加正電壓於選定的WL2終端72，施加一個正偏壓於選定的BL終端76，施加一個正電壓於SL終端74，施加一個正電壓於BW終端78，施加零電壓於SUB終端80。WL1終端70最初接地，接著它的電勢被提高到正電壓。被選定的記憶體單元的存取電晶體42被偏置，使得存取電晶體42的源極區20懸空，例如：通過使得施加於BL終端76的偏壓大於施加於柵64的偏壓與存取電晶體42的閾值電壓兩者之差而實現。因為浮體電晶體40的通道區現在懸空，當柵區60(連接到WL1終端70)的電勢從0(或負電壓)升高到一個正電壓，浮體區24的電勢將因電容耦合得到提高。施加於埋阱區30(經過BW終端78)的正偏壓將接著會通過碰撞電離過程產生孔穴，這樣保持了浮體區24的正電荷。
在一個特定的非限制性實施例中，施加大約+1.2伏到WL2終端72，施加於WL1終端的電壓從0.0伏提高到大約+1.2伏；施加大約+1.2伏電壓到SL終端74，施加大約+1.2伏電壓放BL終端76，施加大約+1.2伏到BW終端78，施加大約0.0伏到SUB終端80。這些電壓水準僅用作示例性目的，對於不同實施例可能其會有所不 同。因此，描述的示例性實施例，特徵，偏置水準等等，均不作限制之用。
根據本發明的實施例，圖39為示例性寫邏輯-0操作的偏壓條件。其中，使用如下偏壓條件：施加一個負電壓到SL終端74，施加零電壓到WL1終端70，BL終端76和SUB終端80，施加零電壓或一個正電壓到WL2終端72，施加一個正偏壓到BW終端78。在這些條件下，浮體24和源極線區16間的p-n結為正向偏置，其將孔穴從浮體24中疏散。共用相同SL終端74的所有記憶體單元將被同時寫入。將任意二進位數據寫入到不同記憶體單元200中，一個寫邏輯-0操作將首先被執行於將被寫入的所有記憶體單元，接著在必須寫入邏輯-1的記憶體單元上執行一個或多個寫邏輯-1操作。
在一個特定的非限制性實施例中，施加大約-1.2伏電壓於選定的SL終端74，施加大約0.0伏電壓於WL1終端70，BL終端76，和SUB終端80；施加大約+1.2伏電壓施加於WL2終端72，施加大約+1.2伏電壓到BW終端78。這些電壓水準僅用於示例性，在不同的實施例中可能會有所不同。因此，所述之示例性實施例，特徵，偏置水準等，均不作限制之用。
根據本發明的另一實施例，圖40為示例性寫邏輯-0操作的偏壓條件。其中，使用如下偏壓條件：施加一個較應用於BL終端76之電壓更小的負電壓到WL2終端72，施加一個正電壓到WL1終端70，施加一個負偏壓 到BL終端76，施加零電壓到SL終端74，施加一個正偏壓到BW終端78，施加零電壓到SUB終端80。在這些條件下，存儲電晶體42將傳遞施加於BL終端76上的負電壓到浮體電晶體40的漏區18，將浮體24和漏區18之間的p-n結正向偏置。也可施加一個正偏壓於浮體電晶體40(其連接到WL1終端70)的柵60上，這將通過電容耦合提高浮體24的電勢，並反過來提高橫跨浮體24與漏區18之間的p-n結的電場。施加於BL終端76的負偏壓和施加於WL2終端72的偏壓進行配置，以使不同行(例如，記憶體單元200C和200D)中未被選中的單元200的存取電晶體未傳遞負偏壓到浮體電晶體40的漏區18。
在一個特定的非限制性實施例中，施加大約-1.2的電壓於WL2終端72，施加大約+1.2伏電壓於WL1終端70，施加大約0.0伏電壓於SL終端74，施加大約-0.2伏電壓於BL終端76，施加大約+1.2伏電壓到BW終端78，施加大約0.0伏電壓於USB終端80。這些電壓水準僅用於示例性，在不同的實施例中可能會有所不同。因此，所述之示例性實施例，特徵，偏置水準等，均不作限制之用。
一個基準參考單元可用於上述之存儲單元100和存儲單元200的感測操作中。該基準參考單元的特性(例如：單元電流)可用於比較被感測的存儲單元之特性，以確定其邏輯狀態。圖41描述了一個基準參考單元100R1的示意性橫截面視圖。存儲單元200對應的基準參 考可通過配置帶有不同傳導類型的存取電晶體作為浮體電晶體而構造起來。其在此未顯示。
基準單元100R1包括具有與浮體區24相同的傳導類型的感測線區32，其允許與浮體電晶體40的浮體區24進行電連接。感測線區32位於與浮體電晶體40和存取電晶體之源極和漏區16，18，20相同的平面上。感測線區32被連接到感測線終端82，如圖42所示。其中，參考單元100R1顯示位於鄰近存儲單元100之一行的行上。
根據本發明的一個應用實施例，圖43A-43C描述參考基準單元100R2。圖43A描述基準參考單元100R2的示意頂視圖，而圖43B和43C描述圖43A之I-I’和II-II’切線的示意橫截面圖。在實施中的感測區32相鄰於存儲單元100的浮體電晶體40，其所在的平面與源極區和漏區16，18，20和22所在的平面不同。同時，這其允許對浮體區24進行歐姆接觸。
圖44描述一個存儲陣列120，該陣列包含參考單元100R2，其位於鄰近於存儲單元100之一列的列上。
根據本發明的雙一實施例，圖45描述了存儲單元300。存儲單元300包括，一個浮體電晶體340和一個存取電晶體342。存儲單元300包括一個初級傳導類型，例如：p-類型，的基板310。基板310一般由矽製作而成，但是也可以包括諸如：鍺，矽鍺，砷化鎵，碳納米 管，或其他半導體材料。在本發明的一些實施例中，基板310可為半導體晶圓的基體材料。在其他實施例中，基板310可作為初級傳導類型的一個阱，其嵌入於二級傳導類型的某一個阱中，或者，也可嵌入於二級傳導類型(例如：n-類型)的半導體基體材料中，作為設計選擇。(其未顯示於圖中)。為簡體描述，基板310通常繪製為半導體基體材料，如圖45所示。
浮體電晶體340也包括一個二級傳導類型(例如：n-類型)的一個埋層區330；初級傳導類型(例如：p-類型)的一個浮體區324；二級傳導類型(例如：n-類型)的源極區和漏區316；初級傳導類型(例如：p-類型，此傳導類型與浮體區324傳導類型相同)的感測線區318。
可能過在基板310材料上進行離子植入工藝從而形成埋層330。另外，也可以在基板310的表面外延長出埋層330。
初級傳導的浮體區324與表面314，源極線區316，感測線區318和絕緣層362進行接界；在側面與絕緣層326接界，在底部與埋層330接界。如果埋層330為植入的話，浮體324可以是埋層330上面原始基板310的一部分。另外，浮體324也可以外延生長而得。根據埋層330和浮體324的形成方式，浮體324可以在一些實施例中視需要具有與基板310或不一樣的摻雜。
柵360位於源極線區316和感測區318之 間，在浮體區324之上。柵360通過一個絕緣層362與浮體區324絕緣。絕緣層362可能由二氧化矽和/或其他非電傳導材料，包括高K非電傳導材料，如，但不限於，過氧化鉭，氧化鈦，氧化鋯，氧化鉿，氧化和/或三氧化二鋁。例如，柵360可能由多晶矽材料或金屬柵極電極製成，例如：鎢，鉭，鈦及其氧化物。
儘管可以使用其他絕緣材料，絕緣層326(例如，像淺溝槽隔離(STI))，可由氧化矽製成。絕緣層326將浮體電晶體340與相鄰浮體電晶體340及相鄰存取電晶體342進行絕緣。絕緣326的底部可能位於埋區330內部，從而使得埋區330保持連續，如圖45所示。另外，絕緣層326的底部可能位於埋區330下面(類似於絕緣層26可能會位於存儲單元100的埋區30的下面一樣，如圖2C所示)。這需要一個較淺的絕緣層(如圖2中所示的28一樣)，其絕緣浮體區324，但是可使埋層330在橫截面視圖的垂直方向上是連續的，如圖45所示。簡單地說，只有在所有方向上帶有連續埋區330的記憶體單元300自此顯示。
存取電晶體342包括一個初級傳導類型(例如：p-類型)的阱區312，源極區320和二級傳導類型(例如：n-類型)的位線區322。初級傳導類型的阱區312電連接到基板區310，因此不會懸空。浮柵364定位於源極320和位線區322之間。柵364能過一個絕緣層366與阱區312絕緣，其未與任何終端連接。浮柵364被 連接到感測線區318上，它反過來連接到浮體區324。
絕緣層366可能由氧化矽和/或其他非電傳導材料做成，包括高-K非電傳導材料，例如，但不僅限於，過氧化鉭，氧化鈦，氧化鋯，氧化鉿，氧化和/或三氧化二鋁。柵364可由多晶矽材料或金屬柵極電極製成，例如，鎢，鉭，鈦及其氮化物。
浮體電晶體340的感測區318通過一個傳導元件98連接到存取電晶體342的浮柵364。傳導元件90連接浮體電晶體340(它也可被稱為記憶體件300的源極/漏區16)的源極/漏區316到位線1(BL1)終端374。傳導元件92連接存取電晶體(它也可被稱為記憶體件300的位線區322)的位線區322到位線2(BL2)終端376，而傳導性元件94連接存取電晶體342的源極區320到源極線(SL)終端。傳導性元件90，92，94和98可由鎢或矽化物的矽形成，但不僅限於此。
除了SL終端372，BL1終端374和BL2終端376，記憶體單元300還包括：字線(WL)終端370，其電連接到浮體電晶體340的柵360；埋阱(BW)終端378，其電連接到浮體電晶體340的埋阱區330；以及基板(SUB)終端380，其連接到基板區310。
根據本發明的一個實施例(包括記憶體單元300的四個示例，標記為300a,300b,300c和300d)，圖46顯示記憶體單元300的示例性記憶體陣列320，這些陣列以行和列排列。在許多，但並非所有出現示例性陣列 320的圖中，在上述之操作有一個選定的記憶體單元300時，代表記憶體單元300A將為一個(或在一些實施中多個)“選定的”記憶體單元300。在這類圖中，代表記憶體單元300B將是與選定的代表記憶體單元300A共用同一行的未被選中的記憶體單元300的代表，代表記憶體單元300C將是與選定的代表記憶體單元300A共用同一列的未被選中的記憶體單元300的代表，而代表記憶體單元300D將是未與選定的代表記憶體單元300A共用同一行或同一列的未被選中的記憶體單元300的代表。
圖46為370A到370N的WL終端，372A到372N的SL終端，374A到374p的BL1終端，376A到376P的BL2終端，378A到378N的BW終端，380A到380N的SUB終端。WL,SL，和BW終端之一與記憶體單元300的一個單獨行一起顯示，而且，任一BL1和BL2終端與記憶體單元300的一個單獨列一起顯示。在本技術領域的普通技術人員將會理解，很多其他記憶體陣列320的安排和佈局都是可能的。例如，只有一個共同的SUB終端380是通過記憶體陣列320的一段或通過整個記憶體陣列320進行呈現。同樣，其他終端可以被分段或緩衝。而控制電路，例如：字解碼器，列解碼器，分割器，感測放大器，寫入放大器等等，可在陣列320周轉排布或在陣列320的子陣列中插入。描述的示例性實施例，特徵，設計選項等等，不以任何方式作限制作用。
Lu等人描述一個雙電晶體浮體柵DRAM單元 於“低功耗納米嵌入式DRAM的新式雙電晶體浮體/柵單元”，Z. Lu等人，第1511-1518頁，IEEE電子器件，編號6第55卷，2008年6月(“Lu-1”)，以及“一個簡化的超級浮體/柵DRAM單元”，Z. Lu等人，第282-284頁，IEEE電子器件快報，編號03第30卷，2009年03月(“Lu-2”)，其內容以其完整性引用於此，納入此文。
描述於Lu-1和Lu-2的雙電晶體記憶體單元使用浮體區作為電荷存儲區，且其操作類似於無電容DRAM，如Okhonin-1和Ohsawa-1中所述。結果，描述於Lu-1和Lu-2的雙電晶體記憶體單元有一個受限的數據保留時間，並且需要一個刷新操作。
在記憶體單元300中的浮體電晶體340是一個雙穩態記憶體單元，其中，雙穩態通過施加一個正偏壓到回饋偏壓區330(連接到終端378)的應用而實現，其遵循與記憶體單元100和200的原則一樣。浮體電晶體340的狀態可通過存取電晶體342的特性被感測到，例如，單元電流從BL2終端376流向存取電晶體342的SL終端372。一個正向充電浮體區324(例如：邏輯-1狀態)將打開存取電晶體342，結果，存取電晶體342將傳導一個較浮體區324為電中性的情況(或低的正電荷)更高的電流。
根據本發明的實施例，圖47描述執行於在記憶體陣列320內記憶體單元300a上的一個讀操作：施加零電壓於WL終端370a，零電壓施加於BL1終端374a， 施加一個正電壓到BL2終端376a，施加零電壓到SL終端372a，施加零電壓或正電壓到BW的終端378，施加零電壓到SUB終端380a；而下列的偏置條件施加應用於未被選中的終端：施加零電壓到WL終端370，施加零電壓到BL1終端374，施加零電壓到BL2終端376，施加等於應用到被選定的BL2終端376a上大小一樣的正電壓到SL終端372(也可以使未被選定的SL終端372保持懸空)；施加零電壓或正電壓到BW終端378，施加零電壓到SUB終端380。
在一個特定的非限制性實施例中，應用下列偏置條件於選定的終端：施加大約0.0伏電壓到WL終端370，施加大約0.0伏電壓到SL終端372，施加大約0.0伏電壓到BL1終端374，施加大約+0.4伏電壓到BL2終端376，施加大約+1.2伏電壓到BW終端378，施加大約0.0伏電壓到SUB終端380。而下列偏置條件應用於未被選定的終端：施加大約0.0伏電壓施加到WL終端370，施加大約+0.4伏電壓到SL終端372，施加大約0.0伏電壓到BL1終端374，施加大約0.0伏電壓到BL終端376，施加大約+1.2伏電壓到BW終端378，施加大約0.0伏電壓到SUB終端380。描述的示例性實施例，特徵，設計選項等等，不以任何方式作限制作用。
浮體電晶體340的寫操作與描述於下列文章的操作類似：“半電晶體存儲單元”，Y. Widjaja和Z. Or-Bach；美國申請號為12/897,516的“有電浮體電晶體的半 導體記憶體件”；美國申請號為12/897,538的“有電浮體電晶體的半導體記憶體件”。這些內容以其完整性引用於些，納入此文。
根據本發明實施例，圖48為使用帶到帶隧穿機制的一個示例性寫邏輯-1操作的示例性偏置條件，其操作執行於在記憶體陣列320內的選定的記憶體單元300a，使用下列偏壓條件：施加一個負電壓到WL終端370a，施加一個正電壓到BL1終端374a，施加零電壓到BL2終端376a，施加零電壓到SL終端372a，施加零電壓或正電壓到BW終端378，施加零電壓到SUB終端380a；而下列偏置條件施加到未被選定的終端：施加零電壓到WL終端370，施加零電壓到BL1終端374，施加零電壓到BL2終端376，施加零電壓SL終端374，施加零電壓或正電壓到BW終端378，施加零電壓到SUB終端380。
在一個特定的非限制性實施例中，施加下列偏置條件於選定的終端：施加大約-1.2伏電壓於WL終端370，施加大約0.0伏電壓到SL終端372，施加大約+1.2伏電壓到BL1終端374，施加大約0.0伏電壓到BL2終端376，大約+1.2伏電壓到BW終端378，施加大約0.0伏電壓到SUB終端380；而下列偏置條件施加於未選定的終端：施加大約0.0伏電壓於WL終端370，施加大約0.0伏電壓於SL終端372，施加大約0.0伏電壓到BL1終端374，施加大約0.0伏電壓到BL終端376，施加大約+1.2 伏電壓到BW終端378，施加大約0.0伏電壓到SUB終端380。因此，描述的示例性實施例，特徵，設計選項等等，不以任何方式作限制作用。
根據本發明實施例，圖49為一個示例性寫邏輯-0操作的示例性偏置條件，其操作執行於在記憶體陣列320內的選定的記憶體單元300a，使用下列偏壓條件：施加一個正電壓到WL終端370a，施加一個負電壓到BL1終端374a，施加零電壓到BL2終端376a，施加零電壓到SL終端372a，施加零電壓或正電壓到BW終端378，施加零電壓到SUB終端380a；而下列偏置條件施加到未被選定的終端：施加零電壓到WL終端370，施加零電壓到BL1終端374，施加零電壓到BL2終端376，施加零電壓SL終端374，施加零電壓或正電壓到BW終端378，施加零電壓到SUB終端380。
在一個特定的非限制性實施例中，施加下列偏置條件於選定的終端：施加大約+1.2伏電壓於WL終端370，施加大約0.0伏電壓到SL終端372，施加大約-0.2伏電壓到BL1終端374，施加大約0.0伏電壓到BL2終端376，大約+1.2伏電壓到BW終端378，施加大約0.0伏電壓到SUB終端380；而下列偏置條件施加於未選定的終端：施加大約0.0伏電壓於WL終端370，施加大約0.0伏電壓於SL終端372，施加大約0.0伏電壓到BL1終端374，施加大約0.0伏電壓到BL終端376，施加大約+1.2伏電壓到BW終端378，施加大約0.0伏電壓到SUB終端 380。這些電壓僅作實施例中示例目的。因此，描述的示例性實施例，特徵，設計選項等等，不以任何方式作限制作用。
根據本發明的另一個實施例，圖50描述了記憶體單元400。記憶體單元400包括兩個雙穩態浮體電晶體440和440’，其存儲補償電荷於對應的浮體區424和424’。因此，如果浮體電晶體440是處於邏輯-0的狀態，浮體電晶體440’則處於邏輯-1的狀態，反之亦然。補償性浮體電荷將導致BL終端474和終端474’的互補狀態。BL和終端對可接著被用於確定記憶體單元400的狀態。浮體電晶體440和440’均為雙穩態浮體電晶體，其通過施加一個正的回饋偏壓到埋阱區430(連接到BW終端478)而實現，而且遵循的原則與記憶體單元100和200一樣。
根據本發明的一個實施例，圖51描述了記憶體單元420的示例，包括有記憶體單元400。圖51是470A到470N連接到柵區60的WL1終端，472A到472N連接到柵區64的WL2終端，476A到476N連接到浮體電晶體440和440’之源極線區18和18’的SL終端，474A到474P連接到浮體電晶體440的漏區16之BL終端，終端474’a到474’b連接到浮體電晶體440’的漏區，480A到480N的SUB終端。在顯示於圖51的示例記憶體陣列420中，浮體電晶體440和440’的源極線區18和18’連接到相同的SL終端372。但是，源極線區18和18’ 兩者之一，可以被連接到獨立的終端，例如：SL終端476和終端476’。同樣地，示例存儲陣列420顯示，柵區60和64被連接到獨立的WL終端470和472。在另外的實施例中，柵區60和64可以被連接到相同的WL終端。圖52描述了記憶體單元400的示意頂視圖，其中，浮體電晶體440和440’的柵區連接在一起。其中，傳導材料90和90’到BL終端474和終端474’之間的連接可通過金屬線來連接；例如：鋁線或銅線。同樣地，傳導材料92和92’到SL終端476之間的連接，可使用金屬線來連接，例如：鋁線或銅線。
根據本發明的另一個實施例中，圖53描述了一個雙端口記憶體單元500，其中記憶體單元500的狀態存儲於雙端口浮體電晶體40D；電晶體42A和42B則作為雙端口記憶體單元500的存取電晶體。雙端口浮體電晶體40D的操作和結構已經有所描述，例如，其描述於：美國專利申請號為2012/0120752，標題為“帶電浮體電晶體的雙端口半導體記憶體和先進先出(FIFO)記憶體”(“Widjaja-5”)，其內容通過引用於此。記憶體單元500的狀態存儲於雙端口浮體電晶體40D的浮體區24。
記憶體單元500還包括：一個字線#1A(WL1A)終端70A，其電連接到柵60A；一個字線#1B(WL1B)終端70B，其電連接到柵60B；一個字線#2A(WL2A)72A，其電連接到柵64A；一個字線#2B(WL2B)72B，其電連接到柵64B；一個源極線(SL)74其電連接到 區22A；一個位線#2(BL2)終端76B，其電連接到區22B；一個埋阱(BW)終端78，其電連接到雙端口浮體電晶體40D的埋阱區30；以及基板(SUB)終端80，其連接到基板區10。WL1A終端70A,WL2A終端72A，和BL1終端76A也可稱為“端口#1”，而WL1B終端70B,WL2B終端72B,and BL2終端76B也可稱為“端口#2”。
雙端口浮體電晶體40D串聯連接到存取電晶體42A和42B。浮體電晶體40D的漏區18A通過一個傳導性元件94A連接到端口#1之存取電晶體42A的源極區20A。同樣地，浮體電晶體40D的漏區18B連接通過一個傳導性元件94B連接到端口#2之存取電晶體42B的源極區20B。
訪問存儲單元500，例如在存儲單元500上的讀取和寫操作，不管何時，可以通過端口#1和/或端口#2進獨立執行。
如Widjaja-5中所述，一個多端口浮體電晶體也可以代替雙端口浮體電晶體40D，通過形成額外的源極區或漏區，並且將附加的柵放置於表面之上和在源極區和漏區之間而實現操作。對於一個n-端口記憶體單元，浮體電晶體的柵的數量和位線的數量等於n，而浮體電晶體的二級傳導類型(例如：源極或漏區)之區塊數量等於(n+1)。一個二級傳導類型的所有區塊和在一個多端口記憶體單元中的柵都將被耦合到相同的浮體區24中。相應地，對於一個n-端口記憶體單元，存取電晶體的數量等於 n。
從上文可以看出，存儲單元包括兩個電晶體，例如一個浮體電晶體和一個存取電晶體，它們為串聯連接，一個浮體電晶體和一個浮柵電晶體，或者用於存儲補償電荷的兩個浮體電晶體。雖然前面的書面描述，本發明可使一個本領域的普通技術人員能夠製造和使用目前被認為是其最佳模式，因此，那些本領域普通技術人員將理解和知悉的具體實施例的變化、組合的存在，以及具體實施例的等同物、方法及例子。本發明應不局限於上述實施例，方法和例子。但是，本發明範圍和精神內的所有實施和方法，均依聲明範圍所述。
雖然本發明參照其具體實施例進行了描述，但本技術領域的熟練技術人員應理解，在不脫離本發明的真實精神和範圍的情況下，可以作出各種改變，並且等同物可被取代。此外，根據本發明的目的、精神和範圍，可進行許多修改，以適應特定的情況、材料、物質組合、工藝和工藝步驟。所有這樣的修改均在所附的權利要求的範圍之內。
50‧‧‧記憶體單元
50A‧‧‧存取器件
50M‧‧‧記憶體器件
72‧‧‧字線2終端
76‧‧‧位線終端

Claims (37)

  1. 一種半導體存儲單元，其包括：一個雙穩浮體電晶體；和一個存取器件；其特徵在於，該浮體雙穩態電晶體和該存取器件為的串聯電連接。
  2. 如申請專利範圍第1項所述的半導體存儲單元，其中，該存取器件包括一金屬氧化物半導體電晶體。
  3. 如申請專利範圍第1項所述的半導體存儲單元，其中，該存取器件包括一個雙極型電晶體。
  4. 如申請專利範圍第2項所述的半導體存儲單元，其中，該存取電晶體和該雙穩態浮體電晶體兩者的傳導類型相同。
  5. 如申請專利範圍第2項所述的半導體存儲單元，其中，該存取電晶體和該雙穩態浮體電晶體的導電型不同。
  6. 如申請專利範圍第1項所述的半導體存儲單元，其中，該雙穩態浮體電晶體包括埋阱區域。
  7. 如申請專利範圍第1項所述的半導體存儲單元，其中，該雙穩浮體電晶體包括一個多端口的浮體電晶體，而該存取器件包括多個存取電晶體。
  8. 如申請專利範圍第7項所述的半導體存儲單元，其中，該雙穩浮體電晶體包括一個雙端口的浮體電晶體，而且，該存取器件包括兩個存取電晶體。
  9. 一種半導體存儲單元，其包括：具有初級主體的初級電晶體；具有二級主體的二級電晶體；該初級和二級主體下面的一個基板；在該基板和至少該初級和二級主體兩者之一之間插入的一個埋層；一個接觸該一級主體的一級源極區；與該初級源極線區並接觸該初級主體分開的一個初級漏區；與該初級主體絕緣的初級柵；將該初級主體與該二級主體絕緣的絕緣器件；一個接觸該二級主體的二級源極區；與該二級源極區分開，同時與該二級主體接觸的一個二級漏區；以及與該二級主體絕緣的一個二級柵。
  10. 如申請專利範圍第9項所述的半導體存儲單元，其中，該初級柵置於該初級源極區和該初級漏區之間，並且該二級柵置於該二級源極區和該二級漏區之間。
  11. 如申請專利範圍第9項所述的半導體存儲單元，其中，該初級電晶體是一個浮體電晶體，而該二級電晶體是一個存取電晶體。
  12. 如申請專利範圍第9項所述的半導體存儲單元，其中，該初級主體是一個浮體，並且該二級主體是一個電連接到該基板的阱區。
  13. 如申請專利範圍第9項所述的半導體存儲單元，其中，該初級漏區電連接到該二級源極區域。
  14. 如申請專利範圍第9項所述的半導體存儲單元，其中，該初級主體具有選自p-型導電型和n型導電型的初級導電類型，其中，該二級主體有該初級導電類型，其中，該初級和二級源極區以及初級和二級漏區兩者之一有一個選自該p-類型傳導類型和n-型傳導類型的二級傳導類型，而且該初級傳導類型與該二級傳導類型不同。
  15. 如申請專利範圍第9項所述的半導體存儲單元，其中，該初級主體是一個浮體，該二級主體是一個電連接到該埋層的阱區；其中，該初級主體具有選自p型導電型和n型導電類型的一個初級傳導類型；同時，該二級主體具有選自p型導電型和n型導電類型的一個二級傳導類型；同時，該初級傳導類型與該二級傳導類型不同。
  16. 如申請專利範圍第9項所述的半導體存儲單元，其中，該半導體存儲單元包括一個基準單元，該參考單元進一步包括：與該初級源極區和該初級漏區間隔開的一個感測線區，該線區與該初級主體接觸；其中，該初級主體具有選自初級導電類型的型導電型和n型導電類型的初級傳導類型，而該感測線區具有該初級傳導類型。
  17. 如申請專利範圍第9項所述的半導體存儲單元，其中，該初級漏區電連接到該二級柵極。
  18. 如申請專利範圍第9項所述的半導體存儲單元， 其中，該初級電晶體是一個浮體電晶體，並且該二級電晶體是一個浮體電晶體。
  19. 如申請專利範圍第9項所述的半導體存儲單元，其中，該初級和二級浮體電晶體配置用於存儲補償電荷。
  20. 如申請專利範圍第9項所述的半導體存儲單元，其中，該初級和二級主體中，至少其中之一是一個雙穩態浮體。
  21. 一種半導體存儲單元，其包括：具有一個浮體的初級電晶體；在該浮體之下的一個埋層，其中，通過施加電壓於該埋層而保持該記憶體單元的一個狀態；以及一個二級電晶體；其中，該初級和二級電晶體為串聯連接。
  22. 一種半導體存儲單元，其包括：一個雙穩浮體電晶體；和一個浮柵極電晶體。
  23. 一種半導體存儲單元，其包括：一個初級雙穩態浮體電晶體；和一個二級雙穩態浮體電晶體；其特徵在於，該初級和二級浮體電晶體被配置用於存儲補償電荷。
  24. 一種具有一個雙穩浮體電晶體和一個存取電晶體的半導體存儲單元的操作方法，該方法包括：施加電壓到存取電晶體以打開存取電晶體；和 通過啟動存取電晶體輔助選取記憶體單元的操作。
  25. 如申請專利範圍第24項所述的方法，其中，該操作是一個讀操作，其包括監控流經記憶體單元的電流以感測浮體電晶體的一個狀態。
  26. 如申請專利範圍第24項所述的方法，其中，該操作是一個寫邏輯-1的操作，其中，施加於存取電晶體的電壓是施加於存取電晶體的一個位線終端的正偏壓；而存取電晶體傳遞該之偏壓到浮體電晶體的一個漏區。
  27. 如申請專利範圍第26項的方法，進一步包括：通過碰撞電離機制進一步偏置浮體電晶體以最大化孔穴的產生。
  28. 如申請專利範圍第26項所述的方法，其中，施加到存儲電晶體的電壓被偏置以使得存取電晶體的一個源極區懸空，該方法進一步包括通過電容耦合以提高浮體電晶體的一個浮體的電勢。
  29. 如申請專利範圍第24項所述的方法，其中，該操作是寫邏輯0的操作，其中，施加於存取電晶體的電壓是負偏壓，並且存取電晶體傳送該負偏壓到浮體電晶體的漏區。
  30. 如申請專利範圍第24項所述的方法，其中，該操作是一個低電平有效的讀操作。
  31. 如申請專利範圍第24項所述的方法，其中，該操作是一個低電平有效的寫邏輯-1的操作。
  32. 如申請專利範圍第24所述的方法，其中，該操 作是一個讀操作，該操作包括通過監控存儲單元的電流以感測浮體電晶體的一個狀態；並且，所施加用於打開存取電晶體的電壓是零電壓。
  33. 如申請專利範圍第24項所述的方法，其中，該操作是寫邏輯-1的操作，其中，施加於存取電晶體的電壓包括施加零電壓到存取電晶體的一個字線終端，並且寫邏輯-1操作通過一個帶到帶隧穿機制而執行。
  34. 如申請專利範圍第24項所述的方法，其中，該操作是寫邏輯-1的操作，其中，施加於存取電晶體的電壓包括施加零電壓到存取電晶體的一個字線終端，並且寫邏輯-1操作通過一個碰撞電離機制而執行。
  35. 如申請專利範圍第24項所述的方法，其中，該操作是寫邏輯-1的操作，其中，施加於存取電晶體的電壓是一個正電壓，該正電壓被偏置以引起存取電晶體的一個源極區懸空，該方法進一步包括，通過電容耦合提高浮體電晶體的一個浮體之電勢。
  36. 如申請專利範圍第24項所述的方法，其中，該操作是寫邏輯-0的操作，其中，施加於存取電晶體的電壓是一個正偏壓，該正偏壓被施加於存取電晶體的一個字線終端。
  37. 如申請專利範圍第24項所述的方法，其中，操作是寫邏輯-0的操作，其中，施加於存取電晶體的一個字線終端是一個負電壓，該負電壓比施加於浮體電晶體的一個漏區的電壓更小。
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