KR101139194B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명의 과제는 게이트 절연막 중 불순물량을 저감하고 누설 전류를 감소시켜 이동도의 열화를 방지한다.
기판 상에 제1 절연막층을 형성하는 공정과, 제1 절연막층 상에 제2 절연막층을 형성하는 공정과, 제2 절연막층 상에 게이트 전극을 형성하는 공정을 구비하고, 제2 절연막층을 형성하는 공정은 성막 원료를 공급하여 제1 절연막층 상에 흡착시키는 제1 공정과, 흡착하지 않았던 성막 원료를 퍼지하는 제2 공정과, 산화제를 공급하여 흡착하고 있는 성막 원료를 산화하는 제3 공정과, 산화에 기여하지 않았던 산화제를 퍼지하는 제4 공정을 갖고, 제2 절연막층을 형성하는 공정을 복수 사이클 연속하여 반복하고, 최초의 소정 수 사이클의 제4 공정에 있어서의 퍼지 시간을 그보다 다음 사이클의 제4 공정에 있어서의 퍼지 시간보다도 길게 한다.
Si 기판, 게이트 산화막층, 게이트 전극, 절연막층, 반도체 장치

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD FOR SEMICONDUCTOR APPARATUS}
도1은 본 발명의 반도체 장치의 제조 방법으로 제조되는 반도체 장치를 설명하기 위한 단면 모식도.
도2는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 흐름도.
도3은 제1 절연막층과 제2 절연막층의 경계면 부근에 대해 불순물을 측정한 결과를 나타내는 도면.
도4는 제조된 반도체 장치에 대해 공급 전압과 누설 전류의 관계를 조사한 실험 결과를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
2 : Si 기판
4 : 게이트 절연막층
6 : 게이트 전극
16 : 제1 절연막층
18 : 제2 절연막층
100 : 반도체 장치
본 발명은, 기판 상에 배치된 절연막층 및 게이트 전극을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
일반적으로 반도체 장치에 있어서, 게이트 전극과, Si 기판 사이에는 게이트 절연막층이 형성되어 터널 누설 전류를 방지하고 있다. 이 게이트 절연막층은, 일반적으로는 SiO2에 의해 형성된다.
이 게이트 절연막층에 대해, 장래의 CMOS(Complementaly Metal - 0xide Semiconductor) 스케일링에 있어서 예상되는 큰 과제가 있다. 즉, 반도체 칩의 치수가 작아짐에 따라, 채널 영역의 면적도 감소한다. 따라서, 캐패시턴스를 유지하기 위해서는 SiO2막의 치수도 얇게 해야 할 필요가 있다. 그러나, SiO2 게이트 절연막층의 막 두께가 2 ㎚ 이하가 되면 터널 누설 전류를 발생해 버린다. 이 터널 누설 전류는 3 pA로 고성능 소자이면 허용할 수 있지만, 1 nA로 오프 전류와 같은 정도가 되어 버려 50 μA로는 허용할 수 있는 값을 넘어 버린다.
한편, ITRS(International Technology Roadmap for Semiconductor) 2001에 따르면, 2006년(70 ㎚ 세대)에는 등가 산화막 층 두께 EOT(Equivalent 0xide Thickness)는 1.5 ㎚ 이하인 것이 요구된다.
따라서, 이 세대 이후가 되면 터널 누설 전류가 허용치를 넘기 때문에, SiO2막을 게이트 절연막층으로서 이용할 수 없다. 이에 대해, 절연체의 정전 용량은 유전율에 비례하기 때문에, 게이트 절연막층으로서 금속 산화막층(High - k 재료)을 이용하여 게이트 절연막층의 물리적인 막 두께를 두껍게 하면, 터널 누설 전류를 억제할 수 있다.
단, HFclean을 행함으로써, 표면의 자연 산화막층을 제거한 Si 기판 상에 직접적으로 금속 산화막층을 형성한 경우에는, 그 형성 후에 대기 중에 방치해 두면 Si 기판과 금속 산화막층의 경계에 SiO2막이 성장하고, 그 경계면의 결함 밀도가 많아져 이동도가 저하된다. 이로 인해, 우선 Si 기판 상에 SiO2막을 형성하고, 이 SiO2막 상에 금속 산화막층을 겹쳐서 게이트 절연막층으로 하는 것을 생각할 수 있다.
그러나, SiO2막 상에 금속 산화막층을 형성한 경우, SiO2막과 금속 산화막층과의 경계면 부근 또는 금속 산화막층의 표면에 불순물이 많이 존재한다는 문제가 있다. 이 불순물은 누설 전류를 야기하여 이동도의 열화를 초래한다.
본 발명은, 상술한 바와 같이 과제를 해결하기 위해 이루어진 것으로, 그 목적은 게이트 절연막 중 불순물량을 저감하고, 누설 전류를 감소시켜 이동도의 열화를 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명에 관한 반도체 장치의 제조 방법은, 기판 상에 제1 절연막층을 형성하는 공정과, 제1 절연막층 상에 제2 절연막층을 형성하는 공정과, 제2 절연막층 상에 게이트 전극을 형성하는 공정을 구비하고, 제2 절연막층을 형성하는 공정은 성막 원료를 공급하여 제1 절연막층 상에 흡착시키는 제1 공정과, 흡착하지 않았던 성막 원료를 퍼지하는 제2 공정과, 산화제를 공급하여 흡착하고 있는 성막 원료를 산화하는 제3 공정과, 산화에 기여하지 않았던 산화제를 퍼지하는 제4 공정을 갖고, 제2 절연막층을 형성하는 공정을 복수 사이클 연속하여 반복하고, 최초의 소정 수 사이클의 제4 공정에 있어서의 퍼지 시간을 그보다 다음 사이클의 제4 공정에 있어서의 퍼지 시간보다도 길게 한다. 본 발명의 그 밖의 특징은 이하에 명백하게 한다.
<제1 실시 형태>
도1은 본 발명의 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치(100)를 설명하기 위한 단면 모식도이다. 도1에 도시한 바와 같이 반도체 장치(100)는 Si 기판(2) 상에 게이트 절연막층(4)이 형성되고, 이 게이트 절연막층(4) 상에 게이트 전극(6)이 형성되고, 게이트 절연막층(4) 및 게이트 전극(6)의 측면에 측벽(8)이 형성되어 있다.
Si 기판(2)의 게이트 절연막층(4)의 양측에는 소스 영역(10) 및 드레인 영역(12)이 형성되어 있다. 또한, 소스 및 드레인 영역(10, 12)의 내측에는 익스텐션(Extension)(14)이 형성되어 있다.
게이트 절연막층(4)은 제1 절연막층(16) 및 제2 절연막층(18)을 갖고 있다. 이 제1 절연막층(16)은 Si 기판(2) 상에 형성된 SiO2막이다. 또한, 제2 절연막층(18)은 제1 절연막층(16) 상에 형성되어 있다.
예를 들어, EOT 0.7 ㎚의 제1 절연막층(16)(물리막 두께 0.7 ㎚)과 EOT 0.8 ㎚의 제2 절연막층(18)으로 구성되는 게이트 절연막층(4)[유전율(20)이라 하면 물리막 두께 4.1 ㎚]은 EOT가 1.5 ㎚이며, EOT ≤ 1.5 ㎚를 만족한다. 또한, 제1 절연막층(16) 및 제2 절연막층(18)에서 물리적인 막 두께를 충분하게 확보할 수 있으므로 터널 누설 전류가 억제된다.
도2는 본 발명의 반도체 장치(100)의 제조 방법을 설명하기 위한 흐름도이다. 이하, 도2를 이용하여 반도체 장치(100)의 제조 방법에 대해 설명한다.
우선, Si 기판(2)의 HFclean을 행하여, Si 기판(2)의 표면의 자연 산화막층을 미리 제거한다. 그리고, 이 Si 기판(2) 상에 제1 절연막층(16)을 형성한다(스텝 S1). 여기서는, H2와 N2O를 이용하여, 제1 절연막층(16)으로서 SiO2로 이루어지는 ISSG(In - situ Steam Generation)막을 형성한다.
다음에, ALD(Atomic Layer Deposition ; 원자층 퇴적)법을 이용하여, 이하의 스텝 S2 내지 S5를 연속하여 복수 사이클 반복함으로써 원하는 막 두께의 제2 절연막층(18)을 형성한다. 단, 1 사이클을 10.85초, 성장 속도를 0.52A/사이클, Si 기판(2)을 300 ℃, 챔버 내의 압력을 125 mTorr이라 한다.
우선, 성막 원료인 HfCl4를 1.3초간 공급하고, 이 성막 원료의 일부를 제1 절연막층(16)의 표면[2 사이클째 이후라면 성막 중 제2 절연막층(18)의 표면]에 흡착시켜 단일 원자층을 형성한다(스텝 S2). 다음에, 제1 절연막층(16)[또는 성막 중 제2 절연막층(18)]에 흡착하지 않았던 성막 원료를 2초간 퍼지한다(스텝 S3). 그리고, 산화제인 수증기(H2O)를 0.05초간 공급하여 Si 기판(2)의 표면을 수증기에 의해 노출시키고, 제1 절연막층(16) 상에 흡착하고 있는 TMA를 산화한다(스텝 S4).
그리고, 산화에 기여하지 않았던 H2O를 퍼지한다(스텝 S5). 단, 최초의 소정 수 사이클에서는 퍼지 시간을 90초로 하고, 그보다 다음 사이클에서는 퍼지 시간을 7.5초로 한다.
마지막으로, 게이트 전극(6) 등의 형성과 어닐을 행한다(스텝 S6). 구체적으로는 게이트 전극(6)을 형성하고, 그 후 Si 기판(2)에 p형 불순물 또는 n형 불순물을 주입하여 익스텐션 영역(14)을 형성한다. 그리고, 게이트 절연막층(4) 및 게이트 전극(6)의 측벽에, 측벽(8)을 형성한다. 그리고, 측벽(8) 및 게이트 전극(6)을 마스크로 하여 p형 불순물 또는 n형 불순물을 주입하고, 소스 영역(10) 및 드레인 영역(12)을 형성한다. 그 후, 1000 ℃ 정도로 어닐을 행하고, 소스 및 드레인 영역(10, 12)을 활성화한다.
본 제1 실시 형태에 관한 반도체 장치의 제조 방법의 효과를 확인하기 위해, 제1 절연막층과 제2 절연막층의 경계면 부근에 대해 2차 이온 질량 분석(SIMS)으로 불순물을 측정한 결과를 도3에 나타낸다. 도3의 (a) 내지 도3의 (d)는 산화제의 퍼지 시간의 설정이 다르고, 도3의 (a)는 어떤 사이클에서도 7.5초, 도3의 (b)는 어떤 사이클에서도 90초, 도3의 (c)는 최초의 10 사이클에서 90초, 그보다 다음 사이클에서 7.5초, 도3의 (d)는 최초의 20 사이클에서 90초, 그보다 다음 사이클에서 7.5초로 한 경우이다.
도3의 (a)인 경우는, 제1 절연막층과 제2 절연막층의 경계면 부근에 6 × 1020 atoms/㎤의 염소, 2×1020 atoms/㎤의 수소가 검출되었다. 한편, 도3의 (b)의 경우는 2 × 1020 atoms/㎤의 염소, 1 × 1020 atoms/㎤의 수소가 검출되었다. 따라서, 도3의 (b)와 같이 산화제의 퍼지 시간을 길게 함으로써, 염소 및 수소의 농도를 1/2 내지 1/3로 감소시킬 수 있다.
그러나, 도3의 (b)의 경우는 성막 시간이 지나치게 길어진다는 문제가 있다. 그래서, 최초의 소정 수 사이클의 산화제의 퍼지 시간만 90초로 한다. 이에 의해, 성막 시간을 지나치게 길게 하는 일 없이, 도3의 (c) 및 (d)에 도시한 바와 같이 제1 절연막층과 제2 절연막층의 경계면 부근의 불순물 농도를 충분히 감소시킬 수 있다.
또한, 제조된 반도체 장치에 대해 공급 전압과 누설 전류의 관계를 조사한 실험 결과를 도4에 나타낸다. 이 실험 결과로부터, 종래의 방법으로 제조한 반도체 장치로서는 누설 전류가 큰 것을 알 수 있다. 이는 제1 절연막층과 제2 절연막층의 경계면 부근의 불순물에 의해 결함이 많아지기 때문이다. 한편, 산화제의 퍼지 시간을 길게 하여 제조한 반도체 장치로는 누설 전류가 크게 감소하고, 최초의 10 사이클만 산화제의 퍼지 시간을 길게 하여 제조한 반도체 장치라도 누설 전류가 감소되는 것을 알 수 있다.
이상 설명한 바와 같이, 본 제1 실시 형태에서는 최초의 소정 수 사이클의 산화제의 퍼지 시간을 그보다 다음 사이클의 산화제의 퍼지 시간보다도 길게 한다. 이에 의해, 제2 절연막층의 성막에 기여하지 않았던 산화제가 챔버 중에 남은 상태로 성막 원료를 공급하여 제2 절연막층으로 흡착하기 전에 산화제와 반응한 불완전한 성막 원료가 불순물로서 혼입되는 것을 방지하여 게이트 절연막 중 불순물량을 저감하고, 누설 전류를 감소시켜 이동도의 열화를 방지할 수 있다.
또한, 최초의 소정 수 사이클은 최초의 10 내지 20 사이클인 것이 바람직하다. 상기한 실험 결과로부터, 이 범위의 사이클에서 충분한 효과를 기대할 수 있어 성막 시간을 그다지 길게 하지 않고 완료하기 때문이다.
그리고, 최초의 소정 수 사이클의 상기 제4 공정에 있어서의 퍼지 시간을 그보다 다음 사이클의 상기 제4 공정에 있어서의 퍼지 시간의 5 내지 15배로 하는 것이 바람직하다.
또한, 제1 절연막층(16)은 EOT 0.7 내지 1.0 ㎚로 할 수 있다. 그래서, 제2 절연막층(18)의 EOT는 0.5 내지 0.8 ㎚인 것이 적합하다. 따라서, 금속 산화물의 비유전율은 약 10 내지 16 이상이 필요하게 된다. 또한, pMOS와 nMOS의 양방에 사용할 수 있게, 전도체대측과 가전자대측의 양방의 배리어 높이가 마찬가지로 큰 것이 구해진다. 그래서, 제2 절연막층(18)으로서 MgO, Sc2O3, Y2O3 , La2O3, Pr2O3, Nd2O3, Sm2O3, EuO, Gd2O3, Tb2 O3, Dy2O3, Ho2O3, Er2O3 , Tm2O3, Lu2O3, ZrO2, HfO2, Al2O3 또는 이들 재료의 혼정(混晶)이 이용된다.
특히, 제2 절연막층(18)으로서 HfO2, HfAlOx 혹은 HfSiOx 또는 이들의 질화 물 중 어느 하나를 이용하는 것이 바람직하다. 단, HfO2는 폴리실리콘의 게이트 전극을 이용한 경우에 활성화에 필요하게 되는 어닐에 의해 결정화하여 누설 전류가 증대되기 때문에, 활성화 어닐이 불필요한 금속의 게이트 전극을 이용한 경우에 한해서 제2 절연막층(18)으로서 이용할 수 있다.
또, 게이트 절연막의 합계의 EOT는 1.2 ㎚ 내지 1.6 ㎚가 필요하게 되므로, 제1 절연막층(16)의 EOT를 0.7 ㎚라고 하면, 제2 절연막층(18)의 EOT는 0.5 내지 0.9 ㎚ 필요하다. 따라서, 비유전율을 15라고 하면 제2 절연막층(18)의 물리막 두께는 약 2 내지 3.6 ㎚ 필요하다. 또한, 성장 속도를 0.52 Å/사이클이라고 하면, 제2 절연막층(18)은 최초의 소정 수 사이클에서 0.5 내지 1 ㎚ 형성되고, 그보다 다음 사이클에서 1 내지 3.1 ㎚ 형성되게 된다.
또한, 상기한 예에서는 제1 절연막층(16)으로서 ISSG막을 이용하였다. ISSG막은 막 밀도가 높기 때문이다. 그러나, 이에 한정되지 않고, 제1 절연막층(16)으로서 H2와 O2를 이용하여 형성한 ISSG막, 습윤 산화에 의한 Chemical Oxide막, 또는 램프 어닐 처리에 의한 RTO(rapid thermal oxide)막 등을 이용해도 좋다.
또한, 상기한 예에서는 제2 절연막층(18)을 형성할 때 ALD법을 이용하였다. 이는 ALD법에 따르면, 화학 흡착의 이점을 살림으로써 두께 및 조성이 매우 균질된 막을 성장시킬 수 있기 때문이다. 그러나, 이에 한정되지 않고, 제2 절연막층(18)을 형성할 때에 CVD(Chemical Vapor Deposition)법이나 스패터링법 등을 이용해도 좋다.
또한, 제2 절연막층(18)으로서 Al2O3막을 형성해도 된다. 이 경우, 성막 원료로서 TMA(trimethylaluminum : Al(CH3)3) 또는 tris(1 - methoxy - 2 - methyl - 2 - propoxy) aluminum[Al(MMP)3 : Al(OC(CH3)2CH2OCH3 )3]을 이용한다.
또한, 제2 절연막층(18)으로서 HfO2막을 형성하는 경우의 성막 원료로서,
hafnium tetrachloride[HfO4],
tetrakis(1 - methoxy - 2 - methyl - 2 - propoxy) hafnium[Hf(MMP)4 : Hf(OC(CH3)2CH2OCH3)4]
tetra tert - butoxy hafnium[Hf(O - t - Bu)4 : Hf(OC(CH3)3)4],
tetrakis - dimethylamino - hafnium[TDMAHf : Hf(N(CH3)2)4],
tetrakis - diethylamino - hafnium[TDEAHf : Hf(N(C2H5)2)4],
tetrakis - methylethylamino - hafnium[TEMAHf : Hf(N(CH3)(C2H5))4 ],
hafnium nitrate[Hf(NO3)4],
tetrakis - dipivaloylmethanato - hafnium[Hf(DPM)4 : Hf(C11H19O2 )4]
중 어느 하나를 이용해도 좋다.
또한, 제2 절연막층(18)으로서 ZrO2막을 형성해도 된다. 이 경우의 성막 원료는,
zirconium tetrachloride[ZrCl4],
tetrakis(1 - methoxy - 2 - methyl - 2 - propoxy)zirconium[Zr(MMP)4 : Zr(OC(CH3)2CH2OCH3)4]
tetra tert - butoxy zirconium[Zr(O - t - Bu)4 : Zr(OC(CH3)3)4 ],
tetrakis - dimethylamino - zirconium[TDMAZ : Zr(N(CH3)2)4],
tetrakis - diethylamino - zirconium[TDEAZ : Zr(N(C2H5)2)4],
tetrakis - methylethylamino - zirconium[TEMAZ : Zr(N(CH3)(C2H5))4 ],
zirconium nitrate[Zr(NO3)4],
tetrakis - dipivaloylmethanato - zirconium[Zr(DPM)4 : Zr(C11H19O2 )4]
중 어느 하나를 이용해도 좋다.
또한, TMA, H2O와 염화하프늄, H2O를 교대로 공급하여 제2 절연막층(18)으로서 Al2O3막과 HfO2막의 혼정막을 형성해도 된다. 이 경우, 두개의 성막 원료의 공급 사이클 수 및 각각의 사이클 수비를 변화시킴으로써, 막 두께 및 혼합비를 제어할 수 있다.
또한, 제1 실시 형태에 있어서는 산화제로서 수증기(H2O)를 이용하였다. 그러나, 이에 한정되지 않고, O2, O3, 플라즈마 또는 레이저에 의해 여기된 활성 산소 라도 좋다.
<제2 실시 형태>
제1 실시 형태에서는 최초의 소정 수 사이클의 산화제의 퍼지 시간을 그보다 다음 사이클의 산화제의 퍼지 시간보다도 길게 하였지만, 본 제2 실시 형태에서는 그 대신에 최초의 소정 수 사이클의 성막 원료의 퍼지 시간을 그보다 다음 사이클의 성막 원료의 퍼지 시간보다도 길게 한다. 이에 의해, 흡착하지 않았던 성막 원료가 남은 상태로 산화제를 공급하여 산화제와 반응할 수 없는 성막 원료가 불순물로서 혼입되는 것을 방지하여 게이트 절연막 중 불순물량을 저감하고, 누설 전류를 감소시켜 이동도의 열화를 방지할 수 있다.
구체적인 실험에 따르면, 종래와 같이 제1 절연막층 상에 ALD법에 의해 성막 원료 HfCl4의 퍼지 시간 2초, 산화제 H2O의 퍼지 시간 7.5초로 제2 절연막층을 형성한 경우에는 제1 절연막층과 제2 절연막층의 경계면 부근에 5 × 1020 atoms/㎤의 수소, 2 × 1020 atoms/㎤의 염소가 불순물로서 포함되어 있었다. 이에 반해, 제2 실시 형태의 반도체 장치의 제조 방법을 이용하여, 제2 절연막층(18)의 형성 공정에 있어서 최초의 10 사이클의 성막 원료 HfCl4의 퍼지 시간 30초, 산화제 H2O의 퍼지 시간 90초, 그 이후의 성막 원료 HfCl4의 퍼지 시간 2초, 산화제 H2O의 퍼지 시간 7.5초로 한 경우에는, 제1 절연막층과 제2 절연막층의 경계면 부근에서, ~ 2 × 1020 atoms/㎤의 수소, ~ g × 1020 atoms/㎤의 염소가 불순물로서 포함되어 있었다. 따라서, 제2 실시 형태의 반도체 장치의 제조 방법으로, 종래의 것에 비해 게이트 절연막 중 불순물량을 감소할 수 있는 것이 실험에 의해 확인할 수 있었다.
여기서, 최초의 소정 수 사이클의 상기 제2 공정에 있어서의 퍼지 시간을 그보다 다음 사이클의 상기 제2 공정에 있어서의 퍼지 시간의 5 내지 10배로 하는 것이 바람직하다. 또한, 제2 절연막층(18)으로서 HfO2, HfAlOX 혹은 HfSiOX 또는 이들의 질화물 중 어느 하나를 이용하는 것이 바람직하다. 그리고, 최초의 소정 수 사이클은 최초의 10 내지 20 사이클인 것이 바람직하다.
<제3 실시 형태>
제1 실시 형태에서는, 최초의 소정 수 사이클의 산화제의 퍼지 시간을 그보다 다음 사이클의 산화제의 퍼지 시간보다도 길게 하였지만, 본 제3 실시 형태에서는 또한 최초의 소정 수 사이클의 성막 원료의 퍼지 시간을 그보다 다음 사이클의 성막 원료의 퍼지 시간보다도 길게 한다. 이에 의해, 또한 게이트 절연막 중 불순물량을 저감하고, 누설 전류를 감소시켜 이동도의 열화를 방지할 수 있다.
여기서, 최초의 소정 수 사이클의 상기 제4 공정에 있어서의 퍼지 시간을 그보다 다음 사이클의 상기 제4 공정에 있어서의 퍼지 시간의 5 내지 15배로 하고, 최초의 소정 수 사이클의 상기 제2 공정에 있어서의 퍼지 시간을 그보다 다음 사이클의 상기 제2 공정에 있어서의 퍼지 시간의 5 내지 10배로 하는 것이 바람직하다. 또한, 제2 절연막층(18)으로서 HfO2, HfAlOX 혹은 HfSiOX 또는 이들의 질화물 중 어느 하나를 이용하는 것이 바람직하다. 그리고, 최초의 소정 수 사이클은 최초의 10 내지 20 사이클인 것이 바람직하다.
<제4 실시 형태>
제1 실시 형태에서는, 최초의 소정 수 사이클의 산화제의 퍼지 시간을 그보다 다음 사이클의 산화제의 퍼지 시간보다도 길게 하였지만, 본 제4 실시 형태에서는 그 대신에 최초의 소정 수 사이클의 스텝 S4에 있어서의 산화제의 공급량을 그보다 다음 사이클의 스텝 S4에 있어서의 산화제의 공급량보다 많게 한다. 이에 의해, 제1 절연막층(16)[또는 성막 중 제2 절연막층(18)]에 부착한 성막 원료를 확실하게 산화시켜, 산화제와 반응할 수 없는 성막 원료가 불순물로서 혼입되는 것을 방지하므로 게이트 절연막 중 불순물량을 저감하고, 누설 전류를 감소시켜 이동도의 열화를 방지할 수 있다.
여기서, 최초의 소정 수 사이클의 상기 제3 공정에 있어서의 상기 산화제의 공급량을 그보다 다음 사이클의 상기 제3 공정에 있어서의 상기 산화제의 공급량의 2 내지 3배로 하는 것이 바람직하다. 또한, 제2 절연막층(18)으로서 HfO2, HfAlOX 혹은 HfSiOX 또는 이들의 질화물 중 어느 하나를 이용하는 것이 바람직하다. 그리고, 최초의 소정 수 사이클은 최초의 10 내지 20 사이클인 것이 바람직하다.
<제5 실시 형태>
제1 실시 형태에서는, 최초의 소정 수 사이클의 산화제의 퍼지 시간을 그보다 다음 사이클의 산화제의 퍼지 시간보다도 길게 하였지만, 본 제5 실시 형태에서는 그 대신에 스텝 S4에 있어서의 산화제의 공급을 복수회로 나누어 행하고, 최초 의 소정 수 사이클의 스텝 S4에 있어서의 산화제의 공급량을 그보다 다음 사이클의 스텝 S4에 있어서의 산화제의 공급량보다 많게 한다. 이에 의해, 제1 절연막층(16)[또는 성막 중 제2 절연막층(18)]에 부착한 성막 원료를 확실하게 산화시켜, 산화제와 반응할 수 없는 성막 원료가 불순물로서 혼입하는 것을 방지하므로 게이트 절연막 중 불순물량을 저감하고, 누설 전류를 감소시켜 이동도의 열화를 방지할 수 있다.
여기서, 최초의 소정 수 사이클의 상기 제3 공정에 있어서의 상기 산화제의 공급 횟수를 그보다 다음 사이클의 상기 제3 공정에 있어서의 상기 산화제의 공급 횟수의 2 내지 3배로 하는 것이 바람직하다. 또한, 제2 절연막층(18)으로서 HfO2, HfAlOX 혹은 HfSiOX 또는 이들의 질화물 중 어느 하나를 이용하는 것이 바람직하다. 그리고, 최초의 소정 수 사이클은 최초의 10 내지 20 사이클인 것이 바람직하다.
본 발명은 이상 설명한 바와 같이, 게이트 절연막 중 불순물량을 저감하고, 누설 전류를 감소시켜 이동도의 열화를 방지하는 것이 가능하다.

Claims (20)

  1. 기판 상에 제1 절연막층을 형성하는 공정과,
    상기 제1 절연막층 상에 제2 절연막층을 형성하는 공정과,
    상기 제2 절연막층 상에 게이트 전극을 형성하는 공정을 구비하고,
    상기 제2 절연막층을 형성하는 공정은 성막 원료를 공급하여 상기 제1 절연막층 상에 흡착시키는 제1 공정과, 흡착하지 않았던 상기 성막 원료를 퍼지하는 제2 공정과, 산화제를 공급하여 흡착하고 있는 상기 성막 원료를 산화하는 제3 공정과, 산화에 기여하지 않았던 상기 산화제를 퍼지하는 제4 공정을 갖고,
    상기 제2 절연막층을 형성하는 공정을 복수 사이클 연속하여 반복하고,
    최초의 10 내지 20 사이클의 상기 제4 공정에 있어서의 퍼지 시간을 그보다 다음 사이클의 상기 제4 공정에 있어서의 퍼지 시간보다도 길게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서 상기 최초의 10 내지 20 사이클의 상기 제4 공정에 있어서의 퍼지 시간을 그보다 다음 사이클의 상기 제4 공정에 있어서의 퍼지 시간의 5 내지 15배로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제2 절연막층(18)으로서 HfO2, HfAlOX 혹은 HfSiOX 또 는 이들의 질화물 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 삭제
  5. 기판 상에 제1 절연막층을 형성하는 공정과,
    상기 제1 절연막층 상에 제2 절연막층을 형성하는 공정과,
    상기 제2 절연막층 상에 게이트 전극을 형성하는 공정을 구비하고,
    상기 제2 절연막층을 형성하는 공정은 성막 원료를 공급하여 상기 제1 절연막층 상에 흡착시키는 제1 공정과, 흡착하지 않았던 상기 성막 원료를 퍼지하는 제2 공정과, 산화제를 공급하여 흡착하고 있는 상기 성막 원료를 산화하는 제3 공정과, 산화에 기여하지 않았던 상기 산화제를 퍼지하는 제4 공정을 갖고,
    상기 제2 절연막층을 형성하는 공정을 복수 사이클 연속하여 반복하고,
    최초의 10 내지 20 사이클의 상기 제2 공정에 있어서의 퍼지 시간을 그보다 다음 사이클의 상기 제2 공정에 있어서의 퍼지 시간보다도 길게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 최초의 10 내지 20 사이클의 상기 제2 공정에 있어서의 퍼지 시간을 그보다 다음 사이클의 상기 제2 공정에 있어서의 퍼지 시간의 5 내지 10배로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서, 상기 제2 절연막층(18)으로서 HfO2, HfAlOX 혹은 HfSiOX 또는 이들의 질화물 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 삭제
  9. 기판 상에 제1 절연막층을 형성하는 공정과,
    상기 제1 절연막층 상에 제2 절연막층을 형성하는 공정과,
    상기 제2 절연막층 상에 게이트 전극을 형성하는 공정을 구비하고,
    상기 제2 절연막층을 형성하는 공정은 성막 원료를 공급하여 상기 제1 절연막층 상에 흡착시키는 제1 공정과, 흡착하지 않았던 상기 성막 원료를 퍼지하는 제2 공정과, 산화제를 공급하여 흡착하고 있는 상기 성막 원료를 산화하는 제3 공정과, 산화에 기여하지 않았던 상기 산화제를 퍼지하는 제4 공정을 갖고,
    상기 제2 절연막층을 형성하는 공정을 복수 사이클 연속하여 반복하고,
    최초의 10 내지 20 사이클의 상기 제4 공정에 있어서의 퍼지 시간을 그보다 다음 사이클의 상기 제4 공정에 있어서의 퍼지 시간보다도 길게 하고,
    최초의 10 내지 20 사이클의 상기 제2 공정에 있어서의 퍼지 시간을 그보다 다음 사이클의 상기 제2 공정에 있어서의 퍼지 시간보다도 길게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 최초의 10 내지 20 사이클의 상기 제4 공정에 있어서의 퍼지 시간을 그보다 다음 사이클의 상기 제4 공정에 있어서의 퍼지 시간의 5 내지 15배로 하고,
    상기 최초의 10 내지 20 사이클의 상기 제2 공정에 있어서의 퍼지 시간을 그보다 다음 사이클의 상기 제2 공정에 있어서의 퍼지 시간의 5 내지 15배로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서, 상기 제2 절연막층(18)으로서 HfO2, HfAlOX 혹은 HfSiOX 또는 이들의 질화물 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 삭제
  13. 기판 상에 제1 절연막층을 형성하는 공정과,
    상기 제1 절연막층 상에 제2 절연막층을 형성하는 공정과,
    상기 제2 절연막층 상에 게이트 전극을 형성하는 공정을 구비하고,
    상기 제2 절연막층을 형성하는 공정은 성막 원료를 공급하여 상기 제1 절연막층 상에 흡착시키는 제1 공정과, 흡착하지 않았던 상기 성막 원료를 퍼지하는 제2 공정과, 산화제를 공급하여 흡착하고 있는 상기 성막 원료를 산화하는 제3 공정과, 산화에 기여하지 않았던 상기 산화제를 퍼지하는 제4 공정을 갖고,
    상기 제2 절연막층을 형성하는 공정을 복수 사이클 연속하여 반복하고,
    최초의 10 내지 20 사이클의 상기 제3 공정에 있어서의 상기 산화제의 공급량을 그보다 다음 사이클의 상기 제3 공정에 있어서의 상기 산화제의 공급량보다도 많게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 최초의 10 내지 20 사이클의 상기 제3 공정에 있어서의 상기 산화제의 공급량을 그보다 다음 사이클의 상기 제3 공정에 있어서의 상기 산화제의 공급량의 2 내지 3배로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제13항에 있어서, 상기 제2 절연막층(18)으로서 HfO2, HfAlOX 혹은 HfSiOX 또는 이들의 질화물 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 삭제
  17. 기판 상에 제1 절연막층을 형성하는 공정과,
    상기 제1 절연막층 상에 제2 절연막층을 형성하는 공정과,
    상기 제2 절연막층 상에 게이트 전극을 형성하는 공정을 구비하고,
    상기 제2 절연막층을 형성하는 공정은 성막 원료를 공급하여 상기 제1 절연막층 상에 흡착시키는 제1 공정과, 흡착하지 않았던 상기 성막 원료를 퍼지하는 제2 공정과, 산화제를 공급하여 흡착하고 있는 상기 성막 원료를 산화하는 제3 공정과, 산화에 기여하지 않았던 상기 산화제를 퍼지하는 제4 공정을 갖고,
    상기 제2 절연막층을 형성하는 공정을 복수 사이클 연속하여 반복하고,
    상기 제3 공정에 있어서, 상기 산화제의 공급을 복수회로 나누어 행하고,
    최초의 10 내지 20 사이클의 상기 제3 공정에 있어서의 상기 산화제의 공급 횟수를 그보다 다음 사이클의 상기 제3 공정에 있어서의 상기 산화제의 공급 횟수보다도 많게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 최초의 10 내지 20 사이클의 상기 제3 공정에 있어서의 상기 산화제의 공급 횟수를 그보다 다음 사이클의 상기 제3 공정에 있어서의 상기 산화제의 공급 횟수의 2 내지 3배로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제17항에 있어서, 상기 제2 절연막층(18)으로서 HfO2, HfAlOX 혹은 HfSiOX 또는 이들의 질화물 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 삭제
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