JP2004288923A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】ゲート酸化膜の不純物量を低減し、リーク電流を減少させ、移動度の劣化を防ぐ。
【解決手段】基板上に第１の酸化膜層を形成する工程と、第１の酸化膜層上に第２の酸化膜層を形成する工程と、第２の酸化膜層上にゲート電極を形成する工程とを備え、第２の酸化膜層を形成する工程は、成膜原料を供給して第１の酸化膜層上に吸着させる第１工程と、吸着しなかった成膜原料をパージする第２工程と、酸化剤を供給して吸着している成膜原料を酸化する第３工程と、酸化に寄与しなかった酸化剤をパージする第４工程を有し、第２の酸化膜層を形成する工程を複数サイクル連続して繰り返し、最初の所定数サイクルの第２工程におけるパージ時間をそれより後のサイクルの第２工程におけるパージ時間よりも長くする。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
この発明は、基板上に配置された酸化膜層及びゲート電極を含む半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
一般に半導体装置において、ゲート電極と、Ｓｉ基板との間には、ゲート酸化膜層が形成され、トンネルリーク電流を防いでいる。このゲート酸化膜層は、一般には、ＳｉＯ２により形成される。
【０００３】
このゲート酸化膜層について、将来のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｌｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）スケーリングにおいて予想される大きな課題がある。即ち、半導体チップの寸法が小さくなるにつれて、チャネル領域の面積も減少する。従って、キャパシタンスを維持するためには、ＳｉＯ２膜の寸法も薄くする必要がある。しかし、ＳｉＯ２ゲート酸化膜層の膜厚が、２ｎｍ以下となると、トンネルリーク電流を発生してしまう。このトンネルリーク電流は、３ｐＡならば高性能素子であれば許容できるが、１ｎＡでオフ電流と同程度になってしまい、５０μＡでは許容できる値を超えてしまう。
【０００４】
一方、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）２００１によると、２００６年（７０ｎｍ世代）には、等価酸化膜層厚ＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）は、１．５ｎｍ以下であることが要求される。
【０００５】
従って、この世代以降になると、トンネルリーク電流が許容値を超えるため、ＳｉＯ２膜をゲート酸化膜層として用いることができない。これに対し、絶縁体の静電容量は誘電率に比例することから、ゲート酸化膜層として金属酸化膜層（Ｈｉｇｈ−ｋ材料）を用いて、ゲート酸化膜層の物理的な膜厚を厚くすれば、トンネルリーク電流を抑えることができる。
【０００６】
ただし、ＨＦｃｌｅａｎを行うことにより、表面の自然酸化膜層を除去したＳｉ基板上に、直接に金属酸化膜層を形成した場合は、その形成後に大気中に放置しておくと、Ｓｉ基板と金属酸化膜層の境界にＳｉＯ２膜が成長し、その界面の欠陥密度が多くなって移動度が低下する。このため、まずＳｉ基板上にＳｉＯ２膜を形成し、このＳｉＯ２膜の上に金属酸化膜層を重ねてゲート酸化膜層とすることが考えられている。
【０００７】
【発明が解決しようとする課題】
しかし、ＳｉＯ２膜の上に金属酸化膜層を形成した場合、ＳｉＯ２膜と金属酸化膜層との界面付近または金属酸化膜層の表面に、不純物が多く存在するという問題がある。この不純物は、リーク電流を引き起こし、移動度の劣化をもたらす。
【０００８】
この発明は、上述のような課題を解決するためになされたもので、その目的は、ゲート酸化膜の不純物量を低減し、リーク電流を減少させ、移動度の劣化を防ぐことができる半導体装置の製造方法を提供するものである。
【０００９】
【課題を解決するための手段】
この発明に係る半導体装置の製造方法は、基板上に第１の酸化膜層を形成する工程と、第１の酸化膜層上に第２の酸化膜層を形成する工程と、第２の酸化膜層上にゲート電極を形成する工程とを備え、第２の酸化膜層を形成する工程は、成膜原料を供給して第１の酸化膜層上に吸着させる第１工程と、吸着しなかった成膜原料をパージする第２工程と、酸化剤を供給して吸着している成膜原料を酸化する第３工程と、酸化に寄与しなかった酸化剤をパージする第４工程を有し、第２の酸化膜層を形成する工程を複数サイクル連続して繰り返し、最初の所定数サイクルの第２工程におけるパージ時間をそれより後のサイクルの第２工程におけるパージ時間よりも長くする。この発明のその他の特徴は以下に明らかにする。
【００１０】
【発明の実施の形態】
実施の形態１．
図１は、本発明の半導体装置の製造方法により製造される半導体装置１００を説明するための断面模式図である。図１に示すように半導体装置１００は、Ｓｉ基板２上にゲート酸化膜層４が形成され、このゲート酸化膜層４上にゲート電極６が形成され、ゲート酸化膜層４及びゲート電極６の側面にサイドウォール８が形成されている。
【００１１】
Ｓｉ基板２のゲート酸化膜層４の両側には、ソース領域１０及びドレイン領域１２が形成されている。また、ソース、ドレイン領域１０、１２の内側には、エクステンション（Ｅｘｔｅｎｓｉｏｎ）１４が形成されている。
【００１２】
ゲート酸化膜層４は、第１の酸化膜層１６及び第２の酸化膜層１８を有している。この第１の酸化膜層１６は、Ｓｉ基板２の上に形成されたＳｉＯ２膜である。
【００１３】
また、第２の酸化膜層１８は第１の酸化膜層１６の上に形成されている。
【００１４】
例えば、ＥＯＴ０．７ｎｍの第１の酸化膜層１６（物理膜厚０．７ｎｍ）とＥＯＴ０．８ｎｍの第２の酸化膜層１８とから構成されるゲート酸化膜層４（誘電率２０とすると物理膜厚４．１ｎｍ）は、ＥＯＴが１．５ｎｍであり、ＥＯＴ≦１．５ｎｍを満足する。また、第１の酸化膜層１６及び第２の酸化膜層１８で物理的な膜厚を十分に確保できるため、トンネルリーク電流が抑えられる。
【００１５】
図２は、この発明の半導体装置１００の製造方法を説明するためのフロー図である。以下、図２を用いて、半導体装置１００の製造方法について説明する。
【００１６】
まず、Ｓｉ基板２のＨＦｃｌｅａｎを行って、Ｓｉ基板２の表面の自然酸化膜層を予め除去する。そして、このＳｉ基板２上に第１の酸化膜層１６を形成する（ステップＳ１）。ここでは、Ｈ２と、Ｎ２Ｏを用いて、ＳｉＯ２からなるＩＳＳＧ（Ｉｎ−ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）膜を形成する。
【００１７】
次に、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ；原子層堆積）法を用いて、第２の酸化膜層１８を形成する。具体的には、成膜原料であるＴＭＡ（ｔｒｉｍｅｔｈｙｌａｌｕｍｉｎｕｍ： Ａｌ（ＣＨ３） ３）を供給し、この成膜原料の一部を第１の酸化膜層１６の表面（２サイクル目以降なら成膜中の第２の酸化膜層１８の表面）に吸着させて、Ａｌ２Ｏ３の単原子層を形成する（ステップＳ２）。次に、第１の酸化膜層１６（もしくは成膜中の第２の酸化膜層１８）に吸着しなかったＴＭＡをパージする（ステップＳ３）。そして、酸化剤である水蒸気（Ｈ２Ｏ）を供給して、Ｓｉ基板２の表面を水蒸気に曝し、第１の酸化膜層１６上に吸着しているＴＭＡを酸化する（ステップＳ４）。そして、酸化に寄与しなかったＨ２Ｏをパージする（ステップＳ５）。このステップＳ２〜Ｓ５までの工程を連続して複数サイクル繰り返すことで、所望の膜厚の第２の酸化膜層１８を形成する。
【００１８】
最後に、ゲート電極６等の形成とアニールが行われる（ステップＳ６）。具体的には、ゲート電極６を形成し、その後Ｓｉ基板２にｐ型不純物あるいはｎ型不純物を注入してエクステンション領域１４を形成する。そして、ゲート酸化膜層４及びゲート電極６の側壁に、サイドウォール８を形成する。そして、サイドウォール８及びゲート電極６をマスクとして、ｐ型不純物あるいはｎ型不純物を注入し、ソース領域１０、ドレイン領域１２を形成する。その後、１０００℃程度でアニールを行う。このアニールより、ソース、ドレイン領域１０、１２を活性化することができる。
【００１９】
ここで、吸着しなかった成膜原料が残ったまま、酸化剤を供給すると、酸化剤と反応しきれない成膜原料が不純物として混入してしまう。これに対し、本実施の形態１では、最初の所定数サイクルの成膜原料のパージ時間をそれより後のサイクルの成膜原料のパージ時間よりも長くする。これにより、ゲート酸化膜中の不純物量を低減することができる。
【００２０】
また、第２の酸化膜層の成膜に寄与しなかった酸化剤がチャンバ中に残ったまま、成膜原料を供給すると、第２の酸化膜層へ吸着する前に酸化剤と反応した不完全な成膜原料が不純物として混入してしまう。これに対し、本実施の形態１では、最初の所定数サイクルの酸化剤のパージ時間をそれより後のサイクルの酸化剤のパージ時間よりも長くする。これにより、ゲート酸化膜中の不純物量を低減することができる。これにより、更にゲート酸化膜中の不純物量を低減することができる。
【００２１】
次に、具体的な数値を挙げて、従来のものと本実施の形態１の半導体装置の製造方法との効果を比較する。従来は、例えば、第１の酸化膜層上に、ＡＬＤ法により成膜原料ＨｆＣｌ４のパージ時間２ｓｅｃ、酸化剤Ｈ２Ｏのパージ時間７．５ｓｅｃで第２の酸化膜層を形成した場合は、第１の酸化膜層と第２の酸化膜層の界面付近に、〜５×１０２０ａｔｏｍｓ／ｃｍ３の水素、〜２×１０２１ａｔｏｍｓ／ｃｍ３の塩素が不純物として含まれていた。これに対し、実施の形態１では、例えば、第２の酸化膜層１８の形成工程において、最初の１０サイクルの成膜原料ＨｆＣｌ４のパージ時間３０ｓｅｃ、酸化剤Ｈ２Ｏのパージ時間９０ｓｅｃ、それ以降の成膜原料ＨｆＣｌ４のパージ時間２ｓｅｃ、酸化剤Ｈ２Ｏのパージ時間７．５ｓｅｃとした場合は、第１の酸化膜層と第２の酸化膜層の界面付近で、〜２×１０２０ａｔｏｍｓ／ｃｍ３の水素、〜９×１０２０ａｔｏｍｓ／ｃｍ３の塩素が不純物として含まれている。よって、実施の形態１の半導体装置の製造方法ならば、従来のものに比べてゲート酸化膜中の不純物量を減少することができる。
【００２２】
なお、第１の酸化膜層１６は、ＥＯＴ０．７〜１．０ｎｍとすることができる。そこで、第２の酸化膜層１８のＥＯＴは、０．５〜０．８ｎｍであることが好適である。よって、金属酸化物の比誘電率は約１０〜１６以上が必要となる。また、ｐＭＯＳとｎＭＯＳの両方に使用できるように、伝導体帯側と価電子帯側の両方のバリアハイトが同様に大きいことが求められる。そこで、金属酸化物としては、ＭｇＯ、Ｓｃ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｎｄ２Ｏ３、Ｓｍ２Ｏ３、ＥｕＯ、Ｇｄ２Ｏ３、Ｔｂ２Ｏ３、Ｄｙ２Ｏ３、Ｈｏ２Ｏ３、Ｅｒ２Ｏ３、Ｔｍ２Ｏ３、Ｌｕ２Ｏ３、ＺｒＯ２、ＨｆＯ２、Ａｌ２Ｏ３あるいはこれら材料の混晶が用いられる。
【００２３】
また、第１の酸化膜層１６として、ＩＳＳＧ膜を用いたのは、膜密度が高いためである。そして、第１の酸化膜層１６は、上記のものに限らず、Ｈ２とＯ２とを用いて形成したＩＳＳＧ膜や、あるいは、ｗｅｔ酸化による、Ｃｈｅｍｉｃａｌ Ｏｘｉｄｅ膜や、ランプアニール処理によるＲＴＯ（ｒａｐｉｄ ｔｈｅｒｍａｌ ｏｘｉｄｅ）膜などを用いてもよい。
【００２４】
さらに、実施の形態１においては、第２の酸化膜層１８を形成する際、ＡＬＤ法を用いた。これは、ＡＬＤ法によれば、化学吸着の利点を生かすことで、厚さ及び組成が極めて均質な膜を成長させることができるためである。しかし、この発明はこれに限るものではなく、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法や、スパッタリング法などを用いてもよい。
【００２５】
また、実施の形態１においては、第２の酸化膜層１８を形成する際、成膜原料としてＴＭＡを供給してＡｌ２Ｏ３膜を形成した。しかし、これに限らず、成膜原料としてｔｒｉｓ（１−ｍｅｔｈｏｘｙ−２−ｍｅｔｈｙｌ−２−ｐｒｏｐｏｘｙ） ａｌｕｍｉｎｕｍ ［Ａｌ（ＭＭＰ）３： Ａｌ（ＯＣ（ＣＨ３）２ＣＨ２ＯＣＨ３） ３］を用いてもよい。
或いは、第２の酸化膜層１８として、ＨｆＯ２膜を形成してもよい。この場合の成膜原料は、
ｈａｆｎｉｕｍ ｔｅｔｒａｃｈｌｏｒｉｄｅ ［ＨｆＯ４］、
ｔｅｔｒａｋｉｓ （１−ｍｅｔｈｏｘｙ−２−ｍｅｔｈｙｌ−２−ｐｒｏｐｏｘｙ） ｈａｆｎｉｕｍ ［Ｈｆ（ＭＭＰ） ４： Ｈｆ（ＯＣ（ＣＨ３） ２ＣＨ２ＯＣＨ３）４］、
ｔｅｔｒａ ｔｅｒｔ−ｂｕｔｏｘｙ ｈａｆｎｉｕｍ ［Ｈｆ（Ｏ−ｔ−Ｂｕ） ４： Ｈｆ（ＯＣ（ＣＨ３） ３） ４］、
ｔｅｔｒａｋｉｓ−ｄｉｍｅｔｈｙｌａｍｉｎｏ−ｈａｆｎｉｕｍ ［ＴＤＭＡＨｆ： Ｈｆ（Ｎ（ＣＨ３） ２） ４］、
ｔｅｔｒａｋｉｓ−ｄｉｅｔｈｙｌａｍｉｎｏ−ｈａｆｎｉｕｍ ［ＴＤＥＡＨｆ： Ｈｆ（Ｎ（Ｃ２Ｈ５） ２） ４］、
ｔｅｔｒａｋｉｓ−ｍｅｔｈｙｌｅｔｈｙｌａｍｉｎｏ−ｈａｆｎｉｕｍ ［ＴＥＭＡＨｆ： Ｈｆ（Ｎ（ＣＨ３）（Ｃ２Ｈ５）） ４］、
ｈａｆｎｉｕｍ ｎｉｔｒａｔｅ ［Ｈｆ（ＮＯ３） ４］、
ｔｅｔｒａｋｉｓ−ｄｉｐｉｖａｌｏｙｌｍｅｔｈａｎａｔｏ−ｈａｆｎｉｕｍ［Ｈｆ（ＤＰＭ） ４： Ｈｆ（Ｃ１１Ｈ１９Ｏ２） ４］
のいずれを用いてもよい。
さらに、第２の酸化膜層１８として、ＺｒＯ２膜を形成してもよい。この場合の成膜原料は、
ｚｉｒｃｏｎｉｕｍ ｔｅｔｒａｃｈｌｏｒｉｄｅ ［ＺｒＣｌ４］、
ｔｅｔｒａｋｉｓ（１−ｍｅｔｈｏｘｙ−２−ｍｅｔｈｙｌ−２−ｐｒｏｐｏｘｙ）ｚｉｒｃｏｎｉｕｍ ［Ｚｒ（ＭＭＰ） ４： Ｚｒ（ＯＣ（ＣＨ３） ２ＣＨ２ＯＣＨ３） ４］、
ｔｅｔｒａ ｔｅｒｔ−ｂｕｔｏｘｙ ｚｉｒｃｏｎｉｕｍ ［Ｚｒ（Ｏ−ｔ−Ｂｕ） ４： Ｚｒ（ＯＣ（ＣＨ３） ３） ４］、
ｔｅｔｒａｋｉｓ−ｄｉｍｅｔｈｙｌａｍｉｎｏ−ｚｉｒｃｏｎｉｕｍ ［ＴＤＭＡＺ： Ｚｒ（Ｎ（ＣＨ３） ２） ４］、
ｔｅｔｒａｋｉｓ−ｄｉｅｔｈｙｌａｍｉｎｏ−ｚｉｒｃｏｎｉｕｍ ［ＴＤＥＡＺ： Ｚｒ（Ｎ（Ｃ２Ｈ５） ２） ４］、
ｔｅｔｒａｋｉｓ−ｍｅｔｈｙｌｅｔｈｙｌａｍｉｎｏ−ｚｉｒｃｏｎｉｕｍ［ＴＥＭＡＺ： Ｚｒ（Ｎ（ＣＨ３）（Ｃ２Ｈ５）） ４］、
ｚｉｒｃｏｎｉｕｍ ｎｉｔｒａｔｅ ［Ｚｒ（ＮＯ３） ４］、
ｔｅｔｒａｋｉｓ−ｄｉｐｉｖａｌｏｙｌｍｅｔｈａｎａｔｏ−ｚｉｒｃｏｎｉｕｍ［Ｚｒ（ＤＰＭ） ４： Ｚｒ（Ｃ１１Ｈ１９Ｏ２） ４］
のいずれを用いてもよい。
【００２６】
また、ＴＭＡと塩化ハフニウムを交互に供給して、Ａｌ２Ｏ３膜とＨｆＯ２膜の混晶膜を形成してもよい。この場合、二つの成膜原料の供給のサイクル数及び各々のサイクル数比を変化させることにより、膜厚及び混合比を制御することができる。
【００２７】
さらに、実施の形態１においては、酸化剤として水蒸気（Ｈ２Ｏ）を用いた。しかし、これに限らず、Ｏ２、Ｏ３、プラズマあるいはレーザにより励起された活性酸素でもよい。
【００２８】
実施の形態２．
この実施の形態２では、第２の酸化膜層１８の形成工程において、最初の所定数サイクルのステップＳ４における酸化剤の供給量をそれより後のサイクルのステップＳ４における酸化剤の供給量より多くする。これにより、第１の酸化膜層１６（もしくは成膜中の第２の酸化膜層１８）に付着した成膜原料を確実に酸化させ、酸化剤と反応しきれない成膜原料が不純物として混入してしまうのを防ぐので、ゲート酸化膜中の不純物量を低減することができる。
【００２９】
実施の形態３．
この実施の形態３では、第２の酸化膜層１８の形成工程において、ステップＳ４における酸化剤の供給を複数回に分けて行い、最初の所定数サイクルのステップＳ４における酸化剤の供給量をそれより後のサイクルのステップＳ４における酸化剤の供給量より多くする。これにより、第１の酸化膜層１６（もしくは成膜中の第２の酸化膜層１８）に付着した成膜原料を確実に酸化させ、酸化剤と反応しきれない成膜原料が不純物として混入してしまうのを防ぐので、ゲート酸化膜中の不純物量を低減することができる。
【００３０】
【発明の効果】
この発明は以上説明したように、ゲート酸化膜の不純物量を低減し、リーク電流を減少させ、移動度の劣化を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法で製造される半導体装置を説明するための断面模式図である。
【図２】本発明の半導体装置の製造方法を説明するためのフロー図である。
【符号の説明】
１００ 半導体装置
２ Ｓｉ基板
４ ゲート酸化膜層
６ ゲート電極
１６ 第１の酸化膜層
１８ 第２の酸化膜層

Claims (5)

  1. 基板上に第１の酸化膜層を形成する工程と、
    前記第１の酸化膜層上に第２の酸化膜層を形成する工程と、
    前記第２の酸化膜層上にゲート電極を形成する工程とを備え、
    前記第２の酸化膜層を形成する工程は、成膜原料を供給して前記第１の酸化膜層上に吸着させる第１工程と、吸着しなかった前記成膜原料をパージする第２工程と、酸化剤を供給して吸着している前記成膜原料を酸化する第３工程と、酸化に寄与しなかった前記酸化剤をパージする第４工程を有し、
    前記第２の酸化膜層を形成する工程を複数サイクル連続して繰り返し、
    最初の所定数サイクルの前記第２工程におけるパージ時間をそれより後のサイクルの前記第２工程におけるパージ時間よりも長くすることを特徴とする半導体装置の製造方法。
  2. 基板上に第１の酸化膜層を形成する工程と、
    前記第１の酸化膜層上に第２の酸化膜層を形成する工程と、
    前記第２の酸化膜層上にゲート電極を形成する工程とを備え、
    前記第２の酸化膜層を形成する工程は、成膜原料を供給して前記第１の酸化膜層上に吸着させる第１工程と、吸着しなかった前記成膜原料をパージする第２工程と、酸化剤を供給して吸着している前記成膜原料を酸化する第３工程と、酸化に寄与しなかった前記酸化剤をパージする第４工程を有し、
    前記第２の酸化膜層を形成する工程を複数サイクル連続して繰り返し、
    最初の所定数サイクルの前記第４工程におけるパージ時間をそれより後のサイクルの前記第４工程におけるパージ時間よりも長くすることを特徴とする半導体装置の製造方法。
  3. 基板上に第１の酸化膜層を形成する工程と、
    前記第１の酸化膜層上に第２の酸化膜層を形成する工程と、
    前記第２の酸化膜層上にゲート電極を形成する工程とを備え、
    前記第２の酸化膜層を形成する工程は、成膜原料を供給して前記第１の酸化膜層上に吸着させる第１工程と、吸着しなかった前記成膜原料をパージする第２工程と、酸化剤を供給して吸着している前記成膜原料を酸化する第３工程と、酸化に寄与しなかった前記酸化剤をパージする第４工程を有し、
    前記第２の酸化膜層を形成する工程を複数サイクル連続して繰り返し、
    最初の所定数サイクルの前記第２工程におけるパージ時間をそれより後のサイクルの前記第２工程におけるパージ時間よりも長くし、
    前記最初の所定数サイクルの前記第４工程におけるパージ時間をそれより後のサイクルの前記第４工程におけるパージ時間よりも長くすることを特徴とする半導体装置の製造方法。
  4. 基板上に第１の酸化膜層を形成する工程と、
    前記第１の酸化膜層上に第２の酸化膜層を形成する工程と、
    前記第２の酸化膜層上にゲート電極を形成する工程とを備え、
    前記第２の酸化膜層を形成する工程は、成膜原料を供給して前記第１の酸化膜層上に吸着させる第１工程と、吸着しなかった前記成膜原料をパージする第２工程と、酸化剤を供給して吸着している前記成膜原料を酸化する第３工程と、酸化に寄与しなかった前記酸化剤をパージする第４工程を有し、
    前記第２の酸化膜層を形成する工程を複数サイクル連続して繰り返し、
    最初の所定数サイクルの前記第３工程における前記酸化剤の供給量をそれより後のサイクルの前記第３工程における前記酸化剤の供給量よりも多くすることを特徴とする半導体装置の製造方法。
  5. 基板上に第１の酸化膜層を形成する工程と、
    前記第１の酸化膜層上に第２の酸化膜層を形成する工程と、
    前記第２の酸化膜層上にゲート電極を形成する工程とを備え、
    前記第２の酸化膜層を形成する工程は、成膜原料を供給して前記第１の酸化膜層上に吸着させる第１工程と、吸着しなかった前記成膜原料をパージする第２工程と、酸化剤を供給して吸着している前記成膜原料を酸化する第３工程と、酸化に寄与しなかった前記酸化剤をパージする第４工程を有し、
    前記第２の酸化膜層を形成する工程を複数サイクル連続して繰り返し、
    前記第３の工程において、前記酸化剤の供給を複数回に分けて行い、
    最初の所定数サイクルの前記第３工程における前記酸化剤の供給回数をそれより後のサイクルの前記第３工程における前記酸化剤の供給回数よりも多くすることを特徴とする半導体装置の製造方法。
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