JP2004111741A

JP2004111741A - 半導体装置及び半導体装置の製造方法

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Publication number: JP2004111741A
Application number: JP2002273765A
Authority: JP
Inventors: Takaaki Kawahara; 川原　孝昭; Seiichi Fukuda; 福田　誠一; Takeshi Maeda; 前田　毅; Yoshitake Katou; 加藤　芳健
Original assignee: Semiconductor Leading Edge Technologies Inc
Current assignee: Semiconductor Leading Edge Technologies Inc
Priority date: 2002-09-19
Filing date: 2002-09-19
Publication date: 2004-04-08

Abstract

【課題】基板とゲート電極との間に形成されるゲート絶縁膜であって、半導体チップが小型化した場合にもトンネルリーク電流を抑えることができるゲート絶縁膜を得る。
【解決手段】半導体装置において、基板と、この基板に形成された第一の絶縁膜と、前記第一の絶縁膜上に形成された第二の絶縁膜からなるゲート絶縁膜と、第二の絶縁膜上に形成されたゲート電極とを備える。また、この第二の絶縁膜は、２種以上の金属酸化物の混合膜により形成される。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置及び半導体装置の製造方法に関するものである。さらに具体的には、基板上に配置された絶縁膜及びゲート電極を含む半導体装置に関するものである。
【０００２】
【従来の技術】
一般に半導体装置において、ゲート電極と、Ｓｉ基板との間には、ゲート絶縁膜が形成され、ゲート漏れを防いでいる。また、ゲート絶縁膜は、一般には、ＳｉＯ_２により形成される。
【０００３】
しかし、ゲート絶縁膜は、将来のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ−Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）スケーリングにおいて予想される大きな課題である。即ち、半導体チップの寸法が小さくなるにつれて、チャネル領域の面積も減少する。従って、キャパシタンスを維持するためには、ＳｉＯ_２膜の寸法も薄くする必要がある。しかし、ＳｉＯ_２ゲート酸化膜の膜厚が薄くなれば、トンネル電流が発生してしまう。
【０００４】
例えば、ＳｉＯ_２ゲート酸化膜の膜厚が、２ｎｍ以下となると、高いトンネル電流を発生させてしまう。例えば、３ｐＡの漏れ電流は、高性能素子であれば許容できるが、１ｎＡでオフ電流と同程度になってしまい、５０μＡでは、許容できる値を超えてしまう。
【０００５】
一方、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｔｅｃｈｎｏｌｏｇｙ　Ｒｏａｄｍａｐ　ｆｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）２００１によると、２００７年（６５ｎｍ世代）には、等価酸化膜厚ＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ　Ｏｘｉｄｅ　Ｔｈｉｃｋｎｅｓｓ）は、１．２〜１．６ｎｍが要求されることになる。よって、我々は、ＥＯＴ≦１．５ｎｍ以下をターゲットとしている。
【０００６】
しかし、この世代以降になると、トンネルによるゲート漏れ電流が許容値を超えるため、ＳｉＯ_２膜をゲート絶縁膜として用いることができない。このため、別の材料系が必要になると考えられる。
【０００７】
【発明が解決しようとする課題】
ところで、絶縁体の静電容量は誘電率に比例する。従って、Ｈｉｇｈ−ｋ材料（金属酸化物）を用いることで、物理的な膜厚を厚くしてトンネル漏れ電流を抑えることができる。従って、ＳｉＯ_２膜の上に金属酸化物からなる膜を重ねてゲート絶縁膜とすることが考えられている。
【０００８】
この場合、シリコン基板に接するＳｉＯ_２膜と、その上に積層された金属酸化物膜からなるゲート絶縁膜全体で、ＥＯＴ≦１．５ｎｍを満足する必要がある。従って、ＳｉＯ_２膜によるＥＯＴの損失が０．７〜１．０ｎｍであるとすると、金属酸化物膜（Ｈｉｇｈ−ｋ材料）のＥＯＴは、０．５〜０．８ｎｍ以下でなければならない。即ち、トンネル電流の発生しない金属酸化物膜の膜厚が２ｎｍであるとすると、金属酸化物（Ｈｉｇｈ−ｋ材料）の比誘電率は約１０〜１６以上が必要となる。
【０００９】
また、通常、半導体装置の製造工程においては、ゲート酸化膜形成後に、ソースドレインの活性化アニールを施すが、金属酸化物の種類によっては、この活性化アニールに相当する熱処理により結晶構造を著しく発達させるものがある。従って、Ｈｉｇｈ−ｋ材料を用いる場合には、ゲート面積が小さくなってもその特性がばらつかないように、非晶質膜または、単結晶膜であることが望ましい。
【００１０】
例えば、Ａｌ_２Ｏ_３は、熱的に安定であり、ＬＳＩ製造プロセスにも容易に適用しやすい材料だが、比誘電率が１０程度と比較的小さいため、Ａｌ_２Ｏ_３単体では、６５ｎｍ世代以降の、ＭＯＳトランジスタのゲート酸化膜用金属酸化物膜には適さない。
【００１１】
また、例えば、膜厚５ｎｍのＨｆＯ_２や、ＺｒＯ_２は、１０５０℃のアニールによりグレインサイズが平均で７０ｎｍにまで成長する。従って、ＨｆＯ_２や、ＺｒＯ_２は単体では、ＭＯＳトランジスタのゲート酸化膜用金属酸化物膜としては適さない。
【００１２】
このように、比誘電率の問題や、アニール後の結晶構造の問題などを考慮すると、Ｈｉｇｈ―ｋ材料である金属酸化物を単体で、金属酸化物膜として用いることは、現状では、困難である。
【００１３】
従って、この発明は、以上のような問題を解決し、縮小化する半導体チップにも対応することができる改良されたゲート絶縁膜を提案するものである。
【００１４】
【課題を解決するための手段】
従ってこの発明における半導体装置は、基板と、
前記基板に形成された第一の絶縁膜と、
前記第一の絶縁膜上に形成された第二の絶縁膜と、
前記第二の絶縁膜上に形成されたゲート電極とを備え、
前記第二の絶縁膜は、２種以上の金属酸化物の混合膜であるものである。
【００１５】
あるいは、この発明における半導体装置は、前記２種以上の金属酸化物が、ＭｇＯ、Ｓｃ_２Ｏ_３、Ｙ_２Ｏ_３、Ｌａ_２Ｏ_３、Ｐｒ_２Ｏ_３、Ｎｄ_２Ｏ_３、Ｓｍ_２Ｏ_３、ＥｕＯ、Ｇｄ_２Ｏ_３、Ｔｂ_２Ｏ_３、Ｄｙ_２Ｏ_３、Ｈｏ_２Ｏ_３、Ｅｒ_２Ｏ_３、Ｔｍ_２Ｏ_３、Ｌｕ_２Ｏ_３、ＺｒＯ_２、ＨｆＯ_２及びＡｌ_２Ｏ_３を含む金属酸化物群から選択されるものである。
【００１６】
あるいは、この発明における半導体装置は、前記２種以上の金属酸化物のうち、１種の金属酸化物が、Ａｌ_２Ｏ_３であり、他の金属酸化物は、前記金属酸化物群から、Ａｌ_２Ｏ_３を除くものから選択されるものである。
【００１７】
あるいは、この発明における半導体装置は、前記２種以上の金属酸化物が、Ａｌ_２Ｏ_３と、ＨｆＯ_２とを含むものである。
【００１８】
あるいは、この発明における半導体装置は、前記２種以上の金属酸化物に含まれるＡｌ_２Ｏ_３の、前記金属酸化物全体に対する混合比が、原子数比Ａｌの原子数／（Ａｌの原子数＋前記他の金属酸化物中の金属の原子数）が、０．６〜０．９であるものである。
【００１９】
あるいは、この発明における半導体装置は、前記第一の酸化膜がＳｉＯ_２であるものである。
【００２０】
あるいは、また、この発明における半導体装置の製造方法は、基板に第一の絶縁膜を形成する第一絶縁膜形成工程と、
前記第一の絶縁膜の上に、２種以上の金属酸化物を含む第二の絶縁膜を形成する第二絶縁膜形成工程と、
前記第二の絶縁膜の上に、ゲート電極を形成するゲート電極形成工程を備えるものである。
【００２１】
あるいは、この発明における半導体装置の製造方法は、前記第二の絶縁膜が、ＭｇＯ、Ｓｃ_２Ｏ_３、Ｙ_２Ｏ_３、Ｌａ_２Ｏ_３、Ｐｒ_２Ｏ_３、Ｎｄ_２Ｏ_３、Ｓｍ_２Ｏ_３、ＥｕＯ、Ｇｄ_２Ｏ_３、Ｔｂ_２Ｏ_３、Ｄｙ_２Ｏ_３、Ｈｏ_２Ｏ_３、Ｅｒ_２Ｏ_３、Ｔｍ_２Ｏ_３、Ｌｕ_２Ｏ_３、ＺｒＯ_２、ＨｆＯ_２及びＡｌ_２Ｏ_３を含む金属酸化物群から選択した２種以上の金属酸化物を含ものである。
【００２２】
あるいは、この発明における半導体装置の製造方法は、前記第二の絶縁膜が、Ａｌ_２Ｏ_３と、前記金属酸化膜群から、Ａｌ_２Ｏ_３を除く他の金属酸化物とを含むものである。
【００２３】
あるいは、この発明における半導体装置の製造方法は、前記第二の絶縁膜が、Ａｌ_２Ｏ_３と、ＨｆＯ_２とを含むものである。
【００２４】
あるいは、この発明における半導体装置の製造方法は、前記第二の絶縁膜に含まれるＡｌ_２Ｏ_３の、前記金属酸化物全体に対する混合比が、原子数比Ａｌの原子数／（Ａｌの原子数＋前記他の金属酸化物中の金属の原子数）が、０．６〜０．９であるものである。
【００２５】
あるいは、この発明における半導体装置の製造方法は、前記第二絶縁膜形成工程を、原子層堆積法を用いて行うことものである。
【００２６】
あるいは、この発明における半導体装置の製造方法は、前記第二絶縁膜形成工程を、ＣＶＤ法を用いて行うものである。
【００２７】
あるいは、この発明における半導体装置の製造方法は、前記第二絶縁膜形成工程を、スパッタリング法を用いて行うものである。
【００２８】
【発明の実施の形態】
以下図面を参照して、この発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を省略ないし簡略化する。
【００２９】
実施の形態．
図１は、この発明の実施の形態における半導体装置１００を説明するための断面模式図である。
図１に示すように半導体装置１００は、Ｓｉ基板２、ゲート酸化膜４、ゲート電極６及びサイドウォール８を含んで形成される。
【００３０】
Ｓｉ基板２のゲート酸化膜４の両側には、ソース領域１０及びドレイン領域１２が形成されている。また、ソース、ドレイン領域１０、１２の内側には、エクステンション（Ｅｘｔｅｎｓｉｏｎ）１４が形成されている。
【００３１】
Ｓｉ基板２の、ソース、ドレイン領域１０、１２の間には、ゲート酸化膜４が形成されている。ゲート酸化膜４は、第一の酸化膜層１６と、第二の酸化膜層１８とを含んで構成される。
【００３２】
第一の酸化膜層１６は、Ｓｉ基板２の上に形成されている。第一の酸化膜層１６は、ＳｉＯ_２膜であり、その膜厚は、０．７ｎｍ程度である。
【００３３】
また、第二の酸化膜層１８は、第一の酸化膜層１６の上に形成されている。第二の酸化膜層１８は、Ａｌ_２Ｏ_３及びＨｆＯ_２の２種のＨｉｇｈ−ｋ材料（金属酸化物）からなる混合膜である。また、ＨｆＯ_２の金属酸化物全体に対する混合比は、原子数比Ｈｆ／（Ａｌ＋Ｈｆ）＝０．４であり、Ａｌ_２Ｏ_３の金属酸化物全体に対する混合比は、原子数比Ａｌ／（Ａｌ＋Ｈｆ）＝０．６となっている。第二の酸化膜層１８のＥＯＴは、０．８ｎｍであり、物理的な実際の膜厚は、２ｎｍである。
【００３４】
膜厚０．７ｎｍの第一の酸化膜層１６とＥＯＴ０．８ｎｍの第二の酸化膜層とにより構成されるゲート酸化膜４のＥＯＴは、１．５ｎｍであり、ＥＯＴ≦１．５ｎｍを満足する。
【００３５】
また、第二の酸化膜層１８の上には、ゲート電極６が形成されている。また、ゲート酸化膜４及びゲート電極６の側面には、サイドウォール８が形成されている。
【００３６】
このように構成された半導体装置１００において、第二の酸化膜層１８の比誘電率は、１０〜１６以上となる。従って、ゲート電極６からのトンネルリーク電流が抑えられる。
【００３７】
また、たとえば、ＨＦ洗浄により洗浄化されたＳｉ基板２上に、直接、第二の酸化膜層１８を形成し、大気中に放置すると、Ｓｉ基板２と、第二の酸化膜層１８との境界部分に、ＳｉＯ_２膜が成長する。また、界面の欠陥密度が多くなり移動度が劣化する。第一の酸化膜層１６は、これを防止することができる。
【００３８】
図２は、この発明の実施の形態における半導体装置１００の製造方法を説明するためのフロー図である。
以下、図２を用いて、半導体装置１００の製造方法について説明する。
【００３９】
まず、Ｓｉ基板２のＨＦｃｌｅａｎを行う（ステップＳ２）。これにより、Ｓｉ基板２の表面の自然酸化膜を予め除去する。
【００４０】
次に、第一の酸化膜層１６を形成する（ステップＳ４）。ここでは、Ｈ２と、Ｎ２Ｏを用いて、ＳｉＯ_２からなるＩＳＳＧ（Ｉｎ−ｓｉｔｕ　Ｓｔｅａｍ　Ｇｅｎｅｒａｔｉｏｎ）膜を形成する。ここで形成する第一の酸化膜層は、０．７ｎｍである。
【００４１】
次に、第二の酸化膜層１８を形成する（ステップＳ６）。ここでは、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ；原子層堆積）法を用いる。
具体的には、ＴＭＡ（ｔｒｉｍｅｔｈｙｌａｌｕｍｉｎｕｍ：Ａｌ（ＣＨ_３）_３）を供給し、化学吸着した単分子層を形成した後、ＴＭＡをパージする。その後、Ｓｉ基板２の表面を水蒸気（Ｈ_２Ｏ）に曝した後、Ｈ_２Ｏをパージする。この場合、０．８Å／ｃｙｃｌｅの速さでＡｌ_２Ｏ_３膜が形成される。
【００４２】
また、ＴＭＡの代りに、塩化ハフニウム（ＨｆＣｌ_４）を使用し、Ａｌ_２Ｏ_３を形成する場合と同様に、単分子層を形成した後、塩化ハフニウムをパージする。その後、Ｓｉ基板２表面を水蒸気（Ｈ_２Ｏ）に曝した後、Ｈ_２Ｏをパージする。この場合、０．６Å／ｃｙｃｌｅの速さでＨｆＯ_２が形成される。
【００４３】
第二の酸化膜層１８を形成するステップＳ６の工程では、上述のような、ＴＭＡと塩化ハフニウムとの使用サイクル数と各々サイクル数比とを変化させることにより、膜厚及び混晶膜の混合比を制御することができる。即ち、この実施の形態では、原子数比Ｈｆ／（Ｈｆ＋Ａｌ）＝０．４、原子数比Ａｌ／（Ｈｆ＋Ａｌ）＝０．６となるように、サイクル数及びサイクル数比を制御する。
【００４４】
次に、ゲート電極６が形成される（ステップＳ８）。その後、Ｓｉ基板２に、ｐ型不純物あるいはｎ型不純物を注入し、エクステンション領域１４を形成する（ステップＳ１０）。
【００４５】
次に、ゲート電極６の側壁に、サイドウォール８を形成する（ステップＳ１２）。その後、ソース、ドレイン領域１０、１２を形成する（ステップＳ１４）。ここでは、サイドウォール８及びゲート電極６をマスクとして、ｐ型不純物あるいはｎ型不純物を注入し、ソース領域１０、ドレイン領域１２を形成する。
【００４６】
その後、アニールを行う（ステップＳ１６）。ここでのアニールの温度は、１０００℃程度である。これにより、ソース、ドレイン領域１０、１２を活性化することができる。また、第二の酸化膜層１８は、２種以上の酸化物の適切な混合比の混合膜であるため、１０００℃以上のアニールを行った場合にも結晶構造に変化が生じない。
【００４７】
以上のようにすれば、第二の酸化膜層１８のＥＯＴを０．８ｎｍに抑えることができるため、ゲート酸化膜４全体のＥＯＴ≦１．５ｎｍとすることができる。また、この場合にも、第二の酸化膜層１８の比誘電率は１０〜１６が確保されているため、トンネルリーク電流を抑えることができる。さらに、第二の酸化膜層１８は、２種以上の酸化物の適切な混合比の混合膜であるため、その後の、１０００℃以上の熱処理によっても結晶構造に変化が生じない。従って、半導体装置の性能を劣化させることなく、将来の小型化する半導体装置に適応するゲート酸化膜４を得ることができる。
【００４８】
なお、この実施の形態においては、第一の酸化膜層としてＨ_２とＮ_２Ｏとから形成されるＩＳＳＧ膜を用いた。これは、ＩＳＳＧ膜の膜密度が高いためである。しかし、この発明はこれに限るものではなく、例えば、Ｈ_２とＯ_２とを用いて形成したＩＳＳＧ膜や、あるいは、ｗｅｔ酸化による、Ｃｈｅｍｉｃａｌ　Ｏｘｉｄｅ膜や、ランプアニール処理によるＲＴＯ（ｒａｐｉｄ　ｔｈｅｒｍａｌ　ｏｘｉｄｅ）膜など、他の絶縁膜を第一の酸化膜層１６として用いるものであってもよい。
【００４９】
また、この実施の形態においては、第二の酸化膜層１８を形成する際、ＡＬＤ法をもちいた。これは、ＡＬＤ法によれば、化学吸着の利点を生かすことで、厚さ及び組成が極めて均質な膜を成長させることができるためである。しかし、この発明はこれに限るものではなく、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法や、スパッタリング法など、他の方法を用いるものであってもよい。
【００５０】
また、この実施の形態においては、第二の酸化膜層１８のＥＯＴを０．８ｎｍとした。これは、第一の酸化膜１６の膜厚が、０．７ｎｍであり、また、ゲート酸化膜のＥＯＴを１．５ｎｍ以下にする必要があるためである。しかし、この発明において、第二酸化膜１８のＥＯＴは０．８ｎｍである場合に限るものではなく、ＥＯＴが０．８ｎｍ以下のものでもよい。また、第一の酸化膜層１６によるＥＯＴの損失が０．７〜１．０ｎｍであることを考慮して、第二の酸化膜層１８は、０．５〜０．８ｎｍ以下であることが好適である。
【００５１】
さらに、この実施の形態においては、第二の酸化膜層１８として、Ａｌ_２Ｏ_３及びＨｆＯ_２の混合膜を用いた。これは、Ａｌ_２Ｏ_３は、比誘電率が１０程度と比較的小さいものの、熱的には安定であり、ＬＳＩプロセスにも適用しやすいためである。また、比誘電率や、ハンドギャップ、伝導帯側・価電子帯側両方のバリアハイトなどを考慮すると、ＨｆＯ_２を組み合わせるのが適切だからであるが、しかしこの発明はこれに限るものではない。
【００５２】
第二の酸化膜層１８の材料としては、比誘電率がＳｉＯ_２の約４．０よりも高いものがよい。また、高すぎてもゲート周辺への電気力線が多量に漏れてしまい、実際のゲート絶縁容量がほとんど増えない。また、トンネルリーク電流を抑制するためには、ハンドギャップが大きい方が好ましいが、Ｈｉｇｈ−ｋ材料は、ｋが大きくなると共にハンドギャップが小さくなる。さらに、ｐＭＯＳ、ｎＭＯＳの両方に使用できるように、伝導帯側・価電帯側のバリアハイトが同様に大きいものがよい。従って、これらを考慮すると、例えば、Ｈｉｇｈ―ｋ材料であるＭｇＯ、Ｓｃ_２Ｏ_３、Ｙ_２Ｏ_３、Ｌａ_２Ｏ_３、Ｐｒ_２Ｏ_３、Ｎｄ_２Ｏ_３、Ｓｍ_２Ｏ_３、ＥｕＯ、Ｇｄ_２Ｏ_３、Ｔｂ_２Ｏ_３、Ｄｙ_２Ｏ_３、Ｈｏ_２Ｏ_３、Ｅｒ_２Ｏ_３、Ｔｍ_２Ｏ_３、Ｌｕ_２Ｏ_３、ＺｒＯ_２、ＨｆＯ_２及びＡｌ_２Ｏ_３からなる金属群のうち、Ａｌ_２Ｏ_３と、他の金属のいずれかの混合膜としたものであってもよい。この場合にも、Ａｌ_２Ｏ_３の混合比は、原子数比ＡＬの原子数／（Ａｌの原子数＋他の金属酸化物の原子数）＝０．６〜０．９が好適である。また、Ａｌ_２Ｏ_３を含まず、金属群から２以上の金属酸化物を選択しても良い。
【００５３】
また、この実施の形態において、Ａｌ_２Ｏ_３の混合比を０．６とし、ＨｆＯ_２の混合比を０．４とした。これは、結晶化の異なる２種以上の金属酸化膜の混合膜を用いた場合、その組み合わせによっては活性化アニール時、相分離を発生させる物があるためである。具体的に、例えば、膜厚５ｎｍの混合比Ｈｆ／（Ｈｆ＋Ａｌ）＝０．５のＡｌ_２Ｏ_３とＨｆＯ_２の混合膜では、１０５０℃のアニールで、グレインサイズ約２０ｎｍのＨｆＯ_２の相分離が観察される場合がある。このような、相分離を生じる膜は、空間的な組織の変動をもたらし、ＭＯＳトランジスタのゲート酸化膜用第二酸化膜層としては適さない。従って、この発明においては、Ａｌ_２Ｏ_３の混合比は、０．４に限るものではないが、混合比は、０．６〜０．９であることが好適である。
【００５４】
なお、この発明において、基板には、例えば実施の形態のＳｉ基板２が該当する。また、この発明において、第一、第二の絶縁膜にはそれぞれ、例えば、実施の形態における第一、第二の酸化膜層１６、１８が該当する。
【００５５】
また、例えば、実施の形態におけるステップＳ４を実施することにより、この発明の第一絶縁膜形成工程が実施され、ステップＳ６を実施することにより、この発明の第二絶縁膜形成工程が実施される。また、例えば、実施の形態におけるステップＳ８を実施することにより、この発明におけるゲート電極形成工程が実施される。
【００５６】
【発明の効果】
以上説明したように、この発明によれば、第二の絶縁膜は、２種以上の金属酸化物を含んで構成される。従って、第二の絶縁膜のＥＯＴを０．８ｎｍに抑えることができ、第一の絶縁膜及び第二の絶縁膜からなるゲート絶縁膜のＥＯＴを１．５ｎｍに抑えることできる。この場合にも、第二の絶縁膜の比誘電率は高く確保されるため、トンネルリーク電流を抑えることができる。このようにすれば、小型化する半導体装置に適用することができる。
【００５７】
また、第二の絶縁膜は、２種以上の酸化物を含んで構成されるため、後の工程における熱処理の際にも、結晶構造に変化が生じない。従って、半導体装置の性能を劣化させることなく小型化する半導体装置に適用することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態における半導体装置を説明するための断面模式図である。
【図２】この発明の実施の形態における半導体装置の製造方法を説明するためのフロー図である。
【符号の説明】
１００　半導体装置
２　Ｓｉ基板
４　ゲート酸化膜
６　ゲート電極
８　サイドウォール
１０　ソース領域
１２　ドレイン領域
１４　エクステンション
１６　第一の酸化膜層
１８　第二の酸化膜層

Claims

基板と、
前記基板に形成された第一の絶縁膜と、
前記第一の絶縁膜上に形成された第二の絶縁膜と、
前記第二の絶縁膜上に形成されたゲート電極とを備え、
前記第二の絶縁膜は、２種以上の金属酸化物の混合膜であることを特徴とする半導体装置。
前記２種以上の金属酸化物は、ＭｇＯ、Ｓｃ_２Ｏ_３、Ｙ_２Ｏ_３、Ｌａ_２Ｏ_３、Ｐｒ_２Ｏ_３、Ｎｄ_２Ｏ_３、Ｓｍ_２Ｏ_３、ＥｕＯ、Ｇｄ_２Ｏ_３、Ｔｂ_２Ｏ_３、Ｄｙ_２Ｏ_３、Ｈｏ_２Ｏ_３、Ｅｒ_２Ｏ_３、Ｔｍ_２Ｏ_３、Ｌｕ_２Ｏ_３、ＺｒＯ_２、ＨｆＯ_２及びＡｌ_２Ｏ_３を含む金属酸化物群から選択されることを特徴とする請求項１に記載の半導体装置。
前記２種以上の金属酸化物のうち、１種の金属酸化物は、Ａｌ_２Ｏ_３であり、他の金属酸化物は、前記金属酸化物群から、Ａｌ_２Ｏ_３を除くものから選択されることを特徴とする請求項２に記載の半導体装置。
前記２種以上の金属酸化物は、Ａｌ_２Ｏ_３と、ＨｆＯ_２とを含むことを特徴とする請求項１または２に記載の半導体装置。
前記２種以上の金属酸化物に含まれるＡｌ_２Ｏ_３の、前記金属酸化物全体に対する混合比は、原子数比Ａｌの原子数／（Ａｌの原子数＋前記他の金属酸化物中の金属の原子数）が、０．６〜０．９であることを特徴とする請求項３または４に記載の半導体装置。
前記第一の酸化膜はＳｉＯ_２であることを特徴とする請求項１から５のいずれかに記載の半導体装置。
基板に第一の絶縁膜を形成する第一絶縁膜形成工程と、
前記第一の絶縁膜の上に、２種以上の金属酸化物を含む第二の絶縁膜を形成する第二絶縁膜形成工程と、
前記第二の絶縁膜の上に、ゲート電極を形成するゲート電極形成工程を備えることを特徴とする半導体装置の製造方法。
前記第二の絶縁膜は、ＭｇＯ、Ｓｃ_２Ｏ_３、Ｙ_２Ｏ_３、Ｌａ_２Ｏ_３、Ｐｒ_２Ｏ_３、Ｎｄ_２Ｏ_３、Ｓｍ_２Ｏ_３、ＥｕＯ、Ｇｄ_２Ｏ_３、Ｔｂ_２Ｏ_３、Ｄｙ_２Ｏ_３、Ｈｏ_２Ｏ_３、Ｅｒ_２Ｏ_３、Ｔｍ_２Ｏ_３、Ｌｕ_２Ｏ_３、ＺｒＯ_２、ＨｆＯ_２及びＡｌ_２Ｏ_３を含む金属酸化物群から選択した２種以上の金属酸化物を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
前記第二の絶縁膜は、Ａｌ_２Ｏ_３と、前記金属酸化膜群から、Ａｌ_２Ｏ_３を除く他の金属酸化物とを含むことを特徴とする請求項８に記載の半導体装置の製造方法。
前記第二の絶縁膜は、Ａｌ_２Ｏ_３と、ＨｆＯ_２とを含むことを特徴とする請求項７または８に記載の半導体装置の製造方法。
前記第二の絶縁膜に含まれるＡｌ_２Ｏ_３の、前記金属酸化物全体に対する混合比は、原子数比Ａｌの原子数／（Ａｌの原子数＋前記他の金属酸化物中の金属の原子数）が、０．６〜０．９であることを特徴とする請求項８〜１０のいずれかに記載の半導体装置の製造方法。
前記第二絶縁膜形成工程は、原子層堆積法を用いて行うことを特徴とする請求項７〜１１のいずれかに記載の半導体装置の製造方法。
前記第二絶縁膜形成工程は、ＣＶＤ法を用いて行うことを特徴とする請求項７〜１１のいずれかに記載の半導体装置の製造方法。
前記第二絶縁膜形成工程は、スパッタリング法を用いて行うことを特徴とする請求項７〜１１のいずれかに記載の半導体装置の製造方法。