KR20180113118A - 반도체 소자 - Google Patents

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Abstract

본 발명의 의한 반도체 소자는 기판으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역; 상기 핀형 활성 영역의 상면으로부터 이격된 위치에서 상기 핀형 활성 영역의 상면과 대면하고 채널 영역을 가지는 적어도 하나의 나노시트; 상기 핀형 활성 영역 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 나노시트의 적어도 일부를 포위하는 게이트; 상기 나노시트의 양측의 상기 핀형 활성 영역 상에 배치된 소스/드레인 영역; 및 상기 나노시트의 일측벽에 위치하고 상기 소스/드레인 영역과 상기 나노시트들 사이에 배치된 소스/드레인 보호층을 포함한다.

Description

반도체 소자{semiconductor device}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 보다 상세하게는 MOSFET(metal-oxide-semiconductor field-effect transistor)를 구비한 반도체 소자에 관한 것이다.
전자 기술의 발달로 인해, 반도체 소자의 사이즈(크기) 감소, 즉 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 다운 스케일링된 반도체 소자는 성능을 향상시키기 위해서는 기생 커패시턴스를 줄여야 한다. 이에 따라, 다운 스케일링된 반도체 소자는 기생 커패시턴스를 줄이기 위한 최적화된 소자 구조나 소자 제조 방법이 요구된다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 기생 커패시턴스를 줄이기 위한 최적화된 구조를 갖는 반도체 소자를 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역; 상기 핀형 활성 영역의 상면으로부터 이격된 위치에서 상기 핀형 활성 영역의 상면과 대면하고 채널 영역을 가지는 적어도 하나의 나노시트; 상기 핀형 활성 영역 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 나노시트의 적어도 일부를 포위하는 게이트; 상기 나노시트의 양측의 상기 핀형 활성 영역 상에 배치된 소스/드레인 영역; 및 상기 나노시트의 일측벽에 위치하고 상기 소스/드레인 영역과 상기 나노시트들 사이에 배치된 소스/드레인 보호층을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 활성 영역을 가지는 기판; 상기 활성 영역의 상면으로부터 이격된 위치에서 상기 상면과 대면하고 각각 채널 영역을 가지는 복수의 나노시트들을 포함하는 적어도 하나의 나노시트 적층 구조물; 상기 활성 영역 상에서 상기 활성 영역과 교차하는 방향으로 연장되고 상기 적어도 하나의 나노시트 적층 구조물을 덮되, 상기 적어도 하나의 나노시트 적층 구조물 위의 메인 게이트 부분과 상기 복수의 나노시트들 각각의 하측에 배치되는 서브 게이트 부분을 포함하는 게이트; 상기 적어도 하나의 나노시트 적층 구조물과 상기 게이트 사이에 개재된 게이트 절연막; 상기 나노시트 적층 구조물들의 양측의 상기 활성 영역 상에 배치된 소스/드레인 영역; 상기 복수의 나노시트들 위에서 상기 메인 게이트의 측벽을 덮는 외부 스페이서; 상기 소스/드레인 영역과 상기 게이트 사이, 및 상기 나노시트들 사이에 개재되는 내부 스페이서; 및 상기 나노시트 적층 구조물들의 일측벽에 위치하고 상기 소스/드레인 영역과 상기 나노시트 적층 구조물들 사이에 배치된 소스/드레인 보호층을 포함한다.
본 발명의 기술적 사상에 의한 반도체 소자는 기판으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역; 상기 핀형 활성 영역의 상면으로부터 이격된 위치에서 상기 핀형 활성 영역의 상면과 평행하게 서로 이격되어 복수개 적층되어 있고 각각 채널 영역을 가지는 복수의 나노시트들; 상기 핀형 활성 영역 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 복수의 나노시트들 각각의 적어도 일부를 포위하되, 상기 나노시트의 위의 메인 게이트 부분과, 상기 나노시트 및 상기 핀형 활성 영역의 사이에 위치하는 복수의 서브 게이트 부분들을 포함하는 게이트; 상기 나노시트와 상기 게이트 사이에 개재된 게이트 절연막; 상기 나노시트들의 양측의 상기 핀형 활성 영역 상에 배치된 소스/드레인 영역; 상기 소스/드레인 영역과 상기 서브 게이트 부분 사이, 및 상기 나노시트들 사이에 형성된 내부 스페이서; 및 상기 나노시트들의 일측벽에 위치하고 상기 소스/드레인 영역과 상기 나노시트들 사이에 배치된 소스/드레인 보호층을 포함한다.
본 발명의 기술적 사상의 반도체 소자는 복수의 나노시트들 각각의 사이의 공간에는 소스/드레인 영역에 접하는 내부 스페이서를 포함하여 게이트와 소스/드레인 영역간의 기생 커패시턴스를 낮출 수 있다.
본 발명의 기술적 사상의 반도체 소자는 복수의 나노시트들의 일측벽에 소스/드레인 영역과 나노시트들 사이에 소스/드레인 보호층이 형성되어 있다. 소스/드레인 보호층은 반도체 소자의 제조시 소스/드레인 영역의 손상을 방지할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 평면 레이아웃도이다.
도 2는 도 1의 X - X'선 단면도이다.
도 3은 도 1의 Y - Y'선 단면도이다.
도 4a는 도 2의 IVA의 확대도이고, 도 4b는 도 4a의 IVB의 확대도이다.
도 5a 내지 도 5d는 본 발명의 기술적 사상의 일 실시예에 따라 반도체 소자의 내부 스페이서 및 소스/드레인 보호층의 확대도이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 단면도이다.
도 7 내지 도 19는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 20a 및 도 20b는 본 발명의 기술적 사상의 일 실시예에 의해 내부 스페이서 및 소스/드레인 보호층의 형성 방법을 설명하기 위한 단면도들이다.
도 21a 및 도 21b는 본 발명의 기술적 사상의 일 실시예에 의해 내부 스페이서 및 소스/드레인 보호층의 형성 방법을 설명하기 위한 단면도들이다.
도 22는 본 발명의 기술적 사상에 의한 일 실시예에 따른 전자 소자의 블록 다이어그램이다.
도 23은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 블록 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 평면 레이아웃도이고, 도 2는 도 1의 X - X'선 단면도이고, 도 3은 도 1의 Y - Y'선 단면도이다.
구체적으로, 본 발명의 기술적 사상의 반도체 소자는 집적 회로 반도체 소자일 수 있다. 본 발명의 기술적 사상의 반도체 소자는 멀티 브릿지 채널(multi-bridge channel) FET(field effect transistor)를 포함할 수 있다. 반도체 소자(100)는 기판(102)으로부터 돌출됨과 아울러 제1 방향(X 방향)으로 연장되고 제2 방향으로 서로 떨어져 위치하는 복수개의 핀형 활성 영역들(FA, Fin type active regions)과, 핀형 활성 영역(FA)의 상면(104)으로부터 이격된 위치에서 핀형 활성 영역(FA)의 상면(104)과 대면하는 복수의 나노시트 적층 구조물들(NSS, nano-sheet stack structures)을 포함한다. 나노시트 적층 구조물들(NSS)은 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 서로 떨어져 위치한다.
기판(102)에는 핀형 활성 영역(FA)을 한정하는 제1 트렌치(T1, first trench)와, 소자 영역(DR)을 한정하는 제2 트렌치(T2)가 형성될 수 있다. 제2 트렌치(T2)는 제1 트렌치(T1)보다 더 깊게 형성될 수 있다. 핀형 활성 영역(FA)의 하부 측벽은 제1 트렌치(T1)를 채우는 STI(shallow trench isolation)막(114)으로 덮일 수 있다.
STI막(114)은 제1 트렌치(T1)의 내벽을 컨포멀하게 덮는 트렌치 절연 라이너(114A, trench insulating liner)와, 트렌치 절연 라이너(114A) 위에서 제1 트렌치(T1)를 채우는 갭필 절연층(114B, gap fill insulating layer)을 포함할 수 있다. 제2 트렌치(T2)는 소자분리막(116, isolation layer)으로 채워질 수 있다. 핀형 활성 영역(FA)의 상면(104)의 레벨, STI막(114)의 상면의 레벨, 및 소자분리막(116)의 상면의 레벨은 서로 동일하거나 유사할 수 있다.
일 실시예에서, 제2 트렌치(T2)를 채우는 소자분리막(116)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 일 실시예에서, 소자분리막(116) 및 갭필 절연막(114B)은 동일한 물질로 이루어질 수 있다.
복수의 핀형 활성 영역들(FA) 상에는 제1 방향(X방향)에 교차하는 제2 방향(Y 방향)으로 연장되고 제1 방향으로 서로 떨어져 위치하는 복수의 게이트들(150)이 형성되어 있다. 게이트(150)는 핀형 활성 영역(FA)의 연장 방향(X 방향)을 따라 게이트 구조물 공간(도 17의 SP6)의 폭(W6)과 동일한 게이트 길이를 가질 수 있다.
핀형 활성 영역(FA)은 제1 레벨(LV1)의 상면(104)을 가진다. 나노시트 적층 구조물(NSS)은 핀형 활성 영역(FA)의 상면(104)으로부터 이격되어 있다. 나노시트 적층 구조물(NSS)은 기판(102)으로부터 제1 레벨(LV1)보다 높은 제2 레벨(LV2) 상에서 핀형 활성 영역(FA)의 상면과 평행하게 서로 이격되는 복수의 나노시트들(N1, N2, N3)을 포함할 수 있다. 나노시트들(N1, N2, N3)은 다양한 형태, 예컨대 나노와이어들로 변경될 수 있다.
본 실시예에서는 1개의 핀형 활성 영역(FA) 위에 복수의 나노시트 적층 구조물들(NSS) 및 복수의 게이트들(150)이 형성되고, 1개의 핀형 활성 영역(FA) 위에서 복수의 나노시트 적층 구조물들(NSS)이 핀형 활성 영역(FA)의 연장 방향(X 방향)을 따라 일렬로 배치되어 있는 구성을 예시하였다. 그러나, 본 발명의 기술적 사상은 예시된 바에 한정되지 않는다. 1개의 핀형 활성 영역(FA) 위에 배치되는 나노시트 적층 구조물(NSS)의 수는 특별히 제한되는 것은 아니다. 예를 들면, 1개의 핀형 활성 영역(FA) 위에 1개의 나노시트 적층 구조물(NSS)이 형성될 수도 있다.
나노시트 적층 구조물(NSS)을 구성하는 나노시트들(N1, N2, N3)은 복수의 핀형 활성 영역들(FA)의 상면(104) 위에 하나씩 차례로 배치되어 있다. 본 실시예에서, 하나의 나노시트 적층 구조물(NSS)이 3개의 나노시트들(N1, N2, N3)을 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않는다. 예를 들면, 반도체 소자(100)는 3개의 나노시트들(N1, N2, N3)이 아니고 1개의 나노시트를 포함할 수도 있다. 반도체 소자(100)는 필요에 따라서 다양하게 선택되는 복수의 나노시트들을 포함할 수도 있다. 복수의 나노시트들(N1, N2, N3)은 각각 채널 영역을 가질 수 있다.
게이트(150)는 도 3에 도시한 바와 같이 나노시트 적층 구조물(NSS)을 덮으면서 복수의 나노시트들(N1, N2, N3)의 적어도 일부를 포위하도록 형성될 수 있다. 게이트(150)는 나노시트 적층 구조물(NSS)의 상면을 덮는 메인 게이트 부분(150M)과, 메인 게이트 부분(150M)에 연결되고 핀형 활성 영역(FA)과 나노시트들(N1, N2, N3)과의 사이의 공간에 형성되는 복수의 서브 게이트 부분들(150S)을 포함할 수 있다.
일 실시예에서, 복수의 서브 게이트 부분들(150S) 각각의 두께는 메인 게이트 부분(150M)의 두께보다 더 작을 수 있다. 일 실시예에서, 복수의 서브 게이트 부분들(150S)중 최하단의 서브 게이트 부분(150S)의 두께는, 나머지 서브 게이트 부분(150S)의 두께보다 두꺼울 수 있다. 여기서, 복수의 서브 게이트 부분들(150S)의 두께 및 메인 게이트 부분(150M)의 두께는 각각 도 1 내지 도 3에서 Z방향을 따르는 크기를 의미한다.
나노시트 적층 구조물(NSS)과 게이트(150) 사이에는 게이트 절연막(145, 또는 게이트 유전막)이 형성되어 있다. 복수의 나노시트들(N1, N2, N3)은 핀형 활성 영역(FA)과 게이트(150) 사이의 공간중 게이트(150)로 덮이는 오버랩 영역(OR)에 형성될 수 있다. X-Y 평면에서, 복수의 나노시트들(N1, N2, N3)을 포함하는 나노시트 적층 구조물(NSS)은 오버랩 영역(OR)의 평면적보다 더 큰 평면적을 가질 수 있다.
도 1에는 나노시트 적층 구조물(NSS)의 평면 형상이 대략 사각형 형상을 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 나노시트 적층 구조물(NSS)은 핀형 활성 영역(FA)의 평면 형상 및 게이트(150)의 평면 형상에 따라 다양한 평면 형상을 가질 수 있다. 일 실시예에서, 복수의 나노시트들(N1, N2, N3)은 동일 물질로 이루어질 수 있다. 일 실시예에서, 복수의 나노시트들(N1, N2, N3)은 기판(102)의 구성 물질과 동일한 물질로 이루어질 수 있다.
나노시트들(N1, N2, N3)의 양측의 핀형 활성 영역(FA) 상에는 소스/드레인 영역(162)이 형성되어 있다. 소스/드레인 영역(162)은 각각 이웃하는 복수의 나노시트들(N1, N2, N3)의 일단에 연결되어 있다. 소스/드레인 영역(162)은 활성 영역(FA) 및 복수의 나노시트들(N1, N2, N3)로부터 선택적 에피택셜 성장(selective epitaxial growth: SEG) 공정으로 성장된 반도체층(162A)을 포함할 수 있다. 소스/드레인 영역(162)은 에피택셜 성장된 Si층, 에피택셜 성장된 SiC층, 에피택셜 성장된 복수의 SiGe층들을 포함하는 임베디드 SiGe 구조 등으로 이루어질 수 있다.
소스/드레인 영역(162)은 반도체층(162A) 위에 형성된 금속 실리사이드막(162B)을 더 포함할 수 있다. 일 실시예에서, 금속 실리사이드막(162B)은 티타늄 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일 실시예에서, 금속 실리사이드막(162B)은 생략 가능하다. 복수의 나노시트 적층 구조물들(NSS) 위에는 게이트(150)의 측벽을 차례로 덮는 게이트 절연 라이너(134), 외부 스페이서(136, outer spacer), 및 게이트 보호막(138)이 형성되어 있다.
게이트 보호막(138)은 복수의 소스/드레인 영역(162)을 덮도록 연장될 수 있다. 게이트 보호막(138)은 실리콘 질화막으로 이루어질 수 있다. 게이트 절연 라이너(134), 외부 스페이서(136) 및 게이트 보호막(138)은 각각 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일 실시예에서, 게이트 보호막(138)은 생략 가능하다. 게이트 절연 라이너(134), 외부 스페이서(136), 및 게이트 보호막(138)은 게이트(150)중 메인 게이트 부분(150M)의 측벽을 덮을 수 있다.
복수의 나노시트들(N1, N2, N3) 각각의 사이의 공간에는 소스/드레인 영역(162)에 접하는 내부 스페이서(140, inner spacer)가 형성되어 있다. 일 실시예에서, 내부 스페이서(140)는 복수의 서브 게이트 부분들(150S)중 적어도 일부의 측벽을 덮을 수 있다. 일 실시예에서, 내부 스페이서(140)는 절연층 또는 불순물이 도핑되지 않은 반도체층으로 구성될 수 있다. 내부 스페이서(140)로 인하여 게이트(150)와 소스/드레인 영역(162)간의 기생 커패시턴스를 낮출 수 있다.
복수의 나노시트들(N1, N2, N3)의 일측벽에서 소스/드레인 영역(162)과 나노시트들(N1, N2, N3) 사이에 소스/드레인 보호층(143)이 형성되어 있다. 소스/드레인 보호층(143)은 핀형 활성 영역(FA)의 상면에도 형성될 수 있다. 소스/드레인 보호층(143)은 반도체 소자(100)의 제조 공정, 예컨대 식각 공정에서 소스/드레인 영역(162)을 보호하기 위한 반도체층일 수 있다. 내부 스페이서(140) 및 소스/드레인 보호층(143)의 확대 구조에 대하여는 후에 보다 자세하게 설명한다.
일 실시예에서, 외부 스페이서(136) 및 내부 스페이서(140)는 그 표면에 반도체 원자의 시딩(seeding) 및 에피택셜 성장이 불가능한 절연막으로 이루어질 수 있다. 복수의 소스/드레인 영역들(162) 위에는 게이트간 절연막(172) 및 층간절연막(174)이 차례로 형성되어 있다. 게이트간 절연막(172) 및 층간절연막(174)은 각각 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 복수의 소스/드레인 영역들(162)에는 각각 콘택 플러그(190)가 연결될 수 있다. 콘택 플러그(190)는 층간절연막(174), 게이트간 절연막(172), 및 게이트 보호막(138)을 관통하여 소스/드레인 영역(162)에 연결될 수 있다. 금속 실리사이드막(162B)은 반도체층(162A)과 콘택 플러그(190)와의 사이에 개재될 수 있다.
콘택 플러그(190)는 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 콘택 플러그(190)는 W, Cu, Al, Ti, Ta, TiN, TaN, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있으나, 본 발명의 기술적 사상이 위에 예시된 물질들에 한정되는 것은 아니다.
도 4a는 도 2의 IVA의 확대도이고, 도 4b는 도 4a의 IVB의 확대도이다.
구체적으로, 도 1 내지 도 3에 예시한 반도체 소자(100)중 나노시트 적층 구조물(NSS), 내부 스페이서(140) 및 소스/드레인 보호층(143)이 포함된 일부 영역을 도시한 도면이고, 도 4b는 도 4a의 내부 스페이서(140) 및 소스/드레인 보호층(143)이 포함된 일부 영역의 확대도로써, 편의상 소스/드레인 영역(162)은 도시하지 않는다. 도 4a 및 도 4b에서, 도 1 내지 도 3과 동일한 참조번호는 동일한 부재를 나타낸다.
도 1 내지 도 3에서, 앞서 설명한 바와 같이 복수의 나노시트들(N1, N2, N3) 각각의 사이의 공간에는 소스/드레인 영역(162)에 접하는 내부 스페이서(140)가 형성되어 있다. 내부 스페이서(140)는 소스/드레인 보호층(143)의 일측벽으로부터 ??X 방향(또는 X 방향)으로 리세스된 리세스 영역(106R)에 형성될 수 있다.
내부 스페이서(140)는 나노시트들(N1, N2, N3)의 일측벽으로부터 ??X 방향(또는 X 방향)으로 리세스된 리세스 영역(106R)에 형성될 수 있다. 다시 말해, 내부 스페이서(140)는 리세스 영역(106R) 내부 일측에 형성될 수 있다. 리세스 영역(106R)은 소스/드레인 보호층(143)의 일측벽으로부터 ??X 방향(또는 X 방향)으로 둥굴게 형성될 수 있다. 이에 따라, 내부 스페이서(140)는 서브 게이트 부분(150S) 방향으로 불룩하게 둥굴게 형성될 수 있다.
내부 스페이서(140)는 복수의 나노시트들(N1, N2, N3) 각각의 사이의 공간에서 서브 게이트 부분(150S)과 소스/드레인 영역(162) 사이에 개재될 수 있다. 일 실시예에서, 내부 스페이서(140)는 복수의 서브 게이트 부분들(150S)중 적어도 일부의 일측에 형성될 수 있다. 일 실시예에서, 내부 스페이서(140)는 실리콘 질화막으로 이루어질 수 있다.
앞서 설명한 바와 같이 복수의 나노시트들(N1, N2, N3)의 일 측벽에 소스/드레인 영역(162)과 나노시트들(N1, N2, N3) 사이에 소스/드레인 보호층(143)이 형성되어 있다. 소스/드레인 보호층(143)은 나노시트 적층 구조물(NSS) 또는 나노시트들(N1, N2, N3)을 한정하는 외부 스페이서(136)의 일측벽으로부터 제1 방향(-X 방향)으로 리세스된 시트 리세스 영역(141R)에 형성될 수 있다. 다른 관점에서, 소스/드레인 보호층(143)은 나노시트들(N1, N2, N3)의 일측벽으로부터 ??X 방향(또는 X 방향)으로 리세스된 시트 리세스 영역(141R)에 형성될 수 있다.
시트 리세스 영역(141R)은 나노시트들(N1, N2, N3)의 일측벽으로부터 ??X 방향(또는 X 방향)으로 둥굴게 형성될 수 있다. 이에 따라, 소스/드레인 보호층(143)은 서브 게이트 부분(150S) 방향으로 불룩하게 둥굴게 형성될 수 있다. 일 실시예에서, 소스/드레인 보호층(143)은 복수의 나노시트들(N1, N2, N3)의 일측벽에 재성장된 재성장층(regrowth layer)일 수 있다. 일 실시예에서, 소스/드레인 보호층(143)은 에피택셜 재성장층일 수 있다. 일 실시예에서, 소스/드레인 보호층(143)은 에피택셜 재성장된 실리콘층 또는 에피택셜 재성장된 불순불이 도핑되지 않은 실리콘층일 수 있다.
도 5a 내지 도 5d는 본 발명의 기술적 사상의 일 실시예에 따라 반도체 소자의 내부 스페이서 및 소스/드레인 보호층의 확대도이다.
구체적으로, 도 5a 내지 도 5d에서, 도 1 내지 도 3과 도 4a 및 도 4b와 동일한 참조번호는 동일한 부재를 나타낸다. 도 5a 내지 도 5d에서, 도 4a 및 도 4b와 동일한 설명은 간단히 설명하거나 생략한다.
도 5a를 참조하면, 앞서 설명한 바와 같이 소스/드레인 보호층(143)은 나노시트들(N1, N2, N3)의 일측벽에서 제1 방향으로 리세스된 시트 리세스 영역(141R)에 형성되어 있다. 더하여, 내부 스페이서(140)의 일측에서 내부 스페이서(140)와 나노시트들(N1, N2, N3) 사이에 제2 소스/드레인 보호층(143a)이 더 형성되어 있다. 이에 따라, 제1 및 제2 소스/드레인 보호층(143, 143a)은 반도체 소자(100)의 제조 공정, 예컨대 식각 공정에서 소스/드레인 영역(도 4a의 162)을 더 잘 보호할 수 있다.
도 5b를 참조하면, 내부 스페이서(140)의 일측에서 내부 스페이서(140)와 나노시트들(N1, N2, N3) 사이에 소스/드레인 보호층(143)보다 제1 방향으로 더 두껍게 제3 소스/드레인 보호층(143b)이 더 형성되어 있다. 제1 및 제3 소스/드레인 보호층(143, 143b)은 서로 연결되어 있으며 굴곡면(141a)을 가질 수 있다. 이에 따라, 제1 및 제3 소스/드레인 보호층(143, 143b)은 반도체 소자(100)의 제조 공정, 예컨대 식각 공정에서 소스/드레인 영역(도 4a의 162)을 더 잘 보호할 수 있다.
도 5c를 참조하면, 제4 소스/드레인 보호층(143c)이 도 5a와 비교할 때 나노시트들(N1, N2, N3)의 일측벽에서 제1 방향(-X방향)으로 소스/드레인 보호층(143)보다 더 깊게 형성되어 있다. 제4 소스/드레인 보호층(143c)은 제1 방향(-X방향)으로 나노시트들(N2, N3)를 더 깊게 시트 리세스 영역을 형성한 후, 에피택셜법으로 재성장된 재성장층일 수 있다.
제4 소스/드레인 보호층(143c)은 제1 방향으로 내부 스페이서(140)와 게이트(150S, 또는 게이트 절연막(145)) 사이에 형성되어 있다. 제4 소스/드레인 보호층(143c)은 일측이 평탄면(141b)을 가질 수 있다. 이에 따라, 제4 소스/드레인 보호층(143c)은 반도체 소자(100)의 제조 공정, 예컨대 식각 공정에서 소스/드레인 영역(도 4a의 162)을 더 잘 보호할 수 있다.
도 5d를 참조하면, 나노시트들(N1, N2, N3)의 일측벽 상에 제5 소스/드레인 보호층(143d)이 형성되어 있다. 앞서 설명한 바와 같이 나노시트들(N1, N2, N3)의 일측벽으로부터 ??X 방향(또는 X 방향)으로 리세스된 리세스 영역(106R)이 형성되어 있다. 리세스 영역(106R)의 내부에는 내부 스페이서(140-1)가 형성되어 있다.
제5 소스/드레인 보호층(143d) 및 내부 스페이서(140-1)는 일체형으로 구성될 수 있다. 제5 소스/드레인 보호층(143d) 및 내부 스페이서(140-1)는 리세스 영역(106R) 형성 후에 에피택셜법으로 재성장된 재성장층일 수 있다. 일 실시예에서, 제5 소스/드레인 보호층(143d) 및 내부 스페이서(140-1)는 에피택셜 재성장된 불순불이 도핑되지 않은 실리콘층일 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 단면도이다.
구체적으로, 도 6의 반도체 소자(300)는 도 1의 X - X'선 단면도일 수 있다. 도 6의 반도체 소자(300)에서, 도 1의 Y - Y'선 단면도는 도 3과 동일하므로 생략한다. 도 6에서, 도 1 내지 도 3과 동일한 참조번호는 동일한 부재를 나타내므로 동일한 설명은 생략하거나 간단히 설명한다.
반도체 소자(300)는 도 1 내지 도 3의 반도체 소자(100)와 비교할 때 3개의 서브 게이트 부분(150S)의 두께는 서로 동일하고, 3개의 서브 게이트 부분(150S)중 핀형 활성 영역(FA)에 가장 가까운 서브 게이트 부분(150S)의 양측벽에 버퍼 반도체층(106)이 형성된 것을 제외하고는 동일할 수 있다.
반도체 소자(300)는 3개의 서브 게이트 부분(150S)중 핀형 활성 영역(FA)에 가장 가까운 서브 게이트 부분(150S)의 양측벽은 핀형 활성 영역(FA)의 상면(104)을 덮는 버퍼 반도체층(106)으로 형성될 수 있다.
일 실시예에서, 버퍼 반도체층(106)은 핀형 활성 영역(FA) 및 복수의 나노시트들(N1, N2, N3)을 구성하는 물질과 다른 물질로 이루어질 수 있다. 일 실시예에서, 핀형 활성 영역(FA) 및 나노시트들(N1, N2, N3)은 실리콘으로 이루어지고, 버퍼 반도체층(106)은 Ge로 이루어질 수 있다. 일 실시예에서, 버퍼 반도체층(106)은 후에 설명하는 희생 반도체층, 예컨대 SiGe로 구성될 수 있다.
도 7 내지 도 19는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 7 내지 도 19는 도 1 내지 도 3에 예시한 반도체 소자 (100)를 제조하기 위한 예시적인 방법을 도시한 것이다. 도 7 내지 도 19는 각각 도 1의 X - X' 선 단면에 대응하는 부분의 단면도들이다. 도 7 내지 도 19에서, 도 1 내지 도 3과 동일한 참조 부호는 동일 부재를 나타내며, 동일한 내용은 간단히 설명하거나 생략한다.
도 7을 참조하면, 기판(102) 상에 복수의 희생 반도체층들(106S)과 복수의 나노시트 반도체층들(NS)을 한 층씩 교대로 적층한다. 희생 반도체층들(106S)과 나노시트 반도체층들(NS)은 에피택셜 성장법으로 형성할 수 있다.
기판(102)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일 실시예서, 기판(102)은 III-V족 물질 및 IV족 물질 중 적어도 하나로 이루어질 수 있다.
III-V족 물질은 적어도 하나의 III족 원소와 적어도 하나의 V족 원소를 포함하는 2원계, 3원계, 또는 4원계 화합물일 수 있다. III-V족 물질은 III족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다.
예를 들면, III-V족 물질은 InP, InzGa1-zAs (0 ≤ z ≤ 1), 및 AlzGa1-zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 2원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb중 어느 하나일 수 있다. 3원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. IV족 물질은 Si 또는 Ge일 수 있다. 그러나, 본 발명의 기술적 사상에 의한 반도체 소자에서 사용 가능한 III-V족 물질 및 IV 족 물질이 위에 예시한 바에 한정되는 것은 아니다.
III-V족 물질과 Ge과 같은 IV족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로 이용될 수 있다. Si기판에 비해 전자의 이동도가 높은 III-V족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge로 이루어지는 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다.
일 실시예에서, 기판(102) 상에 NMOS 트랜지스터를 형성하는 경우, 기판(102)은 위에서 예시한 III-V 족물질들 중 어느 하나로 이루어질 수 있다. 일 실시예에서, 기판(102) 상에 PMOS 트랜지스터를 형성하는 경우, 기판(102)의 적어도 일부는 Ge로 이루어질 수 있다. 일 실시예에서, 기판(102)은 SOI(silicon on insulator) 구조를 가질 수 있다. 기판(102)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
복수의 희생 반도체층들(106S) 및 복수의 나노시트 반도체층들(NS)은 서로 다른 반도체 물질로 이루어질 수 있다. 일부 실시예들에서, 희생 반도체층(106S)은 SiGe로 이루어지고, 나노시트 반도체층(NS)은 Si로 이루어질 수 있으나, 위에 예시한 바에 한정되는 것은 아니다.
일 실시예에서, 복수의 희생 반도체층들(106S)중 기판(102)에 가장 가까운 희생 반도체층(106S)의 두께는 다른 나머지 희생 반도체층(106S)의 두께보다 더 클 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들면, 복수의 희생 반도체층들(106S)은 모두 동일한 두께로 형성될 수도 있다.
다음에, 복수의 희생 반도체층들(106S) 및 복수의 나노시트 반도체층들(NS)의 적층 구조 위에 마스크 패턴(MP)을 형성한다. 마스크 패턴(MP)은 패드 산화막 패턴(212) 및 하드마스크 패턴(214)을 포함할 수 있다. 하드 마스크 패턴(214)은 실리콘 질화물, 폴리실리콘, SOH(spin-on hardmask) 재료, 또는 이들의 조합으로 이루어질 수 있으나, 앞서 예시한 바에 한정되는 것은 아니다. 일 실시예에서, SOH 재료는 탄소 함량이 SOH 재료의 총 중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그의 유도체로 이루어질 수 있다.
마스크 패턴(MP)을 식각 마스크로 이용하여 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층들(NS)의 적층 구조와, 기판(102)의 일부를 식각하여 복수의 제1 트렌치들(T1)을 형성한다. 그 결과, 복수의 제1 트렌치들(T1)에 의해 정의되는 복수의 핀형 활성 영역들(FA)이 형성될 수 있다. 복수의 핀형 활성 영역들(FA)이 형성된 후, 복수의 핀형 활성 영역들(FA) 위에 복수의 희생 반도체층들(106S) 및 복수의 나노시트 반도체층들(NS)의 적층 구조가 남게 된다.
복수의 제1 트렌치(T1) 내에 STI(shallow trench isolation)막(114)을 형성한다. STI막(114)은 제1 트렌치(T1)의 내벽을 컨포멀(conformal)하게 덮는 트렌치 절연 라이너(114A)와, 트렌치 절연 라이너(114A) 위에서 제1 트렌치(T1)를 채우는 갭필 절연막(114B)을 포함할 수 있다.
일 실시예에서, 제1 트렌치(T1)의 내벽을 덮는 트렌치 절연 라이너(114A)는 산화막, SiN (silicon nitride), SiON (silicon oxynitride), SiBN (silicon boronitride), SiC (silicon carbide), SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC (silicon oxycarbide), SiO2 (silicon dioxide), 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 일 실시예에서, 트렌치 절연 라이너(114A)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
일 실시예에서, 갭필 절연막(114B)은 산화막으로 이루어질 수 있다. 일 실시예에서, 갭필 절연막(114B)은 증착 공정 또는 코팅 공정에 의해 형성된 산화막으로 이루어질 수 있다. 일 실시예에서, 갭필 절연막(114B)은 FCVD(flowable chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정에 의해 형성된 산화막으로 이루어질 수 있다. 예를 들면, 갭필 절연막(114B)은 FSG (fluoride silicate glass), USG(undoped silicate glass), BPSG(boro-phospho-silicate glass), PSG(phospho-silicate glass), FOX(flowable oxide), PE-TEOS(plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ(tonen silazene)로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
이어서, 핀형 활성 영역(FA) 및 STI막(114)이 형성된 결과물로부터 일부 구조물들을 식각하여 도 3에 예시한 바와 같이 소자 영역(DR)을 한정하는 제2 트렌치(T2)를 형성하고, 제2 트렌치(T2) 내에 소자분리막(116)을 형성한다.
도 8을 참조하면, 복수의 희생 반도체층들(106S) 및 복수의 나노시트 반도체층들(NS)의 적층 구조 상에 남아 있는 마스크 패턴(MP)을 제거하고, STI막(114) 및 소자분리막(116)을 그 상부로부터 일부 두께만큼 제거하기 위한 리세스(recess) 공정을 수행한다.
STI막(114) 및 소자분리막(116) 각각의 상면이 핀형 활성 영역(FA)의 상면(104)과 대략 동일하거나 유사한 레벨로 되도록 리세스 공정을 수행할 수 있다. 그 결과, 복수의 핀형 활성 영역들(FA) 위에 있는 복수의 희생 반도체층들(106S) 및 복수의 나노시트 반도체층들(NS)의 적층 구조의 측벽이 노출될 수 있다. 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다.
도 9를 참조하면, 복수의 핀형 활성 영역들(FA) 위에서 복수의 핀형 활성 영역들(FA)과 교차하여 연장되는 복수의 더미 게이트 구조체들(DGS)을 형성한다. 더미 게이트 구조체(DGS)는 산화막(D152), 더미 게이트층(D154), 및 캡핑층(D156)이 차례로 적층된 구조를 가질 수 있다. 더미 게이트 구조체(DGS)를 형성하기 위한 일 예에서, 복수의 핀형 활성 영역들(FA)을 덮고 있는 복수의 희생 반도체층들(106S) 및 복수의 나노시트 반도체층들(NS)의 적층 구조의 노출 표면과, STI 막(114)의 상면과, 소자분리막(116)의 상면을 각각 덮도록 산화막(D152), 더미 게이트층(D154), 및 캡핑층(D156)을 차례로 형성한 후, 이들을 패터닝하여 산화막(D152), 더미 게이트층(D154), 및 캡핑층(D156)이 필요한 부분에만 남도록 할 수 있다. 더미 게이트 구조체(DGS)는 도 1에 예시한 게이트(150)의 평면 형상에 대응하는 평면 형상을 가지도록 형성될 수 있다. 일 실시예에서, 더미 게이트층(D154)은 폴리실리콘으로 이루어지고, 캡핑층(D156)은 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
다음에, 더미 게이트 구조체(DGS)의 노출 표면과, 복수의 희생 반도체층들(106S) 및 복수의 나노시트 반도체층들(NS)의 적층 구조의 노출 표면과, STI막(114) 및 소자분리막(116) 각각의 상면을 덮는 게이트 절연 라이너(134)를 형성한다. 일 실시예에서, 게이트 절연 라이너(134)는 실리콘 질화막으로 이루어질 수 있다.
도 10을 참조하면, 더미 게이트 구조체(DGS)의 양 측벽을 덮는 외부 스페이서(136)를 형성하고, 더미 게이트 구조체(DGS) 및 외부 스페이서(136)를 식각 마스크로 이용하여 복수의 희생 반도체층들(106S) 및 복수의 나노시트 반도체층들(NS)의 적층 구조의 일부를 식각에 의해 제거하여, 복수의 나노시트 반도체층들(NS)로부터 복수의 나노시트들(N1, N2, N3)을 포함하는 복수의 나노시트 적층 구조물들(NSS)을 형성한다.
외부 스페이서(136)를 형성하기 위하여, 게이트 절연 라이너(134)가 형성된 도 9의 결과물 상에 실리콘 질화막으로 이루어지는 스페이서층을 형성한 후, 스페이서층을 다시 에치백하여 외부 스페이서(136)가 남도록 할 수 있다.
일 실시예에서, 복수의 희생 반도체층들(106S) 및 복수의 나노시트 반도체층들(NS)의 적층 구조를 식각하는 데 있어서, 복수의 희생 반도체층들(106S)중 최하부에 있는 희생 반도체층(106S)이 노출되는 시점을 식각 종료점으로 하여 식각 공정을 수행할 수 있다.
이에 따라, 복수의 나노시트 적층 구조물들(NSS)이 형성된 후, 복수의 나노시트 적층 구조물들(NSS) 각각의 사이에는 핀형 활성 영역(FA)을 덮는 희생 반도체층(106S)이 노출될 수 있다. 복수의 나노시트 적층 구조물들(NSS)이 형성된 후, 핀형 활성 영역(FA)과 복수의 나노시트 적층 구조물들(NSS)과의 사이, 그리고 복수의 나노시트들(N1, N2, N3) 각각의 사이에는 희생 반도체층(106S)이 남아 있을 수 있다.
도 11을 참조하면, 등방성 식각 공정을 이용하여 복수의 나노시트 적층 구조물들(NSS) 각각의 양측에서 노출되는 복수의 희생 반도체층들(106S)을 일부 제거하여, 복수의 나노시트들(N1, N2, N3) 각각의 사이에 리세스 영역(106R)을 형성한다.
일 실시예에서, 리세스 영역(106R)이 형성되는 동안, 복수의 나노시트 적층 구조물들(NSS) 각각의 사이에서 핀형 활성 영역(FA)을 덮는 최하부의 희생 반도체층(106S)의 노출된 부분도 그 상면으로부터 모두 제거되거나 일부만 제거될 수 있다.
일 실시예에서, 리세스 영역(106R)을 형성하기 위한 등방성 식각 공정은 희생 반도체층들(106S)과 나노시트들(N1, N2, N3) 사이의 식각 선택비 차이를 이용한 습식 식각 공정을 이용하여 수행될 수 있다. 예컨대, 희생 반도체층(106S)을 SiGe로 형성하고, 나노시트 반도체층(NS)은 Si로 형성할 경우, SiGe의 식각 속도가 Si보다 빠른 식각액을 이용할 경우 리세스 영역(106R)을 형성할 수 있다.
도 12를 참조하면, 복수의 나노시트들(N1, N2, N3) 각각의 사이에 형성된 리세스 영역(106R)(도 10 참조)의 내벽에 내부 스페이서(140)를 형성한다. 일 실시예에서, 내부 스페이서(140)는 실리콘 질화막으로 이루어질 수 있다. 일 실시예에서, 내부 스페이서(140)는 복수의 절연층들을 포함할 수 있다. 일 실시예에서, 내부 스페이서(140)는 SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 및 SiO2중에서 선택되는 적어도 하나를 포함할 수 있다.
내부 스페이서(140)는 도 11의 결과물 전면에 절연층을 형성한 후, 리세스 영역(106R)의 외부에 있는 부분을 제거하여, 리세스 영역(106R) 내의 희생 반도체층(106S)과 접하게 남겨서 형성할 수 있다. 일 실시예에서, 내부 스페이서(140)는 희생 반도체층(106S)을 향하여 수평 방향으로 라운드된 형상을 가질 수 있다. 일 실시예에서, 내부 스페이서(140)는 리세스 영역(106R)에 채워질 수 있다.
도 13을 참조하면, 복수의 나노시트들(N1, N2, N3)의 일측벽을 리세스하여 시트 리세스 영역(141R)을 형성한다. 등방성 식각 공정을 이용하여 복수의 나노시트 적층 구조물들(NSS) 각각의 양측에서 노출되는 나노시트들(N1, N2, N3)을 일부 제거하여, 복수의 나노시트들(N1, N2, N3) 각각의 일측에 시트 리세스 영역(141R)을 형성한다.
일 실시예에서, 시트 리세스 영역(141R)이 형성되는 동안, 핀형 활성 영역(FA)의 표면도 일부 식각되어 표면 리세스 영역(141R)이 형성될 수 있다. 일 실시예에서, 시트 리세스 영역(141R)을 형성하기 위한 등방성 식각 공정은 복수의 희생 반도체층들(106S)과, 복수의 나노시트들(N1, N2, N3) 및 내부 스페이서(140) 사이의 식각 선택비 차이를 이용한 습식 식각 공정을 이용하여 수행될 수 있다.
도 14를 참조하면, 복수의 나노시트들(N1, N2, N3)의 일 측벽의 시트 리세스 영역(141R)에 소스/드레인 보호층(143)을 형성한다. 소스/드레인 보호층(143)은 복수의 나노시트들(N1, N2, N3)의 일측벽에 에피택셜 성장법에 의해 재성장된 재성장층일 수 있다. 일 실시예에서, 소스/드레인 보호층(143)은 실리콘층 또는 불순불이 도핑되지 않은 실리콘층일 수 있다.
복수의 나노시트들(N1, N2, N3)의 일 측벽에 소스/드레인 보호층(143을 형성하는 동안 핀형 활성 영역(102)의 상면에도 소스/드레인 보호층(143)이 형성될 수 있다. 소스/드레인 보호층(143)은 후의 제조 공정, 예컨대 식각 공정에서 소스/드레인 영역(도 1 내지 3의 162)을 보호하기 위한 반도체층일 수 있다. 계속하여, 복수의 나노시트들(N1, N2, N3)의 노출된 양 측벽과, 기판(102)의 노출 표면을 세정하여 자연 산화막을 제거한다.
도 15를 참조하면, 복수의 나노시트들(N1, N2, N3)의 노출된 양 측벽 및 기판(102) 표면으로부터 반도체 물질을 에피택셜 성장시켜 소스/드레인 영역(도 2의 162) 형성을 위한 반도체층(162A)을 형성한다.
외부 스페이서(136) 및 내부 스페이서(140)는 그 표면에 반도체 원자의 시딩(seeding) 및 에피택셜 성장이 불가능한 절연막으로 형성될 수 있다. 이에 따라, 반도체층(162A) 형성을 위한 에피택셜 성장 공정은 복수의 나노시트들(N1, N2, N3)의 노출된 양 측벽 및 기판(102)의 노출면으로부터만 진행될 수 있다.
도 16을 참조하면, 반도체층(162A)이 형성된 결과물을 덮는 게이트 보호막(138)을 형성한다. 일 실시예에서, 게이트 보호막(138)은 실리콘 질화막으로 이루어질 수 있다. 게이트 보호막(138)을 형성하기 위하여, ALD 또는 CVD 공정을 이용할 수 있다.
게이트 보호막(138) 위에 게이트간 절연막(172)을 형성한 후, 게이트간 절연막(172)을 평탄화하여 캡핑층(도 14의 D1656)의 상면을 노출시키다. 이어서, 캡핑층(D156)과 그 주위에 있는 게이트 절연 라이너(134), 외부 스페이서(136), 및 게이트 보호막(138)을 에치백하고, 게이트간 절연막(172)을 그 상부로부터 일부 두께만큼 연마하여, 게이트간 절연막(172)의 상면이 더미 게이트층(D154)의 상면과 대략 동일한 레벨에 위치하도록 한다.
도 17을 참조하면, 게이트간 절연막(172)을 통해 노출되는 더미 게이트층(D154) 및 그 하부의 산화막(D152)을 제거하여 게이트 구조물 공간(SP6)을 형성한다. 게이트 구조물 공간(SP6)을 통해 게이트 절연 라이너(134) 및 나노시트(N3)가 노출될 수 있다.
더미 게이트층(D154) 및 그 하부의 산화막(D152)을 제거하기 위하여 습식 식각 공정을 이용할 수 있다. 습식 식각 공정을 수행하는 동안, 게이트 구조물 공간(SP6)의 폭(W6)을 한정하는 한 쌍의 게이트 절연 라이너(134)가 식각액에 노출될 수 있다. 게이트 절연 라이너(134)는 비교적 높은 탄소 함량비를 가지는 물질로 이루어지므로 식각액에 대한 내성이 우수하다.
따라서, 게이트 절연 라이너(634)가 식각액에 노출되어도 식각액에 의하여 실질적으로 소모되지 않고 그대로 남아 있도록 할 수 있다. 따라서, 게이트 구조물 공간(SP6)의 폭(W6)을 일정하게 유지할 수 있다.
도 18을 참조하면, 핀형 활성 영역(FA) 상에 남아 있는 복수의 희생 반도체층들(106S)을 게이트 구조물 공간(SP6)을 통해 제거하여, 게이트 구조물 공간(SP6)을 통해 나노시트들(N1, N2, N3) 및 핀형 활성 영역(FA)의 상면(104)을 일부 노출시킨다. 나노시트들(N1, N2, N3) 사이에는 게이트 구조물 공간(SP6-1)이 형성될 수 있다.
희생 반도체층(106S)을 게이트 구조물 공간(SP6)을 통해 제거하기 위하여 습식 식각 공정을 이용할 수 있다. 습식 식각 공정을 수행하는 동안, 내부 스페이서(140)가 식각액에 노출될 수 있다. 내부 스페이서(140)는 비교적 높은 탄소 함량비를 가지는 물질로 이루어지므로, 식각액에 대한 내성이 우수하다.
따라서, 내부 스페이서(140)가 식각액에 노출되어도 식각액에 의하여 실질적으로 소모되지 않고 그대로 남아 있도록 할 수 있다. 아울러서, 후에 좀더 자세히 설명하지만 소스/드레인 보호층(143)으로 인하여 습식 식각시 반도체층(162A)이 손상되는 것을 감소시킬 수 있다.
도 19를 참조하면, 복수의 나노시트들(N1, N2, N3) 및 핀형 활성 영역(FA)의 노출 표면으로부터 자연 산화막을 제거한 후, 게이트 구조물 공간(도 18의 SP6, SP6-1)에서 노출되는 표면들 위에 게이트 절연막(145)을 형성한다.
게이트 절연막(145)은 인터페이스막(interfacial layer)과 고유전막의 적층 구조로 이루어질 수 있다. 인터페이스막은 핀형 활성 영역(FA)의 상면과 복수의 나노시트들(N1, N2, N3)의 표면에서 고유전막 사이의 계면 결함을 치유하는 역할을 할 수 있다.
일 실시예에서, 인터페이스막은 유전율이 약 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막, 실리콘 산질화막, Ga 산화막, Ge 산화막, 또는 이들의 조합으로 이루어질 수 있다. 일 실시예에서, 인터페이스막은 실리케이트, 실리케이트와 실리콘 산화막과의 조합, 또는 실리케이트와 실리콘 산질화막과의 조합으로 이루어질 수 있다. 일 실시예에서, 인터페이스막은 생략될 수 있다.
고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 고유전막은 약 10 내지 25의 유전 상수를 가질 수 있다. 고유전막은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 고유전막을 구성하는 물질이 위에 예시된 바에 한정되는 것은 아니다. 고유전막은 ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다. 고유전막은 약 10 ∼ 40 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(145) 위에서 게이트 구조물 공간(SP6, SP6-1)을 채우면서 게이트간 절연막(272)을 덮는 게이트(150)를 형성한다. 게이트(150)는 복수의 나노시트들(N1, N2, N3)을 포함하는 나노시트 적층 구조물(NSS)의 상면을 덮는 메인 게이트 부분(150M)과, 메인 게이트 부분(150M)에 연결되고 나노시트들(N1, N2, N3) 각각의 사이의 공간에 형성되는 서브 게이트 부분(150S)을 포함할 수 있다.
게이트(150)는 일함수 조절용 금속 함유층과, 일함수 조절용 금속 함유층의 상부 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다. 일 실시예에서, 게이트(150)는 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 금속 질화물층 및 금속층은 각각 ALD, MOALD(metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다.
도전성 캡핑층은 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 도전성 캡핑층은 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층(wetting layer) 역할을 할 수 있다. 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
갭필 금속막은 도전성 캡핑층 위에 연장될 수 있다. 갭필 금속막은 W막으로 이루어질 수 있다. 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 갭필 금속막은 도전성 캡핑층의 상면에서의 영역간 단차부에 의해 형성되는 리세스 공간을 보이드(void) 없이 매립할 수 있다. 일 실시예에서, 게이트 형성용 도전층(150L)은 TiAlC/TiN/W의 적층 구조 또는 TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다. 적층 구조들에서, TiAlC 층 또는 TiN 층이 일함수 조절용 금속 함유층의 역할을 할 수 있다.
그 후, 도 2에 예시된 바와 같이, 게이트(150) 및 게이트간 절연막(172)을 덮는 층간절연막(174)을 형성한 후, 층간절연막(174) 및 게이트간 절연막(172)을 일부 식각하여 복수의 반도체층들(162A)을 노출시키는 복수의 콘택홀을 형성한다. 그 후, 복수의 콘택홀을 통해 노출되는 복수의 반도체층들(162A)의 상면에 금속 실리사이드막(162B)을 형성하고, 금속 실리사이드막(162B)을 통해 반도체층(162A)에 각각 연결되는 복수의 콘택 플러그들(190)을 형성하여, 도 1 내지 도 3에 예시한 반도체 소자(100)를 형성한다.
도 20a 및 도 20b는 본 발명의 기술적 사상의 일 실시예에 의해 내부 스페이서 및 소스/드레인 보호층의 형성 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 20a 및 도 20b는 앞서 도 11 내지 도 14의 내부 스페이서(140) 및 소스/드레인 보호층(143)을 형성하는 공정을 도시한 것이다. 도 20a에 도시한 바와 같이 복수의 나노시트들(N2, N3)의 사이에 리세스 영역(106R)을 형성하고, 리세스 영역(106R)의 내부에 내부 스페이서(140)를 형성한다.
리세스 영역(106R)은 등방성 식각 공정을 통하여 형성될 수 있어 희생 반도체층(106S)을 향하여 둥굴게 형성될 수 있다. 내부 스페이서(140)는 리세스 영역(106R) 내부의 희생 반도체층(106S)에 접하여 형성될 수 있다. 내부 스페이서(140)는 수평 방향으로 리세스 영역(106R)의 중앙 부분은 두껍고, 리세스 영역(106R)의 모서리 부분(A), 즉 입구 부분은 두께가 얇을 수 있다.
이에 따라, 도 18의 희생 반도체층(106S)의 등방성 식각시 식각액이 모서리 부분(A)으로 침투하여 반도체층(162A) 또는 소스/드레인 영역(162)의 손상이 일어날 수 있다. 이를 해결하기 위하여, 도 20a에 도시한 바와 같이 복수의 나노시트들(N2, N3)의 일측벽을 리세스하여 시트 리세스 영역(141R)을 형성한다. 리세스 영역(141R)의 깊이(DE)는 다양하게 조절할 수 있다.
이어서, 도 20b에 도시한 바와 같이 나노시트들(N2, N3)의 일측벽의 시트 리세스 영역(141R)에 에피택셜 성장법에 의해 소스/드레인 보호층(143)을 형성한다. 소스/드레인 보호층(143)은 리세스 영역(106R)의 모서리 부분(A), 즉 입구 부분을 강화하여 도 18의 희생 반도체층(106S)의 등방성 식각시 식각액이 침투하여 발생하는 반도체층(162A), 또는 소스/드레인 영역(162)의 손상을 방지할 수 있다.
추가적으로, 복수의 나노시트들(N2, N3)의 일측벽을 리세스하여 시트 리세스 영역(141R)을 형성할 때 더 깊게 식각한 후, 에피택셜법으로 재성장시킬 경우 도 5c에 도시한 바와 같은 제4 소스/드레인 보호층(143c)을 형성할 수 있다.
또한, 리세스 영역(106R)에 도 21a와 같은 내부 스페이서(140)을 형성하지 않고, 에피택셜법으로 재성장시킬 경우 도 5d에 도시한 바와 같은 일체형의 제5 소스/드레인 보호층(143d) 및 내부 스페이서(140-1)를 형성할 수 있다.
도 21a 및 도 21b는 본 발명의 기술적 사상의 일 실시예에 의해 내부 스페이서 및 소스/드레인 보호층의 형성 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 21a 및 도 21b는 도 20a 및 도 20b와 비교할 때 제2 시트 리세스 영역(141R-1) 및 제2 소스/드레인 보호층(143a)이 더 형성된 것을 제외하고는 동일할 수 있다. 도 21a 및 도 21b에서, 도 20a 및 도 20b와 동일한 내용은 생략하거나 간단히 설명한다.
도 21a에 도시한 바와 같이 복수의 나노시트들(N2, N3)의 사이에 리세스 영역(106R)을 형성하고, 리세스 영역(106R)의 내부에 내부 스페이서(140)를 형성한다. 계속하여, 복수의 나노시트들(N2, N3)의 일측벽을 리세스하여 시트 리세스 영역(141R)을 형성한다. 시트 리세스 영역(141R)의 깊이(DE)는 다양하게 조절할 수 있다. 시트 리세스 영역(141R)의 형성시에 나노시트들(N2, N3)과 내부 스페이서(140) 사이의 모서리 부분(B)에 제2 시트 리세스 영역(141R-1)이 형성될 수 있다.
이어서, 도 21b에 도시한 바와 같이 나노시트들(N2, N3)의 일측벽의 시트 리세스 영역(141R)에 에피택셜 성장법에 의해 소스/드레인 보호층(143)을 형성한다. 소스/드레인 보호층(143)을 형성할 때 제2 시트 리세스 영역(141R-1)에 제2 소스/드레인 보호층(143-1)이 형성될 수 있다. 제1 및 제2 소스/드레인 보호층(143, 143a)은 리세스 영역(106R)의 모서리 부분(B), 즉 입구 부분을 강화하여 도 18의 희생 반도체층(106S)의 등방성 식각시 식각액이 침투하여 발생하는 반도체층(162A) 또는 소스/드레인 영역(162)의 손상을 방지할 수 있다.
도 22는 본 발명의 기술적 사상에 의한 일 실시예에 따른 전자 소자의 블록 다이어그램이다.
구체적으로, 전자 소자(1000)는 로직 영역(1010) 및 메모리 영역(1020)을 포함한다. 로직 영역(1010)은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)로서, 트랜지스터, 레지스터 등과 같은 복수의 회로 소자들(circuit elements)을 포함하는 다양한 종류의 논리 셀을 포함할 수 있다.
논리 셀은 예를 들면, AND, NAND, OR, NOR, XOR(exclusive OR), XNOR (exclusive NOR), INV(inverter), ADD(adder), BUF(buffer), DLY(delay), FILL(filter), 멀티플렉서(MXT/MXIT). OAI(OR/AND/INVERTER), AO(AND/OR), AOI(AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다. 그러나, 예시한 셀들은 단지 예시에 불과하며, 본 발명의 기술적 사상에 따른 논리 셀이 위에서 예시된 셀에만 한정되는 것은 아니다.
메모리 영역(1020)은 SRAM, DRAM, MRAM, RRAM, 및 PRAM 중 적어도 하나를 포함할 수 있다. 로직 영역(1010) 및 메모리 영역(1020)은 앞서 설명한 반도체 소자(100, 300) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 반도체 소자들 중 적어도 하나를 포함할 수 있다.
도 23은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 블록 다이어그램이다.
구체적으로, 전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다. 전자 시스템(2000)을 구성하는 요소들은 앞서 설명한 반도체 소자(100, 300)를 포함할 수 있다.
콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 입출력 장치(2020)는 키패드(keypad), 키보드(keyboard), 또는 디스플레이(display)중 적어도 하나를 포함할 수 있다.
메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 메모리(2030)는 유저 데이타(user data)를 저장하는 데 사용될 수 있다.
전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다.
인터페이스(2040)는 안테나 및/또는 무선 트랜시버(wireless transceiver)를 포함할 수 있다. 일 실시예에서, 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM(global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA(wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
FA: 핀형 활성 영역, N1-N3: 나노시트, NSS: 나노시트 적층 구조물, 102: 기판, 114: STI막, 116: 소자분리막, 140: 내부 스페이서, 143: 소스/드레인 보호층, 145: 게이트 절연막, 150: 게이트, 162: 소스/드레인 영역

Claims (20)

  1. 기판으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역;
    상기 핀형 활성 영역의 상면으로부터 이격된 위치에서 상기 핀형 활성 영역의 상면과 대면하고 채널 영역을 가지는 적어도 하나의 나노시트;
    상기 핀형 활성 영역 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 나노시트의 적어도 일부를 포위하는 게이트;
    상기 나노시트의 양측의 상기 핀형 활성 영역 상에 배치된 소스/드레인 영역; 및
    상기 나노시트의 일측벽에 위치하고 상기 소스/드레인 영역과 상기 나노시트들 사이에 배치된 소스/드레인 보호층을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 소스/드레인 보호층은 상기 적어도 하나의 나노시트의 일측벽에 재성장된 재성장층(regrowth layer)인 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 소스/드레인 보호층은 상기 적어도 하나의 나노시트들를 한정하는 외부 스페이서의 일측벽으로부터 상기 제1 방향으로 리세스된 시트 리세스 영역에 배치되어 있는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 소스/드레인 보호층은 상기 제1 방향으로 상기 소스/드레인 영역과 상기 게이트 사이에 더 배치되어 있는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 소스/드레인 영역과 상기 게이트 사이, 및 상기 나노시트들 사이에 내부 스페이서가 더 배치되어 있는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서, 상기 소스/드레인 보호층은 상기 제1 방향으로 상기 내부 스페이서와 상기 게이트 사이에 더 배치되어 있는 것을 특징으로 하는 반도체 소자.
  7. 제5항에 있어서, 상기 소스/드레인 보호층은 상기 내부 스페이서의 일측에서 상기 내부 스페이서와 상기 나노시트 사이에 더 배치되어 있는 것을 특징으로 하는 반도체 소자.
  8. 제5항에 있어서, 상기 내부 스페이서는 상기 나노시트들의 일측벽에서 상기 제1 방향으로 리세스된 리세스 영역에 배치되어 있는 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서, 상기 내부 스페이서는 상기 제1 방향으로 상기 게이트를 향하여 불룩하게 돌출되어 있는 것을 특징으로 하는 반도체 소자.
  10. 제8항에 있어서, 상기 소스/드레인 보호층 및 내부 스페이서는 일체형으로 배치되어 있는 것을 특징으로 하는 반도체 소자.
  11. 제1항에 있어서, 상기 게이트는 상기 나노시트의 위에서 제1 두께를 가지는 메인 게이트 부분과, 상기 제1 두께보다 작은 제2 두께를 가지고 상기 나노시트 및 상기 핀형 활성 영역의 사이에 위치하는 복수의 서브 게이트 부분들을 포함하는 것을 특징으로 하는 반도체 소자.
  12. 제11항에 있어서, 상기 복수의 서브 게이트 부분들중 최하단의 서브 게이트 부분의 두께는, 나머지 서브 게이트 부분의 두께보다 두꺼운 것을 특징으로 하는 반도체 소자.
  13. 제11항에 있어서, 상기 복수의 서브 게이트 부분들중 상기 핀형 활성 영역과 가까운 상기 서브 게이트 부분의 양측벽에 버퍼 반도체층이 배치되어 있는 것을 특징으로 하는 반도체 소자.
  14. 활성 영역을 가지는 기판;
    상기 활성 영역의 상면으로부터 이격된 위치에서 상기 상면과 대면하고 각각 채널 영역을 가지는 복수의 나노시트들을 포함하는 적어도 하나의 나노시트 적층 구조물;
    상기 활성 영역 상에서 상기 활성 영역과 교차하는 방향으로 연장되고 상기 적어도 하나의 나노시트 적층 구조물을 덮되, 상기 적어도 하나의 나노시트 적층 구조물 위의 메인 게이트 부분과 상기 복수의 나노시트들 각각의 하측에 배치되는 서브 게이트 부분을 포함하는 게이트;
    상기 적어도 하나의 나노시트 적층 구조물과 상기 게이트 사이에 개재된 게이트 절연막;
    상기 나노시트 적층 구조물들의 양측의 상기 활성 영역 상에 배치된 소스/드레인 영역;
    상기 복수의 나노시트들 위에서 상기 메인 게이트의 측벽을 덮는 외부 스페이서;
    상기 소스/드레인 영역과 상기 게이트 사이, 및 상기 나노시트들 사이에 개재되는 내부 스페이서; 및
    상기 나노시트 적층 구조물들의 일측벽에 위치하고 상기 소스/드레인 영역과 상기 나노시트 적층 구조물들 사이에 배치되는 소스/드레인 보호층을 포함하는 것을 특징으로 하는 반도체 소자.
  15. 제14항에 있어서, 상기 소스/드레인 보호층은 상기 외부 스페이서의 일측벽으로부터 내측으로 리세스된 시트 리세스 부분에 배치된 재성장층인 것을 특징으로 하는 반도체 소자.
  16. 제14항에 있어서, 상기 소스/드레인 보호층은 상기 나노시트 적층 구조물들의 측벽 부분 및 모서리 부분에 배치되어 있는 것을 특징으로 하는 반도체 소자.
  17. 제14항에 있어서, 상기 복수의 서브 게이트 부분들의 두께는 서로 동일한 것을 특징으로 하는 반도체 소자.
  18. 제14항에 있어서, 상기 복수의 서브 게이트 부분들의 길이는, 상기 메인 게이트 부분의 길이보다 큰 값을 가지는 것을 특징으로 하는 반도체 소자.
  19. 기판으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역;
    상기 핀형 활성 영역의 상면으로부터 이격된 위치에서 상기 핀형 활성 영역의 상면과 평행하게 서로 이격되어 복수개 적층되어 있고 각각 채널 영역을 가지는 복수의 나노시트들;
    상기 핀형 활성 영역 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 복수의 나노시트들 각각의 적어도 일부를 포위하되, 상기 나노시트의 위의 메인 게이트 부분과, 상기 나노시트 및 상기 핀형 활성 영역의 사이에 위치하는 복수의 서브 게이트 부분들을 포함하는 게이트;
    상기 나노시트와 상기 게이트 사이에 개재된 게이트 절연막;
    상기 나노시트들의 양측의 상기 핀형 활성 영역 상에 배치된 소스/드레인 영역;
    상기 소스/드레인 영역과 상기 서브 게이트 부분 사이, 및 상기 나노시트들 사이에 배치된 내부 스페이서; 및
    상기 나노시트들의 일측벽에 위치하고 상기 소스/드레인 영역과 상기 나노시트들 사이에 배치되는 소스/드레인 보호층을 포함하는 반도체 소자.
  20. 제25항에 있어서, 상기 소스/드레인 보호층은 상기 나노시트들을 한정하는 외부 스페이서의 일측벽으로부터 리세스된 시트 리세스 부분에 형성된 재성장층(regrowth layer)이고, 상기 내부 스페이서는 상기 복수의 서브 게이트 부분들 각각의 측벽에는 형성되고, 상기 내부 스페이서는 상기 제1 방향으로 상기 게이트를 향하여 불록하게 돌출되어 있는 것을 특징으로 하는 반도체 소자.
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